KR101393450B1 - 수신된 신호의 이퀄라이징을 위해 비-파일럿 채널들을 채용하는 수신기 - Google Patents

수신된 신호의 이퀄라이징을 위해 비-파일럿 채널들을 채용하는 수신기 Download PDF

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Abstract

일 실시예에서, 참조 발생기 및 메인 이퀄라이저를 수신기가 갖는다. 상기 참조 발생기는 하나 이상의 파일럿 참조 신호들을 이용하여 수신된 신호를 이퀄라이징한다. 이어서, 상기 참조 발생기는 상기 이퀄라이징된 신호의 하나 이상의 미리 결정된 데이터 채널들을 디코딩하고, 각각의 디코딩된 채널에 대해 경판정을 하고, 각각의 디코딩된 채널의 오리지널 코딩 시퀀스를 재발생한다. 상기 메인 이퀄라이저는 상기 수신된 신호의 시간-지연된 버전을 이퀄라이징하기 위해 하나 이상의 파일럿 신호들과 함께 부가적인 참조 신호로서 각각의 재-인코딩된 채널을 이용한다. 대안적인 실시예에서, 상기 수신기는 재-인코딩된 채널들의 수 및 그 채널드의 전력에 기초하여 룩-업 테이블로부터 최적의 스텝 사이즈들을 선택하는 스텝-사이즈 발생기를 또한 가질 수 있다. 이어서 상기 스텝 사이즈는 상기 시간-지연된 수신된 신호를 이퀄라이징하기 위해 상기 재-인코딩된 채널들과 함께 상기 메인 이퀄라이저에 의해 이용된다.
Figure R1020087019804
이퀄라이저, 참조 발생기, 파일럿 참조 신호, 비-파일럿 채널, 디코더, 칩-시퀀스 발생기

Description

수신된 신호의 이퀄라이징을 위해 비-파일럿 채널들을 채용하는 수신기{Receiver employing non-pilot reference channels for equalizing a received signal}
본 출원은 그 교시가 본원에 참조로서 통합된, 대리인 번호 Banna 3-2-2로서 2006년 1월 12일 출원된 미국 특허 출원 번호 60/758,514의 우선권을 주장한다.
본 발명은 신호 프로세싱 수신기에 관한 것이고, 특히, 이러한 디바이스들에 의해 수신된 신호들의 이퀄라이징에 관한 것이다.
종래 기술 수신기의 개요
도 1은 수신된 신호를 이퀄라이징(즉, 초기화("트레이닝") 및 추적)하기 위해 파일럿 채널을 이용하는 종래-기술 수신기(100)의 일 구현의 블록도를 도시한다. 수신기(100)는 업스트림 프로세싱(102), 칩-레이트 정규화된-최소-평균-제곱(NLMS; normalized least mean squares) 이퀄라이저(104), 디-스크램블러(de-scrambler) 및 디-스프레더(de-spreader)(106), 및 다운스트림 프로세싱(108)을 포함한다. 업스트림 프로세싱(102)은 아날로그-디지털 변환, RRC 필터링(root raised cosine filtering)을 포함할 수 있는 프리-이퀄라이제이션 프로세싱, 또는 이퀄라이제이션을 위해 수신된 신호를 준비하기 위한 다른 프로세싱을 수행한다. NLMS 이퀄라이저(104)는 업스트림 프로세싱(102)으로부터 디지털 데이터 y(i)를 수신하고, 신호 y(i)를 오리지널 전-전송 신호에 거의 근접하게 이퀄라이징하고, 이퀄라이징된 신호
Figure 112011104919752-pct00001
를 디-스크램블러 및 디-스프레더(106)로 출력한다. 디-스크램블러 및 디-스프레더(106)는 이퀄라이징된 신호
Figure 112011104919752-pct00002
로부터 스크램블링 코드 및 스프레딩 시퀀스들을 제거하고 소프트 심볼들 r(n)을 출력한다. 이어서 소프트 심볼들 r(n)은 심볼 추정, 데이터 심볼 디-맵핑을 포함할 수 있는 다운스트림 프로세싱(108), 또는 상기 수신된 신호로부터 하나 이상의 출력 데이터 스트림들을 복원하기 위한 다른 후-이퀄라이제이션 프로세싱에 의해 프로세싱된다.
NLMS 이퀄라이저(104)는 FIR(finite impulse response) 필터(110), 계수 업데이터(112), 및 에러 계산기(114)를 포함하는 업데이트 루프를 이용하여 디지털 신호 y(i)를 이퀄라이징한다. FIR 필터(110)는 입력 디지털 신호 y(i)를 수신하고, 신호 y(i)에 계수들 w(i)를 적용하고, 이퀄라이징된 신호
Figure 112011104919752-pct00003
를 출력한다. 계수들 w(i)은 ⑴ 입력 신호 y(i) 및 ⑵ 에러 계산기(114)로부터 수신된 에러 신호 e(i)를 이용하여 계수 업데이터(112)에 의해 계산된다. 에러 신호 e(i) 및 계수들 w(i)은 칩 간격 당 일 업데이트의 최대 레이트로 연속적으로 업데이트된다.
NLMS 접근 방법을 이용한 계수 계산
계수들 w(i)은 기술 분야에 공통인 다수의 접근 방법들 중 임의의 하나를 이용하여 계산될 수 있다. 도 1의 실시예에 따라, 계수 업데이터(112) 신호 y(i) 및 e(i)를 수신하고 NLMS 접근 방법을 이용해 새로운 계수들 w(i+1)을 계산한다. NLMS 접근 방법은 LMS(least-mean-square) 접근 방법의 변형이고, 각각의 새로운 계수 w(i+1)는 이하 식(1)에 의해 나타낸 바와 같이 계산된다.
Figure 112008057731713-pct00004
여기서,
Figure 112011104919752-pct00005
는 에러 신호 e(i)의 기대 값
Figure 112011104919752-pct00006
의 기울기이고, μ는 업데이트 스텝 사이즈가다.
상기 기대 값
Figure 112011104919752-pct00007
(즉, MSE(mean square error))은 "에러 성능 표면(error performance surface)"으로 표현될 수 있다. 기울기 감소 접근 방법은 MMSE(minimum-mean-squared error)에서 도달하는 표면을 가로지르는 단계에 이용되고, 상기 MMSE는 상기 표면의 국부적으로 작은 부분에 의해 표현된다. 식(1)의 MSE가 MMSE에 도달함에 따라, 탭 가중치 w(i)의 정확도가 증가한다. 식(1)의 기대 값에 대해 순간적인 추정을 빼는 것은 식(2)의 특정 LMS 계산을 이끌어낸다.
Figure 112008057731713-pct00008
여기서, 작은 스칼라는 스텝 사이즈 △로서 선택되고 e*(i)는 에러 신호 e(i)의 켤레 복소수이다. LMS 계수 wNLMS(i+1)을 얻기 위해, LMS 식(2)는 식(3)을 생성하도록 정규화된다.
Figure 112008057731713-pct00009
도시된 바와 같이, 새로운 NLMS 계수 wNLMS(i+1)는 스텝 사이즈 조절의 복잡도를 감소시키는 스텝 사이즈
Figure 112011104919752-pct00010
를 이용한다.
에러 계산
오리지널 전-전송 신호를 근사화하는 NLMS 이퀄라이저(104)의 정확도는 에러 신호 e(i)에 의해 측정된다. 따라서, 더 작은 에러 e(i)는 개선된 이퀄라이저 성능을 나타낸다. 에러 신호 e(i)는 아래 식 (4)에 의해 FIR 필터(110)의 이퀄라이징된 출력
Figure 112011104919752-pct00011
을 참조 신호 x(i)와 비교함으로써 얻어진다.
Figure 112011104919752-pct00012
참조 신호 x(i)는 전송 효과는 무시하고, 수신된 신호에 대한 기대 값을 나타낸다. 따라서, 에러 신호 e(i)는 이퀄라이징된 출력
Figure 112011104919752-pct00013
이 수신기(100)에 의해 알려진 기대된 참조 x(i)를 더 가깝게 근사화하는 것과 같이 감소한다.
전형적인 전송에서, 전송된 신호의 대부분은 수신기에 의해 인지되지 않는다. 그러나, 공지된 비트들의 시퀀스를 포함하는 파일럿 신호 z(i)는 트레이닝 및 추적을 목적으로 전송될 수 있다. 식(4)에서 참조 x(i)에 대해 파일럿 z(i)를 빼는 것은 식(5)로 나타낸 바와 같이 에러 신호 e'(i)를 도출한다.
Figure 112008057731713-pct00014
에러 신호 e'(i)의 켤레 복소수는 새로운 NLMS 계수 wNLMS(i+1)을 생성하도록 식(3)에서 에러 e*(i)에 대해 감산된다.
3GPP(3rd Generation Partnership Project) 애플리케이션에서, 수신기들은 공통 파일럿 채널(CPICH)를 이용하여 이퀄라이징된다. 또한, CPICH는 수신기에 의해 알려진 스크램블된 시퀀스 cscram(i) 및 스프레드 시퀀스 cch(i)를 갖는다. 3GPP Release 5 호환가능 수신기들에 대해, 주 파일럿 채널(PCPICH), 제2 파일럿 채널(SCPICH) 중 하나, 또는 둘 다 연속적인 추적 및 트레이닝에 이용될 수 있다. SCPICH는 PCPICH와 달리 스프레드 시퀀스 및 스크램블링 코드를 갖는다.
3GPP 및 다른 애플리케이션들에서 파일럿 신호 전력은 통상적으로 전체 전송 전력의 10%로 제한된다. 파일럿 신호가 전체 수신된 신호 전력의 작은 일부만을 표현하기 때문에, 신호 에러 e'(i)는 절대 0에 가깝게 근사화되지 않는다. 부가적으로, 파일럿 z(i) 만이 기울기 추정치를 계산하는데 이용되기 때문에, 입력 신호 y(i)의 알려지지 않은 데이터 심볼들은 기울기 잡음에 기여한다. 에러 e'(i)를 최소화하기 위해, 그에 따라 이퀄라이제이션의 성능을 증가시키 위해, 파일럿 신호 전력이 증가될 수 있다. 그러나, 파일럿 신호 전력을 증가시키는 것은 파일럿 신호와 함께 전송될 수 있는 데이터의 양을 감소시킨다.
일 실시예에서, 본 발명은 수신된 신호들을 이퀄라이징하는 방법이다. 상기 방법은 ⒜ 하나 이상의 이퀄라이징된 신호들의 제 1 세트를 발생하도록 하나 이상의 수신된 신호들의 제 1 세트를 이퀄라이징 하는 단계; ⒝ 상기 수신된 신호들의 하나 이상의 비-파일럿 채널들의 제 1 세트에 대응하는 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트를 발생하도록 상기 하나 이상의 이퀄라이징된 신호들의 제 1 세트를 프로세싱하는 단계; ⒞ 상기 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트로부터 하나 이상의 참조 신호들을 발생하는 단계; 및 ⒟ 하나 이상의 이퀄라이징된 신호들의 제 2 세트를 발생하도록 하나 이상의 수신된 신호들의 제 2 세트를 이퀄라이징하는 단계를 포함한다. 상기 하나 이상의 이퀄라이징된 신호들의 제 1 세트의 이퀄라이제이션은 상기 수신된 신호들의 적어도 하나의 파일럿 채널에 기초한다. 또한, 하나 이상의 수신된 신호들의 제 2 세트의 이퀄라이제이션은 ⑴ 적어도 하나의 파일럿 채널 및 ⑵ 상기 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트로부터 발생된 하나 이상의 참조 신호들 둘 다에 기초한다.
다른 실시예에서, 본 발명은 수신된 신호를 이퀄라이징하는 장치이다. 상기 장치는 ⒜ 하나 이상의 이퀄라이징된 신호들의 제 1 세트를 발생하도록 상기 하나 이상의 수신된 신호들의 제 1 세트를 이퀄라이징하도록 구성된 제 1 이퀄라이저; ⒝ 상기 수신된 신호들의 하나 이상의 비-파일럿 채널들의 제 1 세트에 대응하는 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트를 발생하도록 상기 하나 이상의 이퀄라이징된 신호들의 제 1 세트를 프로세스하도록 구성된 제 1 디코더; ⒞ 상기 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트로부터 하나 이상의 참조 신호들을 발생하도록 구성된 참조 신호 발생기, 및 ⒟ 하나 이상의 이퀄라이징된 신호들의 제 2 세트를 발생하도록 하나 이상의 수신된 신호들의 제 2 세트를 이퀄라이징하도록 구성된 제 2 이퀄라이저를 포함한다. 상기 하나 이상의 이퀄라이징된 신호들의 이퀄라이제이션은 상기 수신된 신호들의 적어도 하나의 파일럿 채널에 기초한다. 또한, 상기 하나 이상의 수신된 신호들의 제 2 세트의 이퀄라이제이션은 ⑴ 적어도 하나의 파일럿 채널 및 ⑵ 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트로부터 발생된 상기 하나 이상의 참조 신호들 둘 다에 기초한다.
다른 실시예에서, 본 발명은 수신기에서 수신된 신호의 이퀄라이징 방법이다. 상기 방법은 이퀄라이징된 신호를 발생하기 위해 필터 계수들의 세트에 기초하여 상기 수신된 신호를 필터링하는 단계를 포함한다. 상기 필터 계수들의 세트는, ⑴ 에러 신호를 계산하는 단계, 및 ⑵ 상기 에러 신호에 기초하여 필터 계수들의 세트를 업데이트하는 단계에 의해 적응적으로 발생된다. 상기 에러 신호는 상기 이퀄라이징된 신호를 상기 수신기에 의해 선험적으로 알려진 비트 패턴을 갖는 적어도 제 1 채널을 포함하는 하나 이상의 참조 채널들과 비교함으로써 에러 신호를 계산되고, 상기 제 1 채널은 파일럿 채널 이외의 목적을 위해 상기 수신기에 의해 이용된다.
본 발명의 다른 측면들, 특징들 및 장점들은 이하 상세한 설명, 첨부된 청구항들, 및 동일한 참조 번호들이 유사하거나 동일한 소자를 식별하는 첨부 도면들로부터 더 명백해질 것이다.
도 1은 수신된 신호들을 이퀄라이징하기 위해 파일럿 채널을 이용하는 종래 기술 수신기의 일 실시예의 간략화된 블록도.
도 2는 수신된 데이터 신호들로부터 부가적인 참조 신호들을 발생하고, 수신된 신호들을 이퀄라이징하기 위해 상기 참조 신호들을 이용하는 본 발명의 일 실시예에 따른 수신기의 간략화된 블록도.
도 3은 수신된 데이터 신호들로부터 부가적인 참조 신호들을 발생하고, 상기 부가적인 참조 신호들에 기초하여 룩-업 테이블로부터 스텝 사이즈를 선택하고, 수신된 신호들을 이퀄라이징하기 위해 상기 참조 신호들 및 상기 스텝 사이즈 모두를 이용하는 본 발명의 일 실시예에 따른 수신기의 간략화된 블록도.
도 4는 본 발명의 일 실시예에 따라 스텝 사이즈들을 선택하기 위해 도 3의 수신기에 의해 이용된 의사 코드를 도시하는 도면.
도 5는 도 4의 의사 코드에 의해 이용된 파라미터들을 리스트한 표.
도 6은 도 3의 수신기의 참조 계산기의 일 실시예의 간략화된 블록도.
도 7은 전송-다이버스 신호들을 수신하거나 부가적인 참조 신호들을 발생하는데 이용될 수 있는 두 개의 수신기들을 갖는 본 발명의 일 실시예에 따른 장치의 간략화된 블록도.
도 8은 하나 이상의 참조 발생기를 갖는 본 발명의 일 실시예에 따른 수신기의 간략화된 블록도.
데이터 신호들로부터 부가적인 참조 신호들 발생
도 2는 본 발명의 일 실시예에 따른 수신기(200)의 간략화된 블록도를 도시한다. 수신기(200)는 수신된 신호들로부터 부가적인 참조 신호들을 발생하도록 구성되고 상기 수신된 신호들을 이퀄라이징하기 위해 상기 부가적인 참조 신호들을 이용한다. 수신기(200)는 도 1의 종래 기술 수신기(100)의 업스트림 프로세싱(102), 디-스크램블러 및 디-스프레더(106), 및 다운스트림 프로세싱(108)과 유사한 업스트림 프로세싱(202), 디-스크램블러 및 디-스프레더(206), 및 다운스트림 프로세싱(208)을 포함한다. 수신기(200)는 또한 참조 발생기(218), 메인 칩-레이트 NLMS 이퀄라이저(204), 및 입력 샘플 지연 버퍼(216)를 포함한다.
참조 발생기(218)는 보조 NLMS 칩-레이트 이퀄라이저(220), 디-스프레더 및 디-스크램블러(222), 심볼 판정 블록(224), 및 칩-시퀀스 재발생기(226)를 포함한다. 보조 NLMS 이퀄라이저(220)는 업스트림 프로세싱(202)으로부터 디지털 신호 y(i)를 수신하고, 종래 기술 수신기(100)의 NLMS 이퀄라이저(104)와 유사하게(즉, 파일럿 채널 z(i)를 참조로서 이용하여) 신호 y(i)를 이퀄라이징하고, 이퀄라이징된 신호
Figure 112011104919752-pct00015
를 출력한다. 디-스크램블러 및 디-스프레더(222)는 이퀄라이징된 신호
Figure 112011104919752-pct00016
를 수신하고, 참조로서 이용될 각 채널 k로부터 스크램블링 코드 및 스프레딩 시퀀스를 제거하고, 각 참조 채널 k에 대해 소프트 심볼들 rk(n)을 출력한다. 이어서, 심볼 판정 블록(224)은 소프트 심볼들에 대해 경판정(hard decision)을 한다. 상기 경판정은 각 채널 k에 대해 부가적인 참조 vk(i)를 생성하기 위해 오리지널 스프레딩 시퀀스 및 스크램블링 코드를 이용하여 칩 시퀀스 재발생기(226)에 의해 스크램블되고 스프레딩된다. 이어서 하나 이상의 참조들 vk(i)은 수신된 신호들을 이퀄라이징하도록 메인 NLMS 이퀄라이저(204)에 의해 알려진 신호들로서 다뤄진다.
부가적 참조 신호들을 이용한 수신된 신호 이퀄라이징
입력 샘플 지연 버퍼(216)는 수신된 디지털 신호 y(i)를 지연하고 지연된 신호 ydelayed(i)를 메인 NLMS 이퀄라이저(204)로 전송한다. 종래 기술 NLMS 이퀄라이저(104)와 유사하게, 메인 NLMS 이퀄라이저(204)는 FIR 필터(210), 계수 업데이터(212), 및 에러 계산기(214)를 포함한다. FIR 필터(210)는 지연된 신호 ydelayed(i)를 수신하고, 계수들 wmain(i)을 신호 ydelayed(i)에 적용하고, 이퀄라이징된 신호
Figure 112011104919752-pct00017
를 출력한다. 계수들 wmain(i)은 ⑴ 에러 계산기(214)로부터 수신된 에러 신호 emain(i) 및 ⑵ 지연된 신호 ydelayed(i)를 이용하여 계수 업데이터(212)에 의해 계산된다. 에러 신호 emain(i) 및 탭 가중치 wmain(i)는 칩 간격당 일 업데이트의 최대 레이트로 연속적으로 업데이트된다.
에러 신호 emain(i)는 파일럿 z(i) 및 참조 신호 발생기(218)로부터 발생된 하나 이상의 부가적인 참조 신호들 vk(i)을 이용하여 계산된다. 식(4)는 메인 에러 신호 emain(i)를 생성하도록 다음과 같이 변형된다.
Figure 112008057731713-pct00018
부가적인 참조들로서 이용된 채널들에 따라, 상기 부가적인 참조 신호들 vk(i)은 가중될 수 있다는 것을 주의한다.
이어서 새로운 탭 가중치 wmain(i+1)가 메인 에러 신호 emain(i) 및 지연된 입력 신호 ydelayed(i)를 이용하여 식(3)을 변형함으로써 식(7)로 나타낸 바와 같이 계산된다.
Figure 112008057731713-pct00019
이퀄라이제이션 후, 스프레딩 시퀀스들 및 스크램블링 코드들은 다운스트림 프로세싱(208)에서 더 프로세싱되는 소프트 심볼들 rmain(n)을 얻기 위해 디-스크램블러 및 디-스프레더(206)에 의해 이퀄라이징된 신호
Figure 112011104919752-pct00020
로부터 제거된다.
하나 이상의 부가적인 참조 신호들 vk(i)을 상기 에러 계산기에 부가함으로써, 에러 신호 emain(i)는 종래 기술 수신기(100)의 에러 신호 e'(i)보다 더 0에 가깝게 근사화될 수 있다. 이러한 더 정확한 에러 계산은 동일한 스텝 사이즈
Figure 112011104919752-pct00021
를 이용할 때 종래 기술 수신기(100)에 대해 수신기(200)의 트레이닝 및 추적 성능을 개선한다. 또한, 트레이닝 및 추적이 더 정확하기 때문에, 이퀄라이저의 처리량(throughput)이 또한 증가될 수 있다.
상기된 바와 같이 파일럿 전력을 유지하고 부가적인 참조 신호들을 이용함으로써, 트레이닝 및 추적에 이용가능한 효율적인 전력이 전송된 데이터의 감소없이 증가될 수 있다. 이러한 전력 증가는 비트 에러 레이트를 감소시킴으로써 수신기의 성능을 개선하고, 이에 따라, 수신기의 전체 처리량을 증가시킨다. 반면, 파일럿 전력은 트레이닝 및 추적에 부가적인 참조 신호들을 이용할 때 감소될 수 있고, 파일럿 전력에서의 감소는 수신기가 종래 기술 수신기와 동일한 비트 에러 레이트를 유지하면서 더 많은 데이터가 전송될 수 있도록 한다. 다른 구현예는 파일럿 전력을 부분적으로만 감소시킴으로서 감소된 비트 에러 레이트 및 증가된 데이터 전송 레이트 모두를 달성할 수 있다.
부가적인 참조 신호들로서 이용될 수 있는 예시적 채널들
본 발명은 수신기가 하나 이상의 파일럿 채널들을 이용하는 데이터 신호를 이퀄라이징하는 다양한 애플리케이션들에서 이용될 수 있다. 이러한 애플리케이션의 일 예는 3GPP 수신기에 대한 HSDPA(high-speed downlink packet access) 전송이다. HSDPA 전송에서, 부가적인 참조 신호들을 발생하는데 이용될 수 있는 채널들은 1 내지 4개의 HSSCCH(high-speed shared control channels), PCCPCH(primary common physical channel), HSPDSCH(high-speed shared data channel), 및 DPCH(downlink physical channel)을 포함한다.
적어도 하나의 HSSCCH 채널들은 HSDPA 전송 동안 제공될 수 있다. 상기된 바와 같이, 디-스크램블러 및 디-스프레더(222)는 이퀄라이징된 신호
Figure 112011104919752-pct00022
를 수신하고, 각각의 HSSCCH 채널 k(즉, k=1 내지 4)로부터 스크램블링 코드 및 스프레딩 시퀀스를 제거하고, 각 채널 k에 대해 소프트 심볼들 rk(n)을 출력한다. HSSCCH 채널들 각각은 비교적 높은 스프레딩 인자(예, 약 128 chips/symbol)로 코딩된다는 것을 주의한다. 결과적으로, 심볼 판정 블록(224)은 각각의 소프트 심볼 rk(n)에 개별적으로 정확한 경판정을 할 수 있다. 이러한 프로세스는 하나의 심볼들의 기간에 대해 일어나고, 따라서, 메인 이퀄라이저(204)는 128 chips만큼 작은 지연을 이용하여 동작할 수 있다. 이어서 칩 시퀀스 재발생기(226)는 각각의 부가적인 참조 신호 vk(n)를 형성하도록 각 채널 k의 오리지널 스프레딩 시퀀스 및 스크램블링 코드를 이용하여 각 채널 k에 대해 경판정을 스크램블하고 스프레드한다.
PCCPCH 채널은 SCH 채널이 전송되지 않을 때 슬롯의 나머지 90% 동안 전송된다. 부가적인 참조 신호는 상기 HSSCCH 채널들에 대해 상기된 방법과 유사한 방법으로 PCCPCH로부터 발생될 수 있다. PCCPCH는 비교적 큰 스프레딩 시퀀스(예, 256 chips/symbol)를 갖는다. 결과적으로, 정확한 경판정이 각각의 PCCPCH 소프트 심볼에 대해 개별적으로 이뤄지고, 메인 이퀄라이저(204)는 256 chips 만큼 작은 지연을 이용하여 동작할 수 있다.
HSPDSCH는 비교적 작은 스프레딩 시퀀스(예, 약 16 chips/symbol)를 갖는다. 작은 스프레딩 시퀀스로 인해, 심볼 판정 블록(224)은 각각의 소프트 심볼 rk(n)에 대해 개별적으로 정확한 경판정을 하지 못할 수 있다. 대신, 심볼 판정 블록(224)은 다수의 심볼들을 수신하고 주기적인 리던던시 검사를 수행한다. 심볼들 사이에 에러가 없다면, 심볼 판정 블록(224)은 각각의 심볼에 대해 경판정을 한다. 이러한 프로세스는 하나 이상의 전송 시간 간격(TTI)을 취하고, 따라서 메인 이퀄라이저(204)는 하나의 TTI 이상의 지연을 이용하여 동작한다는 것을 주의한다. 이어서 상기 심볼들은 부가적인 참조 vk(i)를 형성하도록 오리지널 채널 스프레딩 인자 및 스크램블링 코드를 이용하여 칩 시퀀스 재발생기(226)에 의해 스크램블되고 스프레드된다.
DPCH는 여러번 변할 수 있는 스프레딩 시퀀스를 갖는다. 상기 채널의 성능은 상기 채널이 비교적 높은 스프레딩 시퀀스를 가질 때마다 최고가 될 수 있다. 이런 경우, 부가적인 참조는 상기 HSSCCH 채널들에 대해 이용된 방법과 유사한 방식으로 발생될 수 있다.
채널 인에이블 및 스텝 사이즈 최적화
부가적인 참조 신호들을 이용함으로써 얻어지는 개선들에 부가하여, 수신기의 처리량에서 부가적인 개선이 메인 이퀄라이저의 계수 업데이터에 의해 이용에 최적인 스텝 사이즈를 선택함으로써 달성될 수 있다.
도 3은 하나 이상의 부가적인 참조 신호들을 발생하고 이용가능한 부가적인 참조들의 수 및 이들 참조들의 전력에 기초하여 룩-업 테이블로부터 최적의 스텝 사이즈
Figure 112011104919752-pct00023
를 선택하는 본 발명의 일 실시예에 따른 수신기(300)의 간략화된 블록도를 도시한다. 수신기(300)는 도 2의 수신기(200)와 유사한 동작을 수행하는, 업스트림 프로세싱(302), 입력 샘플 지연 버퍼(316), 메인 칩-레이트 NLMS 이퀄라이저(304), 디-스크램블러 및 디-스프레더(306), 다운스트림 프로세싱(308), 및 참조 발생기(318)를 포함한다. 부가적으로, 수신기(300)는 스텝-사이즈 발생기(328)를 갖는다. 논의의 편의를 위해, 수신기(300)는 모두 4개의 HSSCCH 채널들을 이용한 트레이닝 및 추적을 위해 디자인된 것으로 가정한다.
스텝-사이즈 발생기(328)는 CPICH 전력 계산기(330), HSSCCH 채널 전력 계산기(332), 채널 인에이블 및 스텝-사이즈 선택기(334), 및 참조 계산기(336)을 포함한다. CPICH 전력 계산기(330)는 이퀄라이징된 신호
Figure 112011104919752-pct00024
를 수신하고 식(8) 및 (9)를 이용하여 아래와 같이 주어진 칩 기간에 대해 이퀄라이징된 신호의 전체 CPICH 심볼 전력을 계산한다.
Figure 112008057731713-pct00025
Figure 112008057731713-pct00026
식(8) 및 (9)에서, 512 chips의 칩 기간은 완전한 파일럿 시퀀스가 256 chips의 두 개의 CPICH 심볼들을 포함하는 전송-다이버스 신호의 수신에 기초하여 도시된다. 이 기간은 구현에 따라 변할 수 있다. 예를 들어, 비-전송 다이버스 수신은 256 chips과 같은 512 chips과 다른 기간을 가질 수 있다. CPICH_Power(n)은 저역통과 필터일 수 있다.
HSSCCH 전력 계산기(332)는 각 채널 k에 대해 디-스크램블되고 디-스프레드된 심볼들 rk(n)을 수신하고 하나의 TTI의 최대값에 대해 각 HSSCCH 채널 k의 심볼 전력을 계산한다. 본 실시예에서, 심볼당 128 chips이 있고, 전력은 식 (10) 및 (11)로 나타낸 바와 같이 계산된다.
Figure 112008057731713-pct00027
Figure 112008057731713-pct00028
여기서 N은 식(12)로 나타낸 바와 같은 식(11)의 전력을 발생하도록 이용된 심볼들의 수이다.
Figure 112008057731713-pct00029
하나의 가능한 실시예에서, 단 하나의 심볼만이 전력 계산에 이용되어, N은 1과 같다. 다른 실시예에서, 심볼들의 수 N은 1보다 클 수 있는 식(11)의 전력을 발생하도록 이용된다. 예를 들어, 식(11)의 전력은 7680 칩 길이이고 심볼당 128 chips을 갖는 전송-시간 간격(TTI)에 대해 계산될 수 있다. 이런 경우, 상기 수 N 은 N이 60과 같아질 때까지(즉, 7680/128=60) 매 128 chips 후에 1씩 감해진다. 다음 TTI의 시작에서, N은 0으로 리셋될 수 있다.
채널 인에이블 및 스텝-사이즈 선택기(334)는 CPICH 전력 계산기(330) 및 각 HSSCCH 채널 k에 대해 HSSCCH 전력 계산기(332)로부터 계산들을 수신한다. 이들 계산들은 트레이닝 및 추적에 이용가능한 채널들을 검출하는데 이용된다. 이용가능한 채널들의 수 및 각 채널의 전력에 기초하여, 채널 인에이블 및 스텝-사이즈 선택기(334)는 룩-업 테이블로부터 최적의 스텝 사이즈를 검색하는데 이용되는 인덱스 넘버를 식별한다. 이러한 프로세스는 의사 코드(pseudocode)의 연속한 단계들을 통해 수행될 수 있다.
도 4⒜ 및 도 4⒝는 도 3의 채널 인에이블 및 스텝-사이즈 선택기(334)의 기능들을 구현하는 의사 코드(400)의 일 구현예를 도시한다. 도 5는 도 4 ⒜ 및 도 4⒝의 의사 코드(400)의 파라미터들의 표를 도시한다. 의사 코드(400)의 1행에서, chip_count는 미리 결정된 주파수 HSSCCH_SELECTOR_FREQUENCY와 비교된다. 하나의 가능한 실시예에서, HSSCCH_SELECTOR_FREQUENCY는 128 chips로 선택된다. 매 128 chips에서, 의사 코드(400)는 도 4⒜의 3행 내지 9행에 도시된 바와 같이 이전 반복 동안 4 개의 HSSCCH 채널들에 대해 계산된 값들을 리셋한다.
11행에서, 의사 코드(400)는 어느 HSSCCH 채널들이 제공될지 결정하기 위해 상위 계층들로부터 수신된 정보를 이용한다. 제공될 각 채널에 대해, 채널 인에이블 및 스텝-사이즈 선택기(334)는 HSSCCH_Channel_SW_Enabled[k] 신호를 수신한다. 의사 코드(400)는 부가적인 참조 신호들(10행 내지 24행)로서 이용하도록 충분한 전력을 갖는 4개의 HSSCCH 채널들을 결정한다. 충분한 전력을 갖는 이들 채널들이 인에이블된다. 특히, 의사 코드(400)의 13행에서, 각 HSSCCH 채널(Hsscch_Power_Est[k])에 대한 평균 전력은 전력 계산에 이용된 심볼들(Hsscch_Power_Nrk(n))의 전체 수로 대응하는 계산된 HSSCCH 전력(Hsscch_Power_Sum[k])을 나눔으로써 계산된다. 그 다음 각각의 평균 전력은 14행에 도시된 바와 같이 각 채널 k에 대해 전력비(Calculated_pwr_ratio[k])를 계산하는데 이용된다.
각 채널 k에 대한 전력비는 최대 전력비(HSSCCH_MAX_PWR_FOR_TRAINING) 및 최소 전력비(HSSCCH_MIN_PWR_FOR_TRAINING)(15행 내지 20행)에 대해 미리 결정된 문턱값에 비교된다. 채널 k에 대한 전력비가 최대 문턱값보다 크다면, 의사 코드(400)는 그 채널에 대한 전력비를 최대 문턱값과 같게 설정한다. 이어서, 전력비가 최소 문턱값보다 크고 최대 문턱값 이하인 각 채널 k에 대해 의사 코드(400)는 전력비(Calculated_SQPWRS[k])의 제곱근을 계산하고 인에이블 신호(HSSCCH_Channel_Enable[k])를 true로 설정한다. 전력비가 최소 전력비 이하인 임의의 채널 k는 인에이블되지 않는다(즉, 부가적인 참조 신호를 발생하는데 이용되지 않음).
본 발명의 대안적인 실시예에서, 의사 코드(400)는 상술된 전력비와 다른 전력 값을 발생할 수 있다는 것을 주의한다. 또한, 의사 코드(400)는 이러한 다른 절력 값이 상기된 최소 문턱값과 다른 전력-문턱값 조건을 만족하는지 결정한다. 예 를 들어, 의사 코드(400)는 CPICH 전력이 HSSCCH 전력에 의해 나눠진 전력 값(즉, Cpich_Power_estimate/Hsscch_Power_Est[k])을 계산할 수 있다. 이 예에서, HSSCCH 채널은 HSSCCH 채널의 전력이 최대 문턱값 이하일 때 전력-문턱값 조건을 만족한다. 다른 구현예들이 본 발명의 범위 내에서 가능하다.
그 다음, 의사 코드(400)는 각 채널을 2-bit bin 수(TCBin[k]=0, 1, 2, 3)로 연관시킴으로써 각 채널 k를 고-전력, 중간-전력, 저-전력, 또는 초 저-전력으로 지정한다(25행 내지 34행). 고-전력 채널은 미리 결정된 최대-전력비(HSSCCH_BIN_LIMIT_MAX)보다 큰 전력비를 갖고 3과 같은 2-bit bin 수가 할당된다(28행 내지 29행). 중간-전력 채널은 미리 결정된 중간-전력비(HSSCCH_BIN_LIMIT_MID)보다 크고 상기 최대 전력비 이하인 전력비를 갖는다. 각 중간-전력 채널은 2와 같은 2-bit bin 수가 할당된다(30행 내지 31행). 저-전력 채널은 미리 결정된 최소 전력비(HSSCCH_BIN_LIMIT_MIN)보다 크고 중간-전력비 이하의 전력비를 갖는다. 각 저-전력 채널은 1과 같은 2-bit bin 수가 할당된다(32행 내지 33행). 초 저-전력 채널은 최소 전력비 이하의 전력비를 갖고 0과 같은 2-bit bin 수가 할당된다(34행).
각 채널 k가 bin 수가 할당된 후, 의사 코드(400)는 2-bit bin 수를 최대에서 최소로 정렬함으로써 최고 전력으로부터 최소 전력으로 채널들을 분류하여, 8-bit 2진수가 되게 한다(도 4⒝의 37행). 이 8-bit 2진수는 3-bit 룩-업 테이블 인덱스 넘버(DeltaUTindex=0,...,7)에 대응하는 4자리의 10진수로 다시 계산된다(41행 내지 51행). 예로서, 3개의 저-전력 채널들 및 하나의 초 저-전력 채널을 갖는 전송은 룩-업 테이블의 인덱스 넘버 3에 대응하는 10진수 1110를 생성한다(46행). 다른 예로서, 하나의 고-전력 채널, 두 개의 중간-전력 채널, 및 저-전력 채널을 갖는 전송은 룩업 테이블의 인덱스 넘버 7에 대응하는 10진수 3221을 도출한다(51행). 본 예 및 임의의 다른 예시들에서, 마지막 두번째 또는 세번째에 위치한 10진수는 룩-업 테이블 인덱스 넘버를 결정하는데 상관이 없을 수도 있다.
일단 인덱스 넘버가 결정되면, 스텝 사이즈가 룩업 테이블로부터 선택될 수 있다. 테이블에 포함된 스텝 사이즈들은 하드웨어 설계자에 의해 미리 규정되거나 애플리케이션들 사이에서 변경될 수 있다. 이어서 선택된 스텝 사이즈는 계수 계산을 수행하는데 이용되는 도 3의 계수 업데이터(312)로 전송된다. 또한, 채널 인에이블 신호 및 각 채널 k에 대한 전력비의 제곱근이 참조 계산기(336)로 전송된다.
도 6은 도 3의 수신기의 참조 계산기(336)의 일 실시예를 도시한다. 참조 계산기(336)는 "And" 게이트들(602) 및 sum 블록(604)을 포함한다. 각 "And" 게이트들(602)은 칩 시퀀스 재발생기(326)으로부터 HSSCCH 채널 또는 수신기에 의해 알려진 CPICH 채널을 수신한다. 부가적으로, 각 "And" 게이트는 수신된 신호에 대응하는 채널 인에이블 신호를 수신한다(즉, HSSCCH 채널 k에 대해 도 4의 HSSCCH_Channel_Enabled[k]). CPICH 채널은 항상 인에이블된다는 것을 주의한다. 인에이블된 HSSCCH 및 CPICH 채널들이 조합되기 전에, 식(13) 및 (14)와 같이 스케일링될 수 있다.
Figure 112008057731713-pct00030
Figure 112008057731713-pct00031
상기 스케일링된 HSSCCH 및 CPICH 칩들은 상기된 바와 같이 인자 2로 상기 스케일링된 칩들을 나눔으로써 정규화된다. 인자 2는 스프레딩 코드 전력의 제곱근으로 스크램블링 코드 전력의 제곱근을 곱함으로써 유도된다(즉,
Figure 112011104919752-pct00032
×
Figure 112011104919752-pct00033
). 다른 스프레딩 코드들 및 스크램블링 코드들을 이용하는 구현예에서, 스케일링된 인자는 2보다 큰 수일 수 있다는 것을 주의한다. 인에이블된 채널을 수신하는 각 "And" 게이트는 대응하는 스케일링된 칩들을 sum 블록(604)으로 전송한다.
sum 블록(604)은 하나의 조합된 참조 신호를 형성하도록 스케일링된 인에이블된 채널들을 함께 더한다. 조합된 참조 신호는 참조 신호가 인자 2로 곱해지는 곱셈기(606)로 전송된다. 곱셈기(606)는 조합된 참조 신호를 도 3의 에러 계산기(314)로 전송한다.
결론
본 발명의 다양한 실시예들은 부가적인 참조 신호들을 발생하는데 이용되는 상술된 채널들 외의 채널들을 포함할 수 있다. 이러한 채널들은 3GPP 전송에 이용된 다른 채널들 또는 3GPP 이외의 애플리케이션들에 이용된 채널들일 수 있다.
또한, 상기된 것과 다른 채널들은 참조 발생기(218)에 의해 프로세싱되지 않고 부가적인 참조들로서 이용될 수 있다. 이러한 채널들은 수신기에 의해 선험적으로 알려진 비트 패턴을 갖고 파일럿 채널 이외의 목적으로 이용되는 채널들을 포함한다. 예를 들어, 3GPP 수신기에서, 각 슬롯의 처음 10% 동안 전송되는 동기(SCH) 채널은 수신기에 의해 알려진 비트 패턴을 갖는다. 이 채널은 파일럿 채널에 부가하여 이용되어 식(4)에서 알려진 참조 x(i)가 파일럿 z(i) 및 SCH 채널의 공지된 값을 갖게 된다. 이들 부가적인 참조 채널들은 참조 발생기(218)와 같은 참조 발생기의 제공 및 이용과 상관없이 이용될 수 있다.
본 발명의 부가적인 실시예들은 메인 이퀄라이저 대신 이용된 칩-레이트 NLMS 이퀄라이저들과 다른 이퀄라이저들, 보조 이퀄라이저, 또는 메인 및 보조 이퀄라이저 모두를 포함할 수 있다. 이러한 상이한 이퀄라이저들은 LMS 이퀄라이저들 및 RLS(recursive least square) 이퀄라이저들을 포함하지만 이에 제한되는 것은 아니다.
본 발명의 다른 실시예들은 둘 이상의 수신기를 포함하는 장치들로 구현될 수 있다. 둘 이상의 수신기들은 데이터 신호들로부터 부가적인 참조 신호들을 발생함으로써 하나 이상의 수신기들이 보조 수신기들로 동작하고 수신된 신호를 이퀄라이징하기 위해 상기 부가적인 참조 신호들을 이용함으로써 다른 하나 이상의 수신기들이 메인 수신기들로 동작하도록 구성될 수 있다. 예를 들어, 레이크 수신기와 같이 R99 요건들을 만족하는 수신기 및 Release 6 및 Release 7 신호들을 수신하는 향상된 수신기를 갖는 장치들이 본 발명에 이용될 수 있다.
도 7은 전송-다이버스 신호들을 수신하거나 부가적인 참조 신호들을 발생하는 데 이용될 수 있는 두 개의 수신기를 갖는 본 발명의 일 실시예에 따른 장치(700)의 간략화된 블록도를 도시한다. 장치(700)는 다이버시티 수신 모드와 참조 신호 발생 모드 사이에 상기 장치를 스위칭하는 다이버시티 선택기(740)를 갖는다. 참조 신호 발생 모드 동안, 다이버시티 선택기는 보조 수신기(즉, 심볼 추정기(742) 및 LLR 디-맵퍼(744))의 다운스트림 프로세싱을 디스에이블하고, 장치(700)는 수신기(300)와 유사한 기능들을 수행한다(즉, 참조 신호들 및 스텝 사이즈들을 발생하고, 수신된 신호들을 이퀄라이징하기 위해 참조 신호들 및 스텝 사이즈를 이용한다). 다이버시티 모드 동안, 상기 다이버시티 선택기는 CPICH 전력 계산기(730), HSSCCH 전력 계산기(732), 채널 인에이블 및 스텝 사이즈 선택기(734), 참조 계산기(736), 심볼 판정 블록(724), 및 칩-시퀀스 재발생기(726)를 디스에이블한다. 이 모드에서, 장치(700)는 두 개의 전송-다이버스 신호들을 수신하고 상기 두 개의 신호들을 두 개의 수신기들을 이용하여 개별적으로 프로세싱한다.
본 발명의 또 다른 실시예에 따라, 보조 이퀄라이저는 상기 메인 계수 업데이터에 의해 계산된 계수 w(i)를 이용할 수 있다. 이러한 구현의 일 예는 도 3에서 제안되었다. 도 3에서, 수신기(300)는 계수 업데이터(312)로부터 계수들 wmain(i)을 수신하도록 보조 이퀄라이저(320)를 인에이블한다. 이 기능은 선택적이고 이용될 때, 보조 이퀄라이저(320)는 자신만의 계수 w(i)를 계산하기 위해 별도의 계수 업데이터를 사용할 필요가 없다. 따라서, 보조 이퀄라이저(320)에서 계수 업데이터를 실행하지 않음으로써 전력이 절약될 수 있다. 어떤 실시예들에 따라 보조 이퀄라이저(320)는 계수 업데이터를 가지지 않을 수 있고 따라서 계수 업데이터(312)로부터 수신된 계수들 wmain(i)에만 의존할 수 있다. 다른 실시예들에 따라, 보조 이퀄라이저(320)는 계수 업데이터를 가질 수 있고 때때로 이퀄라이저(320)는 자신만의 계수 w(i)를 발생할 수 있고 평소에 이퀄라이저(320)는 계수 업데이터(312)로부터 수신된 계수들 wmain(i)에 의존할 수 있다. 예를 들어, 보조 이퀄라이저(320)는 트레이닝 동작을 개선하기 위해 자신만의 계수 w(i)를 발생할 수 있다. 그 다음, 추적 동작 동안에, 보조 이퀄라이저(320)는 계수 업데이터(312)로부터의 계수들 wmain(i)에 의존하여 전력이 절약될 수 있다.
도 8은 하나 이상의 참조 발생기를 갖는 본 발명의 일 실시예에 따른 수신기(800)의 간략화된 블록도를 도시한다. 장치(800)는 도 2의 수신기(200)와 등가의 소자들로 유사한 동작을 수행하는, 업스트림 프로세싱(802), 지연 버퍼(816), 메인 NLMS 이퀄라이저(804), 디스크램블러 및 디스프레더(806), 및 다운스트림 프로세싱(808)을 포함한다. 장치(800)는 또한 파이프라인 방식으로 접속된 참조 발생기(818 및 848)를 포함한다. 참조 발생기(818)는 하나 이상의 참조 신호들의 제 1 세트를 발생하기 위해 참조 발생기(218)와 유사한 동작을 수행한다. 참조 발생기(848)는 지연 버퍼(846)로부터 수신된 신호 y(i)의 지연된 버전을 수신하고 상기 하나 이상의 참조 신호들의 제 1 세트 및 하나 이상의 파일럿 신호들을 이용하여 하나 이상의 참조 신호들의 제 2 세트를 발생한다. 상기 하나 이상의 참조 신호들의 제 2 세트는 지연된 수신된 신호 ydelayed(i)를 이퀄라이징 하기 위해 메인 이퀄라이저(804)에 의해 이용될 수 있다. 부가적인 실시예들이 둘 이상의 참조 발생기들을 사용하는 것을 포함할 수 있고, 제 1 참조 발생기를 제외하고, 각각의 참조 발생기가 파이프라인 방식으로 이전 참조 발생기에 접속되어, 각각의 참조 발생기가 이전 참조 발생기로부터의 하나 이상의 참조 신호들을 이용하여 수신된 신호의 지연된 버전을 이퀄라이징한다.
본 발명의 또 다른 실시예는 하나 이상의 참조 신호들을 반복적으로 발생하는 것을 포함할 수 있다. 이러한 일 실시예는 참조 발생기(848)가 칩-시퀀스 재발생기(856)로부터 이퀄라이저(850)로 연장하는 점선의 접속 라인(862)를 도시하는 도 8에서 논의되었다. 하나 이상의 참조 신호들의 세트를 발생한 후, 참조 발생기(848)는 하나 이상의 참조 신호들의 후속 세트를 발생하기 위해 하나 이상의 참조 신호들의 세트 및 하나 이상의 파일럿 채널들을 이용한다. 이러한 반복적인 프로세스는 하나 이상의 참조 신호들의 최종 세트를 메인 NLMS 이퀄라이저(804)에 적용하기 전에 임의의 원하는 횟수로 반복될 수 있다.
파일럿 전력을 유지하고 하나 이상의 참조 신호들의 부가적인 세트들을 반복적으로 발생함으로써 또는 부가적인 참조 발생기들을 이용하여, 원래 전송된 신호에 근접하는 하나 이상의 참조 신호들의 최종 세트의 정확도가 증가할 수 있다. 반면, 파일럿 전력은 하나 이상의 참조 신호들의 부가적인 세트들의 발생으로 감소할 수 있고 하나 이상의 참조 신호들의 최종 세트의 정확도는 유지될 수 있다. 다른 구현예들이 파일럿 채널들의 수 및/또는 전력을 부분적으로 감소시킴으로써 하나 이상의 참조 신호들의 최종 세트의 감소된 파일럿 전력 및 증가된 정확도를 달성할 수 있다.
도 8이 두 개의 참조 발생기(818 및 848)를 갖는 실시예를 도시하였지만, 참조 발생기(848)는 하나 이상의 참조 신호들의 세트들을 반복적으로 발생할 수 있 고, 본 발명은 이에 제한되지 않는다. 다양한 실시예들이 적어도 하나의 참조 발생기가 하나 이상의 참조 신호들의 세트들의 반복적인 발생을 지원할 수 있는 하나 또는 다수의 참조 발생기, 파이프라인된 참조 발생기의 이용을 포함할 수 있다. 이러한 실시예의 설계는 파이프라인된 참조 발생기들, 반복적인 발생을 이용하는 교환조건 또는 둘 다를 고려할 수 있다. 특히, 하나 이상의 참조 신호들의 세트들의 반복적인 발생은 파이프라인된 참조 발생기들보다 적은 하드웨어 및 낮은 전력소비를 필요로 한다. 반면, 파이프라인된 참조 발생기들의 레이턴시는, 후속 참조 발생기가 수신된 신호들의 특정 세트를 프로세싱하는 동안 이전 참조 발생기가 수신된 신호들의 다음 세트의 프로세싱에 이용될 수 있기 때문에 반복 프로세싱보다 짧을 수 있다. 다양한 실시예들이 두 접근 방법들을 조합함으로써 이들 교환 조건들의 균형을 잡을 수 있다.
본원에 이용된 바와 같이, 용어 "파일럿"은 수신기에 의해 선험적으로 알려진 비트 패턴을 갖는 임의의 신호를 참조한다. 이와 같이, 용어 "파일럿"은 3GPP 수신기들에서 이용된 동기 채널로서 다른 용도를 갖는 알려진 채널들뿐만 아니라 트레이닝 외의 용도를 갖지 않는 종래의 파일럿 채널들을 포함한다. 따라서, 도 2의 참조 신호 z(i)는 하나 이상의 다른 파일럿 채널들 대신 또는 부가적인 파일럿들로서(예, SCH) 다른 수신기 기능에 전형적으로 이용되는 채널들에 기초할 수 있다.
본원에 참조된 "일 실시예"는 본 발명의 적어도 하나의 실시예에 포함될 수 있는 실시예와 함께 기술된 특정 특징, 구조 또는 특성들을 의미한다. 본원의 다양 한 문장에서 나타나는 "일 실시예에서"라는 구는 동일한 실시예를 모두 참조할 필요는 없고, 다른 실시예들에 상호 배타적인 별도의 또는 대안의 실시예들일 필요도 없다. 동일하게 용어 "구현"에도 적용된다.
본 발명은 단일 집적회로(ASIC 또는 FPGA와 같은), 멀티-칩 모듈, 단일 카드, 또는 멀티-카드 회로 팩과 같은 가능한 구현을 포함하는 회로-기반 프로세스들로서 구현될 수 있다. 당업자에게 명백한 바와 같이, 회로 소자들의 다양한 기능들이 소프트웨어 프로그램에서 프로세싱 블록으로서 또한 구현될 수 있다. 이러한 소프트웨어는 예를 들어, 디지털 신호 프로세서, 마이크로-제어기, 또는 범용 컴퓨터에 채용될 수 있다.
본 발명은 이들 방법들을 실행하는 방법들 및 장치들의 형태로 구현될 수 있다. 본 발명은 자기 기록 매체, 광 기록 매체, 고체 상태 메모리, 플로피 디스켓, CD-ROM, 하드 드라이브와 같은 유형의 매체 또는 임의의 다른 머신-판독가능 저장 매체에 구현된 프로그램 코드의 형태로 구현될 수 있고, 컴퓨터와 같은 머신에 의해 실행되고 프로그램 코드가 머신으로 로딩될 때, 상기 머신은 본 발명을 실행하는 장치가 될 수 있다. 본 발명은 또한 예를 들어 저장 매체에 저장되거나 머신으로 로딩 및/또는 머신에 의해 실행되는, 또는 전선 또는 케이블, 광섬유와 같은 전송 매체 또는 캐리어를 통해 또는 전자기 방사를 통해 전송되는 프로그램 코드의 형태로 구현될 수 있고, 프로그램 코드가 컴퓨터와 같은 머신으로 로딩되고 머신에 의해 구현될 때 상기 머신은 본 발명을 실행하는 장치가 된다. 범용 프로세서에서 구현될 때, 프로그램 코드 세그먼트들을 특정 논리 회로와 유사하게 동작하는 고유의 디바이스를 제공하도록 프로세서와 조합한다. 본 발명은 또한 자기 기록 매체에 저장된 자기장 변화들, 매체를 통해 전기적으로 또는 광학적으로 전송되는 신호 값들의 시퀀스 또는 비트 스트림으로 구현될 수 있고, 이는 본 발명의 방법 및/또는 장치를 이용하여 발생된다.
명백하게 언급되었더라도, 각각의 숫자 값 및 범위는 "약(about, approximately)"이라는 단어가 값 또는 범위에 선행하는 것으로 해석되어야 한다.
본 발명의 원리들을 설명하기 위해 기술되고 예시된 상세, 제품 및 장치들의 부분적인 다양한 변화들이 다음의 청구항으로 표현된 본 발명의 범위로부터 벗어나지 않고 가능하다는 것이 당업자들에게 이해된다.
청구항에 언급된 도면 부호들의 이용은 청구항의 이해를 용이하게 하기 위해 청구된 주제의 하나 이상의 가능한 실시예를 식별하도록 의도된다. 이러한 이용은 대응하는 도면들에 도시된 예로 청구항의 범위를 한정하는 것으로 해석되지 않는다.
본원에 언급된 예시적인 방법들의 단계들이 기술된 순서로 수행될 필요는 없고, 이러한 방법들의 이러한 단계들의 순서는 단순히 예시일 뿐이라는 것이 이해되어야 한다. 마찬가지로, 부가적인 단계들이 방법들에 포함될 수 있고, 본 발명의 다양한 실시예들과 일관된 방법으로, 어떤 단계들은 생략되거나 조합될 수 있다.
이하의 방법 청구항들에서 구성요소들이 대응하는 라벨링으로 특정 시퀀스로 언급되었지만, 일부 또는 모든 구성요소들을 구현하는 특정 시퀀스를 다르게 포함하는 청구항이 아니면, 이들 소자들은 그 특정 시퀀스로 구현되도록 제한될 필요는 없다.

Claims (29)

  1. 수신된 신호를 이퀄라이징하기 위한 방법으로서:
    ⒜ 하나 이상의 이퀄라이징된 신호들의 제 1 세트를 생성하도록 상기 수신된 신호들의 적어도 하나의 파일럿 채널에 기초하여 하나 이상의 수신된 신호들의 제 1 세트를 이퀄라이징하는 단계;
    ⒝ 상기 수신된 신호들의 하나 이상의 비-파일럿 채널들의 제 1 세트에 대응하는 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트를 생성하도록 상기 하나 이상의 이퀄라이징된 신호들의 제 1 세트를 프로세싱하는 단계;
    ⒞ 상기 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트로부터 하나 이상의 참조 신호들을 생성하는 단계; 및
    ⒟ 하나 이상의 이퀄라이징된 신호들의 제 2 세트를 생성하도록 ⑴ 상기 적어도 하나의 파일럿 채널 및 ⑵ 상기 하나 이상의 참조 신호들 둘 다에 기초하여 하나 이상의 수신된 신호들의 제 2 세트를 이퀄라이징하는 단계를 포함하는, 이퀄라이징 방법.
  2. 제 1 항에 있어서,
    상기 수신된 신호들의 하나 이상의 비-파일럿 채널들의 제 2 세트에 대응하는 하나 이상의 디코딩된 데이터 스트림들의 제 2 세트를 생성하도록 상기 하나 이상의 이퀄라이징된 신호들의 제 2 세트를 프로세싱하는 단계를 더 포함하는, 이퀄라이징 방법.
  3. 제 1 항에 있어서,
    상기 하나 이상의 수신된 신호들의 제 2 세트는 상기 하나 이상의 수신된 신호들의 제 1 세트의 시간-지연된 버전인, 이퀄라이징 방법.
  4. 제 3 항에 있어서,
    ⒝, ⒞, 및 ⒟ 단계들은 상기 하나 이상의 수신된 신호들의 제 1 세트에 대해 1회 이상 반복되고, 각 반복에 대해, 단계 ⒝에서 프로세싱된 상기 이퀄라이징된 신호들은 단계 ⒟의 실행 전에 생성된 이퀄라이징된 신호인, 이퀄라이징 방법.
  5. 제 4 항에 있어서,
    상기 하나 이상의 수신된 신호들의 제 1 세트에 대해, 단일 참조 발생기를 이용하여 하나 이상의 참조 신호들의 둘 이상의 세트들이 반복적으로 생성되는, 이퀄라이징 방법.
  6. 제 4 항에 있어서,
    상기 하나 이상의 수신된 신호들의 제 1 세트에 대해, 둘 이상의 참조 발생기들을 이용하여 파이프라인 방식으로 하나 이상의 참조 신호들의 둘 이상의 세트들이 생성되는, 이퀄라이징 방법.
  7. 제 1 항에 있어서,
    단계 ⒟는 필터 계수들의 제 2 세트에 기초하여 상기 하나 이상의 수신된 신호들의 제 2 세트를 필터링하는 단계를 포함하고, 상기 필터 계수들의 제 2 세트는:
    ⑴ 상기 하나 이상의 이퀄라이징된 신호들의 제 2 세트를 (ⅰ) 상기 적어도 하나의 파일럿 채널 및 (ⅱ) 상기 하나 이상의 참조 신호들과 비교함으로써 에러 신호를 계산하는 단계; 및
    ⑵ 상기 에러 신호에 기초하여 상기 필터 계수들의 제 2 세트를 업데이트하는 단계에 의해 생성되는, 이퀄라이징 방법.
  8. 제 7 항에 있어서,
    상기 필터 계수들의 제 2 세트를 업데이트하는 단계는 상기 하나 이상의 참조 신호들을 생성하는데 이용된 상기 하나 이상의 비-파일럿 채널들의 전력 및 수의 함수로서 생성된 스텝-사이즈 값에 또한 기초하는, 이퀄라이징 방법.
  9. 제 7 항에 있어서,
    단계 ⒜는 상기 필터 계수들의 제 2 세트를 이용하여 상기 하나 이상의 수신된 신호들의 제 1 세트를 필터링하는 단계를 포함하는, 이퀄라이징 방법.
  10. 제 1 항에 있어서, 단계 ⒞는:
    ⑴ 상기 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트에 대한 경판정들(hard decisions)의 제 1 세트를 생성하는 단계; 및
    ⑵ 상기 하나 이상의 참조 신호들로서 이용하기 위해 상기 경판정들의 제 1 세트를 재코딩(recoding)하는 단계를 포함하는, 이퀄라이징 방법.
  11. 제 1 항에 있어서, 단계 ⒞는:
    ⑴ 상기 하나 이상의 비-파일럿 채널들 각각과 연관된 전력 값이 전력-문턱값 조건을 만족하는지 결정하는 단계; 및
    ⑵ 참조 신호 생성에 이용하기 위해, 연관된 전력 값이 상기 전력 문턱값 조건을 만족하는 비-파일럿 채널에 대응하는 각각의 디코딩된 데이터 스트림을 인에이블하는 단계를 포함하는, 이퀄라이징 방법.
  12. 제 11 항에 있어서,
    각각의 전력 값은 상기 연관된 비-파일럿 채널의 전력 및 상기 적어도 하나의 파일럿 채널의 전력에 기초한 전력 비인, 이퀄라이징 방법.
  13. 수신된 신호를 이퀄라이징하는 장치에 있어서:
    ⑴ 하나 이상의 수신된 신호들의 제 1 세트로부터 하나 이상의 참조 신호들을 생성하도록 구성된 제 1 참조 발생기(예, 218)로서,
    ⒜ 하나 이상의 이퀄라이징된 신호들의 제 1 세트를 생성하도록 상기 수신된 신호들의 적어도 하나의 파일럿 채널에 기초하여 상기 하나 이상의 수신된 신호들의 제 1 세트를 이퀄라이징하도록 구성된 제 1 이퀄라이저(예, 220)와,
    ⒝ 상기 수신된 신호들의 하나 이상의 비-파일럿 채널들의 제 1 세트에 대응하는 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트를 생성하기 위해 상기 하나 이상의 이퀄라이징된 신호들의 제 1 세트를 프로세스하도록 구성된 제 1 디코더(예, 222)와,
    ⒞ 상기 하나 이상의 디코딩된 데이터 스트림들의 제 1 세트로부터 하나 이상의 참조 신호들을 생성하도록 구성된 심볼 판정 블록(예, 224) 및 칩-시퀀스 재발생기(예, 226)를 포함하는, 상기 제 1 참조 발생기(예, 218); 및
    ⑵ 하나 이상의 이퀄라이징된 신호들의 제 2 세트를 생성하도록 (ⅰ) 상기 적어도 하나의 파일럿 채널 및 (ⅱ) 상기 하나 이상의 참조 신호들 둘 다에 기초하여 하나 이상의 수신된 신호들의 제 2 세트를 이퀄라이징하도록 구성된 제 2 이퀄라이저(예, 204)를 포함하는, 이퀄라이징 장치.
  14. 제 13 항에 있어서,
    상기 하나 이상의 수신된 신호들의 제 2 세트를 생성하기 위해 상기 하나 이상의 수신된 신호들의 제 1 세트를 지연하도록 구성된 지연 버퍼(예, 216)를 더 포함하는, 이퀄라이징 장치.
  15. 제 13 항에 있어서,
    상기 제 2 이퀄라이저는 필터 계수들의 제 2 세트에 기초하여 상기 하나 이상의 수신된 신호들의 제 2 세트를 필터링하도록 구성된 필터(예, 210)를 포함하고, 상기 필터 계수들의 제 2 세트는:
    ⑴ 상기 하나 이상의 이퀄라이징된 신호들의 제 2 세트를 (ⅰ) 상기 적어도 하나의 파일럿 채널 및 (ⅱ) 상기 하나 이상의 참조 신호들과 비교함으로써 에러 신호를 계산하는 단계; 및
    ⑵ 상기 에러 신호를 이용하여 상기 필터 계수들의 제 2 세트를 업데이트하는 단계에 의해 생성되는, 이퀄라이징 장치.
  16. 제 13 항에 있어서,
    상기 제 1 참조 신호 발생기는:
    ⑴ 상기 하나 이상의 디코딩된 데이터 스트림들에 대한 경판정들의 제 1 세트를 생성하도록 구성된 심볼 판정 프로세싱(예, 224); 및
    ⑵ 상기 하나 이상의 참조 신호들로서 이용하기 위해 상기 경판정들의 제 1 세트를 재코딩하도록 구성된 칩-시퀀스 재발생 프로세싱(예, 226)을 포함하는, 이퀄라이징 장치.
  17. 제 13 항에 있어서,
    상기 제 1 참조 신호 발생기는:
    ⑴ 상기 하나 이상의 비-파일럿 채널들 각각과 연관된 전력 값이 전력 문턱값 조건을 만족하는지 결정하고;
    ⑵ 참조 신호를 생성하는데 이용하기 위해, 연관된 전력 값이 상기 전력-문턱값 조건을 만족하는 비-파일럿 채널에 대응하는 각각의 디코딩된 데이터 스트림을 인에이블하도록 구성되는, 이퀄라이징 장치.
  18. 제 13 항에 있어서,
    상기 장치는:
    상기 제 1 이퀄라이저가 상기 제 2 이퀄라이저에 의해 이용하기 위해 상기 하나 이상의 참조 신호들의 생성을 위해 구성되는 제 1 구성; 및
    상기 제 1 및 제 2 이퀄라이저들이 전송-다이버스 신호들(transmit-diverse signals)을 프로세싱하기 위해 독립적으로 기능하도록 구성되는 제 2 구성을 지원하는, 이퀄라이징 장치.
  19. 이퀄라이징된 신호를 생성하기 위해 필터 계수들의 세트에 기초하여 수신된 신호를 필터링함으로써 수신기에서 상기 수신된 신호를 이퀄라이징하는 방법에 있어서, 상기 필터 계수들의 세트는:
    ⑴ 상기 이퀄라이징된 신호를 상기 수신기에 의해 선험적으로(a priori) 알려진 비트 패턴을 갖는 적어도 제 1 채널을 포함하는 하나 이상의 참조 채널들과 비교함으로써 에러 신호를 계산하는 단계로서, 상기 제 1 채널은 파일럿 채널 이외의 목적을 위해 상기 수신기에 의해 이용되는, 상기 에러 신호 계산 단계; 및
    ⑵ 상기 에러 신호에 기초하여 필터 계수들의 세트를 업데이트하는 단계에 의해 생성되는, 이퀄라이징 방법.
  20. 제 19 항에 있어서,
    상기 제 1 채널은 동기 채널인, 이퀄라이징 방법.
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