KR20080047085A - 액정표시장치용 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 기판 상에 제 1 두께를 갖는 제 1 영역과, 상기 제 1 두께보다 두꺼운 제 2 두께를 가지며 상기 제 1 영역의 좌우에 서로 이격하며 형성된 제 2 영역으로 구성됨으로써 그 단면구조가 "U"자 형태를 가지며 형성된 액티브층과; 상기 액티브층의 제 1 영역에 상에 형성된 오믹콘택층과; 상기 오믹콘택층 상에 각각 형성된 소스 및 드레인 전극과; 상기 소스 및 드레인 전극과 상기 제 1 영역 위로 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로, 상기 소스 및 드레인 전극의 서로 마주하는 끝단부와 상기 제 1 영역 및 상기 제 2 영역의 측면에 대응하도록 그 단면구조가 "U"자 형태로 형성된 게이트 전극을 포함하는 액정표시장치용 어레이 기판 및 그 제조 방법을 제공한다.
어레이 기판, 채널구조, 박막트랜지스터, 소비전력
Description
도 1은 일반적인 액정표시장치의 분해사시도.
도 2는 종래의 액정표시장치의 어레이 기판 내의 하나의 화소영역에 있어 박막트랜지스터를 포함하여 절단한 부분에 대한 단면도.
도 3은 도 2에 있어 박막트랜지스터가 형성된 부분을 확대 도시한 단도면.
도 4는 본 발명 따른 액정표시장치용 어레이 기판에 있어 박막트랜지스터가 형성되는 스위칭 영역을 포함하는 하나의 화소영역 일부에 대한 평면도.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 본 발명 따른 액정표시장치용 어레이 기판의 게이트 패드부에 대한 단면도.
도 7은 본 발명 따른 액정표시장치용 어레이 기판의 데이터 패드부에 대한 단면도.
도 8은 도 5에 있어 박막트랜지스터가 형성된 부분을 확대 도시한 단면도.
도 9a 내지 도 9e는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 10a 내지 도 10e는 본 발명에 따른 액정표시장치용 어레이 기판에 있어 게이트 패드부에 대한 제조 단계별 공정 단면도.
도 11a 내지 도 11e는 본 발명에 따른 액정표시장치용 어레이 기판에 있어 게이트 패드부에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 105a, 105b : 제 1, 2 액티브층
109 : 오믹콘택층 110 : 반도체층
120 : 소스 전극 122 : 드레인 전극
128 : 게이트 절연막 133 : 게이트 전극
140 : 보호층 143 : 드레인 콘택홀
ch : 채널 chA : 채널영역
t1 : 제 1 두께 t2 : 제 2 두께
Tr : 박막트랜지스터 TrA :스위칭 영역
본 발명은 액정표시장치에 관한 것이며, 특히 액정표시장치용 어레이 기판의 각 화소영역에 형성되는 박막트랜지스터의 구조 및 그 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
이러한 액정표시장치 중에서도 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 액정표시장치의 구조에 대해 설명하면, 도시한 바와 같이, 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한, 상기 어레이 기판과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 적, 녹 ,청색 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.
그리고, 도면상에 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제(sealant) 등으로 봉함(封函)된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 구비되어 있다.
또한, 어레이 기판의 외측면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.
이러한 구조를 갖는 액정표시장치에 있어서 가장 중요한 구성요소로써 각 화소영역별로 형성되며 게이트 및 데이터 배선과 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
이러한 스위칭 소자로서의 역할을 하는 박막트랜지스터의 단면 구조에 대해 도 2를 참조하여 설명한다.
도 2는 전술한 종래의 액정표시장치의 어레이 기판 내의 박막트랜지스터가 형성된 부분을 절단한 단면도이다.
투명한 절연기판(59) 상에 게이트 전극(60)이 형성되어 있으며, 상기 게이트 전극(60) 상부로 전면에 게이트 절연막(68)이 형성되어 있다. 또한 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순수 비정질 실리콘으로 이루어진 액티브 층(70a)과, 그 위로 서로 이격하는 형태로써 불순물을 포함하는 비정질 실리콘으로 이루어진 오믹콘택층(70b)으로 구성된 반도체층(70)이 형성되어 있다.
또한, 상기 서로 이격하며 그 하부의 액티브층(70a)을 노출시키며 형성된 오믹콘택층(70b) 위로는 각각 상기 오믹콘택층(70b)과 접촉하며 서로 이격하여 상기 게이트 전극(60)에 대응하는 액티브층(70a)을 노출시키며 소스 전극(76) 및 드레인 전극(78)이 형성되어 있다.
기판(59) 위로 이렇게 순차 적층된 상기 게이트 전극(60)과 게이트 절연막(68)과 반도체층(70)과 서로 이격하는 소스 및 드레인 전극(76, 78)을 구성요소로 하여 박막트랜지스터(Tr)를 이루고 있다.
이러한 구조를 갖는 박막트랜지스터(Tr) 위로는 전면에 상기 드레인 전극(78) 일부를 노출시키는 드레인 콘택홀(80)을 갖는 보호층(86)이 형성되어 있으며, 상기 보호층(86) 상부에는 각 화소영역(P) 별로 상기 드레인 콘택홀(80)을 통해 상기 드레인 전극(78)과 접촉하는 화소전극(88)이 형성되고 있으며, 상기 게이트 전극(60)이 형성된 동일한 층에 상기 게이트 전극(60)과 연결되는 게이트 배선(미도시)과, 상기 소스 및 드레인 전극(76, 78)이 형성된 동일한 층에 상기 소스 전극(76)과 연결되는 데이터 배선(미도시)이 더욱 형성됨으로써 어레이 기판(59)을 이루고 있다.
한편, 이러한 단면 구조를 갖는 어레이 기판(59)에 있어서, 특히 박막트랜지스터(Tr)로써 동작하게 되는 원리를 도 2에서 박막트랜지스터가 형성된 부분만을 확대한 도 3을 참고하여 알아보면, 게이트 전극(60)에 문턱전압보다 큰 게이트 전 압이 인가되면 상기 게이트 전압의 영향으로 상기 액티브층(70a) 중 게이트 전극에 가까운 상기 게이트 절연막(68)과 인접하는 부분에 캐리어 등의 이동로가 되는 채널(ch)이 형성되며, 상기 데이터 배선(미도시)을 통해 인가된 신호전압의 크기에 비례하는 캐리어가 상기 소스 전극(76)과 이와 접촉하는 오믹콘택층(70b) 및 그 하부의 액티브층(70a)과 상기 액티브층(70a) 내에 형성된 상기 채널(ch)을 통해 이동한 후, 다시 드레인 전극(78) 하부에 위치하는 액티브층(70a) 및 오믹콘택층(70b)을 통과하여 최종적으로 상기 드레인 전극(78)을 거쳐 화소전극(88)으로 인가되게 된다.
이때 캐리어의 이동 경로를 살펴보면 상기 채널(ch)은 게이트 전극(60) 상부의 액티브층(70a) 내부에 "-"형태로 형성되고 있기에 상기 소스 전극(76)으로부터 상기 액티브층(70a) 내부의 채널(ch)까지의 A영역과, 상기 드레인 전극(78)으로부터 상기 액티브층(70a) 내부의 채널(ch)까지의 B영역은 즉, 채널(ch)의 양끝단 상부에서 상기 소스 및 드레인 전극(76, 788)까지의 영역은 인버전(inversion)되지 않는 바, 캐리어로서는 상기 A, B영역을 큰 저항체로 느끼게 된다. 이러한 큰 저항으로 작용하는 구간(A, B)을 캐리어 등이 통과하도록 하기 위해서는 상당히 큰 전압을 필요로 하며, 따라서 이러한 구조를 갖는 박막트랜지스터(Tr)를 구성요소로 사용하는 어레이 기판은 소비전력을 많이 소모하게 된다.
상기 문제점을 해결하기 위해서, 본 발명에서는 소스 전극부터 드레인 전극 까지 채널이 형성되는 것을 특징으로 하는 구조를 갖는 박막트랜지스터를 제공함으로써 박막트랜지스터의 특성을 향상시키는 동시에 박막트랜지스터 구동전압을 낮추어 최종적인 소비전력을 저감시키는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판은 기판 상에 제 1 두께를 갖는 제 1 영역과, 상기 제 1 두께보다 두꺼운 제 2 두께를 가지며 상기 제 1 영역의 좌우에 서로 이격하며 형성된 제 2 영역으로 구성됨으로써 그 단면구조가 "U"자 형태를 가지며 형성된 액티브층과; 상기 액티브층의 제 1 영역에 상에 형성된 오믹콘택층과; 상기 오믹콘택층 상에 각각 형성된 소스 및 드레인 전극과; 상기 소스 및 드레인 전극과 상기 제 1 영역 위로 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로, 상기 소스 및 드레인 전극의 서로 마주하는 끝단부와 상기 제 1 영역 및 상기 제 2 영역의 측면에 대응하도록 그 단면구조가 "U"자 형태로 형성된 게이트 전극을 포함한다.
이때, 상기 소스 및 드레인 전극이 형성된 층에 동일한 물질로 상기 소스 전극과 연결되며 형성된 데이트 배선과; 상기 게이트 전극이 형성된 층에 동일한 물질로 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선과; 상기 화소영역에 상기 드레인 전극과 접촉하며 형성된 화소전극을 더욱 포함하며, 상기 게이트 배선과 게이트 전극 상부에는 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 더욱 포함한다. 또한, 이때, 상기 화소전극은 상기 보호층 상부에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며, 그 일끝단이 상기 게이트 배선과 중첩하도록 형성됨으로써 이들 중첩된 화소전극과 게이트 배선 및 상기 보호층이 스토리지 커패시터를 형성하는 것이 특징이며, 상기 데이터 배선 및 게이트 배선의 끝단에는 이들 두 배선과 각각 연결되는 데이터 패드전극 및 게이트 패드 전극을 더욱 포함하며, 상기 데이터 패드전극 및 게이트 패드 전극 상부에는 이들과 각각 접촉하며 상기 화소전극과 동일한 물질로 동일한 층에 각각 형성된 데이터 보조 패드전극과 게이트 보조 패드전극을 더욱 포함한다.
또한, 상기 제 2 두께는 3000Å 내지 7000Å인 것이 특징이며, 상기 제 1 두께는 상기 제 2 두께의 1/3 내지 1/2 인 것이 특징이다.
또한, 상기 "U"자 형태의 게이트 전극에 의해 상기 액티브층 내에 상기 기판에 수직한 단면 구조상으로"U"자 형태의 채널이 형성되는 것이 특징이다.
또한, 상기 게이트 전극은 구리(Cu)로 이루어진 것이 특징이며, 상기 액티브층의 제 1 영역의 측면을 소스 및 드레인 전극과 그 하부의 오믹콘택층은 라운딩 처리된 것이 특징이다.
본 발명에 따른 액정표시장치용 어레이 기판의 제조방법은, 기판 상에 제 1 두께를 갖는 순수 비정질 실리콘층과 그 상부로 불순물 비정질 실리콘층과 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층을 패터닝하여 데이터 배선과, 상기 데이터 배선과 연결된 상태의 소스 드레인 패턴을 형성하는 단계와; 상기 데이터 배선과 소스 드레인 패턴 외부로 노출된 불순물 비정질 실리콘층 및 그 하부의 순수 비정질 실리콘층을 제거하는 단계와; 상기 소스 드레인 패턴 중앙부를 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 서로 이격하는 소스 및 드레인 전극 사이로 노출된 불순물 비정질 실리콘층을 제거함으로써 서로 이격하는 오믹콘택층을 형성하는 단계와; 상기 오믹콘택층 사이로 노출된 순수 비정질 실리콘층을 식각함으로써 상기 제 1 두께를 갖는 제 1 영역과, 상기 소스 및 드레인 전극의 이격 영역에 대해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 영역으로 구성된 액티브층을 형성하는 단계와; 상기 소스 및 드레인 전극과 이들 두 전극 사이로 노출된 액티브층 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 액티브층의 제 2 영역에 대응하여 상기 기판에 수직하게 "U"자 형태를 갖는 게이트 전극과, 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선을 형성하는 단계를 포함한다.
이때, 상기 게이트 전극 및 게이트 배선을 형성한 이후에는 상기 기판 전면에 상기 드레인 전극을 일부 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 더욱 포함하며, 상기 게이트 배선 및 데이터 배선을 형성하는 단계는 각각, 상기 게이트 배선 끝단에 게이트 패드전극과, 상기 데이터 배선 끝단에 데이터 패드전극을 형성하는 단계를 더욱 포함한다. 또한 이때, 상기 보호층을 형성하는 단계는, 상기 게이트 및 데이터 패드전극을 각각 노출시키는 게이트 및 데이터 패드 콘택홀을 형성하는 단계를 더욱 포함하며, 상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게 이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 더욱 포함한다.
또한, 상기 액티브층의 제 2 영역에 대응하여 수직적으로 "U"자 형태를 가지며 형성된 상기 게이트 전극은 상기 기판면에 대해 수직한 부분이 두께차이로 인해 상기 제 2 영역과 단차를 가지며 형성된 제 1 영역의 측면부와 중첩하도록 형성하는 것이 특징이다.
또한, 상기 제 1, 2 두께를 갖는 액티브층을 형성하는 단계 이후에는, 상기 액티브층의 제 1 영역에 대해 단차진 측면부를 이루는 상기 소스 및 드레인 전극과 그 하부의 오믹콘택층과 제 2 영역의 액티브층 끝단을 완만한 각도를 가진 테이퍼 구조의 단차를 갖도록 과수 처리를 실시하는 단계를 더욱 포함한다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4는 본 발명에 따른 액정표시장치용 어레이 기판의 박막트랜지스터를 포함하는 화소영역을 도시한 평면도이다.
도시한 바와 같이, 일방향으로 연장하며 다수의 데이터 배선(113)이 서로 이격하며 형성되어 있으며, 상기 다수의 데이터 배선(113)과 교차하며 다수의 게이트 배선(130)이 서로 이격하며 형성되어 있다. 이때 각 배선(113, 130)의 일끝단에는 각각 외부의 구동회로와 연결되는 게이트 및 데이터 패드전극(미도시)이 형성되어 있다.
한편, 상기 다수의 게이트 배선(130) 및 데이터 배선(113)으로 둘러싸여 다수의 화소영역(P)이 정의되고 있으며, 상기 각 화소영역(P) 내부에는 스위칭 영역)이라 정의되는 각 영역에 서로 이격하는 소스 및 드레인 전극(120, 122)과, 액티브층(미도시)과 오믹콘택층(미도시)으로 이루어진 반도체층(미도시)과, 게이트 절연막(미도시)과 게이트 전극(133)으로 이루어지는 박막트랜지스터(Tr)가 형성되고 있다.
또한, 각 화소영역(P)에는 상기 각 화소영역(P) 내에 형성된 박막트랜지스터(Tr)의 드레인 전극(122)과 접촉하며 화소전극(152)이 형성되고 있다.
이때 상기 반도체층(미도시)은 그 상부에 위치한 서로 이격하는 소스 및 드레인 전극(120, 122) 사이의 이격영역에 대해서는 순수 비정질 실리콘으로 이루어진 액티브층(미도시)만이 형성되어 있으며, 그 외의 상기 소스 및 드레인 전극(120, 122) 하부에 대해서는 상기 소스 및 드레인 전극(120, 122)과 접촉하며 오믹콘택층(미도시)이 그리고 그 하부에는 액티브층(미도시)이 형성되고 있다.
더욱이 본 발명에 따른 액정표시장치용 어레이 기판의 제조 공정 특성상 상기 반도체층(미도시)은 그 상부에 위치하는 소스 및 드레인 전극(120, 122)과 데이터 배선(113)을 이용하여 패터닝된 것인 바, 상기 스위칭 영역(TrA) 이외에 상기 데이터 배선(113) 하부에도 상기 데이터 배선(113)과 동일한 형태로써 상기 반도체층(미도시)과 동일한 물질로 이루어진 이중층 구조의 반도체 패턴(미도시)이 형성되어 있다.
한편 상기 화소전극(152)은 상기 박막트랜지스터(Tr)의 드레인 전극(122)과 연결된 그 일끝단 이외의 타끝단이 전단의 게이트 배선(130)과 중첩하도록 형성됨으로써 상기 서로 중첩 형성된 게이트 배선(130)과 화소전극(152) 부분이 스토리지 커패시터(StgC)를 형성하고 있다.
이후에는 단면구조를 통해 본 발명의 특징적인 부분에 대해 더욱 상세히 설명한다.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6은 본 발명에 따른 액정표시장치용 어레이 기판상의 게이트 패드전극이 형성된 게이트 패드부 일부에 대한 단면도이며, 도 7은 본 발명에 따른 액정표시장치용 어레이 기판상의 데이터 패드전극이 형성된 데이터 패드부 일부에 대한 단면도이다.
도시한 바와 같이, 투명한 절연기판(101) 상에 스위칭 영역(TrA)에 있어서 순수 비정질 실리콘으로 이루어진 액티브층(105)과 불순물 비정질 실리콘으로 이루어진 오믹콘택층(109)의 이중층 구조를 갖는 반도체층(110)이 형성되어 있다. 이때 상기 오믹콘택층(109)은 상기 액티브층(105) 상부에서 서로 소정 간격 이격하며 형성되고 있으며, 이러한 서로 이격하는 오믹콘택층(109) 위로 각각 서로 이격하며 소스 및 드레인 전극(120, 122)이 형성되어 있다.
한편 기판(101)상에는 상기 소스 전극(120)과 연결되며 일방향으로 연장하며 데이터 배선(미도시) 또한 형성되어 있으며, 본 발명의 제조 특성상 상기 데이터 배선(미도시) 하부에는 상기 반도체층(110)을 이루는 동일한 물질로써 이중층 구조의 반도체 패턴(미도시)이 더욱 형성되어 있으며, 상기 데이터 배선(미도시)의 일끝단의 데이터 패드부(DPA)에 있어서도 상기 이중층 구조의 반도체 패턴(112)이 형 성되어 있으며 그 상부로 상기 데이터 배선(미도시)과 연결되며 데이트 패드전극(117)이 형성되어 있다.
이때, 상기 스위칭 영역(TrA)에 형성된 반도체층(110)을 살펴보면, 상기 소스 및 드레인 전극(120, 122) 하부에 형성된 액티브층(이하 제 1 액티브층(105a)이라 함)의 두께(이하 제 1 두께(t1)라 칭함)는 3000Å 내지 7000Å이 되어 비교적 두껍게 형성되고 있으며, 상기 소스 및 드레인 전극(120, 122) 사이로 노출된 부분의 액티브층(이하 제 2 액티브층(105b)라 칭함)은 식각됨으로써 그 두께(이하 제 2 두께(t2)라 칭함)가 상기 소스 및 드레인 전극(120, 122) 하부에 위치한 제 1 액티브층(105a)의 제 1 두께(t1)대비 1/3 내지 1/2 정도 즉 1000Å 내지 3500Å 정도로써 형성되고 있는 것이 특징이다. 이때 설명의 편의를 위해 상기 제 2 액티브층(105b)이 형성된 영역을 채널영역(chA)이라 정의한다.
또한, 상기 채널영역(chA) 양 측면의 소스 및 드레인 전극(120, 122)과 이들 두 전극(120, 122) 하부의 오믹콘택층(109)의 서로 마주하는 끝단부는 상기 노출된 제 1 액티브층(105b)의 표면에 대해 수직한 형태를 갖지 않고, 그 상부에 형성되는 게이트 절연막(128) 등이 끊김없이 증착되도록 하며, 전계 집중을 약화시키도록 과수처리 등의 공정을 진행하여 라운딩 처리됨으로써 그 측면이 테이퍼 구조를 이루며 형성되고 있는 것이 또 다른 특징이 되고 있다.
따라서 상기 소스 및 드레인 전극(120, 122)에 의해 노출되는 제 1 액티브층(105b)을 갖는 채널영역(chA)은 마치 홈을 형성한 형태가 되며, 상기 홈은 상기 제 2 액티브층(105b)의 표면을 기준으로 그 하부로 갈수록 좁아지는 형태를 갖는 것이 특징이다.
다음, 상기 소스 및 드레인 전극(120, 122)과 데이터 배선(미도시)과 상기 노출된 제 1 액티브층(105b) 위로는 전면에 게이트 절연막(128)이 형성되어 있다. 이때 상기 게이트 절연막(128)은 비교적 깊은 홈을 갖는 채널영역(chA)에 대해서도 상기 소스 및 드레인 전극(120, 122)과 그 하부의 오믹콘택층(109) 및 제 1 액티브층(105a)의 측면이 완만한 경사를 가지며 테이퍼 구조를 가지며 형성되고 있는 바 ,상기 채널영역(chA)의 측면부 즉 상기 소스 및 드레인 전극(120, 122)과 그 하부의 오믹콘택층(109) 및 제 1 액티브층(105a) 측면에 있어서도 끊김없이 형성되고 있음을 알 수 있다.
다음, 상기 전면에 형성된 게이트 절연막(128) 위로는 상기 데이터 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하며 게이트 배선(130)이 형성되어 있으며, 상기 게이트 배선(130)에서 분기하여 상기 서로 이격하는 소스 및 드레인 전극(120, 122)의 양끝단 일부와 중첩하며 이들 두 전극(120, 122) 사이의 이격영역인 상기 채널영역(chA)에 대응하여 게이트 전극(133)이 형성되어 있다. 이때 상기 게이트 전극(133)의 단면 구조를 살펴보면 마치 채널영역(chA)에 대응해서는 "U"자 형태를 가지며 형성됨을 알 수 있으며, 이는 본 발명의 가장 특징적인 부분이 되고 있다.
상기 스위칭 영역(TrA)의 박막트랜지스터(Tr)만을 확대 도시한 도 8을 참조하여 본 발명의 가장 특징적인 부분인 박막트랜지스터(Tr)의 단면 구조 및 채널 구조에 대해 설명한다.
본 발명에 따른 액정표시장치용 어레이 기판(101) 상에 구성된 박막트랜지스터(Tr)는 최하층에 각각 제 1 두께(t1) 및 상기 제 1 두께(t1)의 1/3 내지 1/2인 제 2 두께(t2)를 가지며 형성된 제 1, 2 액티브층(105a, 105b)과, 상기 제 1 두께(t1)를 갖는 제 1 액티브층(105a) 상부에 서로 이격하며 오믹콘택층(109)이 형성되어 있으며, 상기 오믹콘택층(109) 위로 서로 이격하며 소스 및 드레인 전극(120, 122)이 구성되고 있으며, 상기 소스 및 드레인 전극(120, 122)과 이들 두 전극(120, 122) 사이로 노출된 제 2 두께(t2)의 제 2 액티브층(105b) 상부로 전면에 게이트 절연막(128)과, 상기 게이트 절연막(128) 위로 상기 소스 및 드레인 전극(120, 122) 사이의 홈 형태의 채널영역(chA) 대응하여 그 이격된 영역에 대응하여 "U"자 형태를 갖는 게이트 전극(133)으로 이루어지고 있다.
이러한 단면 구조적 특징에 의해 상기 게이트 전극(133)에 게이트 전압이 인가되면 상기 "U"형태의 게이트 전극(133)의 주변을 따라 상기 액티브층(105) 내에 단면 구조적으로 "U"형태를 갖는 채널(ch)이 형성됨으로써 즉, 소스 전극(120)으로부터 드레인 전극(122)까지 모든 영역에 대해 캐리어의 이동통로가 되는 채널(ch)이 형성됨으로써 상기 캐리어가 느끼는 부하를 저감시키는 것이 본 발명의 가장 특징적인 것이 되고 있다.
종래의 경우 그 단면 구조 특성상 채널이 기판(101) 면에 평행하게 "-"형태가 됨으로써, 소스 및 드레인 전극으로부터 상기 액티브층 내의 채널이 형성된 영역까지에 인버전 되지 않는 수직 영역이 존재하고, 캐리어가 이를 통과할 경우 큰 저항으로 인식하게 되는 바, 이러한 구동이 가능하도록 하기 위해서 비교적 큰 전 압을 인가해야 하였다.
하지만, 본 발명의 경우 채널(ch)이 그 수직 단면 구조에 있어서 "U"형태로 형성되는 구조가 되는 바, 상기 소스 전극(120)과 드레인 전극(122) 간에는 액티브층(105) 전 영역에 걸쳐 채널(ch)이 형성되므로 액티브층(105) 자체가 큰 저항체로서 작용하는 구간이 없으므로 즉 채널이 수평부과 수직부를 가지며 형성되는 바 비교적 작은 전압을 인가해도 원활한 작동이 가능하므로 이러한 구동을 하는 박막트랜지스터(Tr)를 포함하는 액정표시장치용 어레이 기판(101)의 경우 전력소비가 저감됨을 알 수 있다.
다음, 이러한 구조를 갖는 박막트랜지스터(Tr)와 게이트 배선(130) 위로는 전면에 보호층(140)이 형성되어 있으며, 이때 상기 보호층(140)에 있어서는 상기 드레인 전극(122) 일부에 대해서는 상기 드레인 전극(122)을 노출시키는 드레인 콘택홀(143)을 가지며, 게이트 및 데이터 패드부(GPA,DPA)에 있어서도 각각 상기 게이트 패드전극(136) 및 데이터 패드전극(117)을 노출시키는 게이트 패드 콘택홀(146) 및 데이터 패드 콘택홀(148)을 가지고 있다.
다음, 이러한 다수의 콘택홀(143, 146, 148)을 갖는 보호층(140) 위로는 각 화소영역(P)별로 투명 도전성 물질로써 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(122)과 접촉하는 화소전극(152)이 형성되어 있으며, 게이트 및 데이터 패드부(GPA,DPA)에 있어서는 상기 게이트 및 데이터 패드 콘택홀(146, 148)을 통해 각각 상기 게이트 및 데이터 패드전극(136, 117)과 접촉하는 게이트 보조 패드전극(155) 및 데이터 보조 패드전극(158)이 형성되고 있다.
이후에는 이러한 구조를 갖는 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.
도 9a 내지 9g는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 10a 내지 10g는 본 발명에 따른 액정표시장치용 어레이 기판상의 게이트 패드전극이 형성된 게이트 패드부(GPA) 일부에 대한 제조 단계별 공정 단면도이며, 도 11a 내지 11g는 본 발명에 따른 액정표시장치용 어레이 기판상의 데이터 패드전극이 형성된 데이터 패드부(DPA) 일부에 대한 제조 단계별 공정 단면도이다.
우선, 도 9a, 10a 및 11a에 도시한 바와 같이, 투명한 절연기판(101) 상에 순수 비정질 실리콘과 불순물 비정질 실리콘을 순차적으로 각각 증착하여 순수 비정질 실리콘층(미도시)과 불순물 비정질 실리콘층(미도시)을 형성한다. 이때 상기 순수 비정질 실리콘은 그 증착시간을 적절히 조절함으로써 3000Å 내지 7000Å 정도의 제 1 두께(t1)를 갖는 순수 비정질 실리콘층(미도시)이 형성되도록 한다.
이후 상기 불순물 비정질 실리콘층(미도시) 위로 금속물질을 증착함으로써 제 1 금속층(미도시)을 형성한 후, 상기 제 1 금속층(미도시) 상부로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한다.
다음, 상기 포토레지스트층(미도시)에 대해 (회절 또는 하프톤)노광을 실시하고, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 데이터 배선(미도시)과 데이터 패드전극(미도시)과 소스 및 드레인 전극(미도시)이 형성되어야 할 영역에 대응해서는 제 3 두께(t3)를 갖는 제 1 포토레지스트 패턴(181a)을 형성하고, 상기 소스 및 드레인 전극(미도시) 사이로 이들 두 전극(미도시)이 이격하는 영역 즉 채널영역(chA)에 대응해서는 상기 제 3 두께(t3)보다 얇은 제 4 두께(t4)를 갖는 제 2 포토레지스트 패턴(181b)을 형성한다.
이후, 상기 제 1, 2 포토레지스트 패턴(181a, 181b) 외부로 노출된 상기 제 1 금속층(미도시)과 그 하부의 불순물 및 순수 비정질 실리콘층(미도시)을 연속하여 식각함으로써 일방향으로 연장하는 데이터 배선(미도시)과, 상기 데이터 배선(미도시)과 연결되는 소스 드레인 패턴(115)을 형성함과 동시에 상기 데이터 배선(미도시)의 일끝단의 데이터 패드부(DPA)에 있어서는 데이터 패드전극(117)을 형성한다.
또한 이러한 공정에 의해 상기 데이트 배선(미도시) 및 데이터 패드전극(117) 하부는 불순물 및 순수 비정질 실리콘으로 이루어진 이중층 구조의 반도체 패턴(112)이 형성되며, 상기 스위칭 영역(TrA)에 있어서는 상기 소스 드레인 패턴(115) 하부로 불순물 및 순수 비정질 실리콘의 반도체층(110)이 형성되게 된다.
다음, 도 9b, 10b 및 11b에 도시한 바와 같이, 상기 제 4 두께(도 9a의 t4)의 제 2 포토레지스트 패턴(도 9a의 181b)을 애싱(ashing)을 실시하여 제거함으로서 상기 소스 드레인 패턴(도 9a의 115) 일부를 노출시키고, 상기 노출된 소스 드레인 패턴(도 9a의 115)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(120, 122)을 형성한다.
이후, 상기 서로 이격하는 소스 및 드레인 전극(120, 122) 사이로 노출된 불순물 비정질 실리콘층(도 9a의 108)을 드라이 에칭을 실시하여 제거함으로써 그 하부의 순수 비정질 실리콘층(도 9a의 104)을 노출시킨다. 이때, 그 일부가 제거됨으로써 상기 소스 및 드레인 전극(120, 122) 하부에만 형성된 불순물 비정질 실리콘층은 오믹콘택층(109)을 이루게 된다.
다음, 상기 소스 및 드레인 전극(120, 122) 사이로 노출된 불순물 비정질 실리콘층(도 9a의 108)이 제거됨으로서 노출된 순수 비정질 실리콘층(도 9a의 104)에 대해서도 적정 시간동안 드라이 에칭을 실시함으로써 상기 소스 및 드레인 전극(120, 122) 하부에 형성된 제 1 두께(t1)의 순수 비정질 실리콘층(105b) 대비 제 1 두께(t1)의 1/3 내지 1/2 정도가 되는 제 2 두께(t2)를 갖도록 한다.
이때 상기 제 1, 2 두께(t1, t2)를 갖는 순수 비정질 실리콘층은 각각 제 1, 2 액티브층(105a, 105b)을 이루게 된다.
따라서 전술한 공정에 의해 최종적으로는 제 1, 2 두께(t1, t2)를 각각 갖는 제 1, 2 액티브층(105a, 105b)과, 상기 제 1 액티브층(105a) 상부의 오믹콘택층(109)으로 구성된 반도체층(110)과, 상기 서로 이격하는 오믹콘택층(109) 위로 소스 및 드레인 전극(120, 122)이 형성되며, 상기 기판(101)상에는 상기 소스 전극(120)과 연결되며 일방향으로 연장하는 데이터 배선(미도시)과, 데이터 패드부(DPA)에는 상기 데이터 배선(미도시) 끝단과 연결되며 데이터 패드전극(117)이 형성되며, 동시에 제조 공정 특성상 상기 데이터 배선(미도시)과 데이터 패드전극(117) 하부에 대해서도 이중층 구조의 반도체 패턴(미도시, 112)이 형성되게 된다.
이후, 다음, 도 9c, 10c 및 11c에 도시한 바와 같이, 상기 데이터 배선(미도 시)과 소스 및 드레인 전극(120, 122) 및 제 1, 2 두께(t1, t2)를 갖는 제 1, 2 액티브층(105a, 105b)이 형성된 기판(101)에 남아있는 제 1 포토레지스트 패턴(도 9b, 11b의 181a)을 스트립(strip) 또는 애싱(ashing)을 진행하여 완전히 제거한다.
이후, 과수처리를 더욱 실시함으로써 상기 채널영역(chA)에 있어서 특히 제 2 두께(t2)를 갖는 제 2 액티브층(105b)에 대해 단차를 형성하게 되는 소스 및 드레인 전극(120, 122)과 그 하부의 오믹콘택층(109) 및 제 1 두께(t1)를 갖는 제 1 액티브층(105b) 측면부를 각진 모서리를 갖는 상태에서 라운딩 지도록 하는 동시에 테이퍼 지도록 형성한다.
이는 추후 형성되는 게이트 절연막(128) 등이 끊김없이 형성되도록 함과 동시에 전압 인가 시 모서리부에 전계가 집중되는 현상으로 어느 정도 분산시키기 위함이다.
하지만, 이러한 효과를 야기하는 과수 처리는 본 발명에 있어서는 반드시 실시해야 할 필요는 없으며, 생략할 수도 있다. 왜냐하면 상기 채널영역(chA)에 대응하여 그 측면이 각진 형태로 형성되어도 채널(ch)이 수평부와 수직부를 갖도록 형성될 수 있기 때문이다.
다음, 도 9d, 10d 및 11d에 도시한 바와 같이, 상기 과수처리되어 라운딩 진 동시에 테이퍼 진 형태의 채널영역(chA) 측면을 갖는 기판(101) 위로 전면에 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착함으로써 게이트 절연막(128)을 형성한다. 이 경우 상기 게이트 절연막(128)은 스위칭 영역(TrA)에 있 어서는 상기 소스 및 드레인 전극(120, 122)과 노출된 제 2 두께(t2)를 갖는 제 2 액티브층(105b)을 포함하여 홈 형태로 형성된 부분의 내측면에 잘 증착됨으로써 단면 구조상 상기 채널영역(chA)에 대응해서는 "U"자 형태를 가지며 형성되는 것이 특징이다.
이후 상기 게이트 절연막(128) 위로 제 2 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 구리(Cu), 구리합금 중 하나 더욱 바람직하게는 저저항 특성을 가지며 특히 홈과 같은 형태의 내측면에도 끊김없이 증착 시 잘 형성되는 특성을 갖는 구리(Cu)를 증착하고 이를 패터닝함으로써 상기 데이터 배선(미도시)과 교차하여 화소영역(P)을 정의하는 게이트 배선(130)을 형성하고, 동시에 스위칭 영역(TrA)에 있어서는 상기 게이트 배선(130)과 연결되며 상기 홈 형태의 채널영역(chA)에 대응하여 그 단면 구조가 "U"자 형태를 갖는 게이트 전극(133)을 형성한다. 또한 게이트 패드부(GPA)에 있어서 상기 게이트 배선(130)의 일끝단에 게이트 패드전극(136)을 형성한다.
이때, 본 발명에 있어서는 채널영역(chA)에 대응하여 상기 게이트 전극(133)을 단면 구조적으로 "U"자 형태로 형성함으로써 상기 액티브층(105) 내에 비교적 깊은 홈이 형성됨으로써 상기 제 1 두께(t1)를 갖는 제 1 액티브층(105a)의 측면과 대응하여서도 상기 게이트 전극(133)이 일부가 대응되는 구조를 갖도록 한 것이 가장 특징적인 것이 되고 있다. 즉 채널이 수평부와 수직부를 갖도록 형성되는 것이 특징이다. 이 경우 상기 게이트 전극(133)은 상기 소스 및 드레인 전극(120, 122)과 중첩하는 부분은 최소화하는 것이 바람직하다. 이는 게이트 전극(133)과 소스 및 드레인 전극(120, 122)간의 기생용량을 최소화하기 위함이다.
이러한 구조적 특징에 의해 게이트 전극(133)에 전압이 인가되면 상기 액티브층(105) 내에 기판(101)면에 대해 수직적으로 "U"자 형태의 채널(ch)이 형성됨으로써 액티브층(105) 자체가 큰 저항체로서 작용하게 되는 것을 방지하게 된다.
다음, 도 9e, 10e 및 11e에 도시한 바와 같이, 전술한 바와 같은 형태를 갖는 게이트 전극(133)과 게이트 배선(130) 및 게이트 패드전극(136) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴을 도포하여 보호층(140)을 형성한다.
이후 상기 보호층(140) 및 그 하부의 게이트 절연막(128)을 함께 패터닝함으로써 스위칭 영역(TrA)에 있어서는 상기 드레인 전극(122) 일부를 노출시키는 드레인 콘택홀(143)을 형성하고, 동시에 데이터 패드부(DPA)에 있어서는 상기 보호층(140) 뿐만 아니라 그 하부의 게이트 절연막(128)까지 함께 식각함으로써 상기 데이터 패드전극(117)을 노출시키는 데이터 패드 콘택홀(148)을 형성한다, 또한 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(136)을 노출시키는 게이트 패드 콘택홀(146)을 형성한다.
이후 전술한 바와같은 다수의 콘택홀(143, 146, 148)을 갖는 보호층(140) 위로 투명 도전성 물질 예를들어 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 전면에 증착하여 투명 도전성 물질층을 형성하고, 이를 패터닝함으로써 각 화소영역(P) 에 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(122)과 접촉하는 화소전극(152)을 형성한다. 이때 상기 화소전극(152)은 그 끝단 일부가 이와 연결된 박막트랜지스터(Tr)의 게이트 전극(133)과 연결된 게이트 배선(130) 이외의 전단의 게이트 배선(130)과 중첩하도록 형성함으로써 이들 게이트 배선(130)과 화소전극(152)이 각각 제 1, 2 스토리지 전극을 이루며 이들 제 1, 2 스토리지 전극 사이에 위치하는 보호층(140)이 유전체층으로 하여 스토리지 커패시터(StgC)를 이루도록 형성한다.
또한, 상기 화소전극(152)을 형성함과 동시에 게이트 및 데이터 패드부(GPA,DPA)에 있어서는 각각 게이트 및 데이터 패드 콘택홀(146, 148)을 통해 상기 게이트 패드전극(136) 및 데이터 패드전극(117)과 각각 접촉하는 게이트 및 데이터 보조 패드전극(155, 158)을 형성함으로써 본 발명에 따른 액정표시장치용 어레이 기판(101)을 완성한다.
본 발명에 따른 액정표시장치용 어레이 기판은 스위칭 소자인 박막트랜지스터에 있어 액티브층 내에 형성되는 채널의 수직적 구조가 "U"자 형태를 가짐으로써 소스 전극으로부터 드레인 전극까지 캐리어가 이동하는 구간에 대해 채널이 형성됨으로써 액티브층 자체가 큰 부하로 작용하지 않음으로 종래대비 스우칭 소자 구동을 위한 전력 소비를 월등히 저감시키는 효과가 있다.
Claims (18)
- 기판 상에 제 1 두께를 갖는 제 1 영역과, 상기 제 1 두께보다 두꺼운 제 2 두께를 가지며 상기 제 1 영역의 좌우에 서로 이격하며 형성된 제 2 영역으로 구성됨으로써 그 단면구조가 "U"자 형태를 가지며 형성된 액티브층과;상기 액티브층의 제 1 영역에 상에 형성된 오믹콘택층과;상기 오믹콘택층 상에 각각 형성된 소스 및 드레인 전극과;상기 소스 및 드레인 전극과 상기 제 1 영역 위로 전면에 형성된 게이트 절연막과;상기 게이트 절연막 위로, 상기 소스 및 드레인 전극의 서로 마주하는 끝단부와 상기 제 1 영역 및 상기 제 2 영역의 측면에 대응하도록 그 단면구조가 "U"자 형태로 형성된 게이트 전극을 포함하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 소스 및 드레인 전극이 형성된 층에 동일한 물질로 상기 소스 전극과 연결되며 형성된 데이트 배선과;상기 게이트 전극이 형성된 층에 동일한 물질로 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선과;상기 화소영역에 상기 드레인 전극과 접촉하며 형성된 화소전극을 더욱 포함하는 액정표시장치용 어레이 기판.
- 제 2 항에 있어서,상기 게이트 배선과 게이트 전극 상부에는 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 더욱 포함하는 액정표시장치용 어레이 기판.
- 제 3 항에 있어서,상기 화소전극은 상기 보호층 상부에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며, 그 일끝단이 상기 게이트 배선과 중첩하도록 형성됨으로써 이들 중첩된 화소전극과 게이트 배선 및 상기 보호층이 스토리지 커패시터를 형성하는 것이 특징인 액정표시장치용 어레이 기판.
- 제 3 항에 있어서,상기 데이터 배선 및 게이트 배선의 끝단에는 이들 두 배선과 각각 연결되는 데이터 패드전극 및 게이트 패드 전극을 더욱 포함하는 액정표시장치용 어레이 기판.
- 제 5 항에 있어서,상기 데이터 패드전극 및 게이트 패드 전극 상부에는 이들과 각각 접촉하며 상기 화소전극과 동일한 물질로 동일한 층에 각각 형성된 데이터 보조 패드전극과 게이트 보조 패드전극을 더욱 포함하는 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 2 두께는 3000Å 내지 7000Å인 것이 특징인 액정표시장치용 어레이 기판.
- 제 7 항에 있어서,상기 제 1 두께는 상기 제 2 두께의 1/3 내지 1/2 인 것이 특징인 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 "U"자 형태의 게이트 전극에 의해 상기 액티브층 내에 상기 기판에 수 직한 단면 구조상으로"U"자 형태의 채널이 형성되는 것이 특징인 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 게이트 전극은 구리(Cu)로 이루어진 것이 특징인 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 액티브층의 제 1 영역의 측면을 소스 및 드레인 전극과 그 하부의 오믹콘택층은 라운딩 처리된 액정표시장치용 어레이 기판.
- 기판 상에 제 1 두께를 갖는 순수 비정질 실리콘층과 그 상부로 불순물 비정질 실리콘층과 제 1 금속층을 형성하는 단계와;상기 제 1 금속층을 패터닝하여 데이터 배선과, 상기 데이터 배선과 연결된 상태의 소스 드레인 패턴을 형성하는 단계와;상기 데이터 배선과 소스 드레인 패턴 외부로 노출된 불순물 비정질 실리콘층 및 그 하부의 순수 비정질 실리콘층을 제거하는 단계와;상기 소스 드레인 패턴 중앙부를 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;상기 서로 이격하는 소스 및 드레인 전극 사이로 노출된 불순물 비정질 실리콘층을 제거함으로써 서로 이격하는 오믹콘택층을 형성하는 단계와;상기 오믹콘택층 사이로 노출된 순수 비정질 실리콘층을 식각함으로써 상기 제 1 두께를 갖는 제 1 영역과, 상기 소스 및 드레인 전극의 이격 영역에 대해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 영역으로 구성된 액티브층을 형성하는 단계와;상기 소스 및 드레인 전극과 이들 두 전극 사이로 노출된 액티브층 위로 전면에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위로 상기 액티브층의 제 2 영역에 대응하여 상기 기판에 수직하게 "U"자 형태를 갖는 게이트 전극과, 상기 게이트 전극과 연결되며 상기 데이터 배선과 교차하여 화소영역을 정의하는 게이트 배선을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12 항에 있어서,상기 게이트 전극 및 게이트 배선을 형성한 이후에는 상기 기판 전면에 상기 드레인 전극을 일부 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;상기 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 13 항에 있어서,상기 게이트 배선 및 데이터 배선을 형성하는 단계는 각각,상기 게이트 배선 끝단에 게이트 패드전극과, 상기 데이터 배선 끝단에 데이터 패드전극을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 14 항에 있어서,상기 보호층을 형성하는 단계는,상기 게이트 및 데이터 패드전극을 각각 노출시키는 게이트 및 데이터 패드 콘택홀을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 15 항에 있어서,상기 화소전극을 형성하는 단계는,상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
- 제 12 항에 있어서,상기 액티브층의 제 2 영역에 대응하여 수직적으로 "U"자 형태를 가지며 형성된 상기 게이트 전극은 상기 기판면에 대해 수직한 부분이 두께차이로 인해 상기 제 2 영역과 단차를 가지며 형성된 제 1 영역의 측면부와 중첩하도록 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조방법.
- 제 12 항에 있어서,상기 제 1, 2 두께를 갖는 액티브층을 형성하는 단계 이후에는,상기 액티브층의 제 1 영역에 대해 단차진 측면부를 이루는 상기 소스 및 드레인 전극과 그 하부의 오믹콘택층과 제 2 영역의 액티브층 끝단을 완만한 각도를 가진 테이퍼 구조의 단차를 갖도록 과수 처리를 실시하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조방법.
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| KR1020060116982A KR20080047085A (ko) | 2006-11-24 | 2006-11-24 | 액정표시장치용 어레이 기판 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100051562A (ko) * | 2008-11-07 | 2010-05-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 반도체 장치의 제작 방법 |
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