CN108335662B - 栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路及显示装置，栅极驱动电路包括：N级栅极驱动单元，每级栅极驱动单元具有第一电压端和时钟信号端，在时钟信号端与第一电压端之间形成第一传输路径，每级栅极驱动单元的第一传输路径在该级栅极驱动单元处于未工作状态时形成通路；第一电压线，第一电压线与每级栅极驱动单元的第一电压端相连；其中，通过处于未工作状态的栅极驱动单元的第一传输路径将该栅极驱动单元的时钟信号端接收到的预设电压传输给第一电压线，从而，能够实现电压自置功能，有效精简显示装置的Pad区域信号线的数量例如在Pad区域去掉为第一电压线供电的信号线，减小的Pad区域的布线空间，为异形切割屏提供更大的可切割空间。

Description

栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路以及一种显示装置。
背景技术
GOA(Gate Driver on Array，阵列基板行驱动)电路是一种将Gate driver(栅极驱动电路)直接制作在阵列基板上的电路，采用GOA电路可以降低产品的生产成本和功耗，还可以实现显示装置的窄边框化，外观也更加美观。但是，发明人发现相关技术至少存在以下问题：由于显示装置的Pad区域的信号线排布较为密集，难以满足异形切割屏例如Pad区域切角等设计的要求。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的第一个目的在于提出一种栅极驱动电路，以精简显示装置的Pad区域信号线的数量，为异形切割屏提供更大的可切割空间。
本发明的第二个目的在于提出一种显示装置。
为达上述目的，本发明第一方面实施例提出了一种栅极驱动电路，包括：N级栅极驱动单元，所述N级栅极驱动单元中的每级栅极驱动单元具有第一电压端和时钟信号端，在所述时钟信号端与所述第一电压端形成第一传输路径，所述每级栅极驱动单元的第一传输路径在该级栅极驱动单元处于未工作状态时形成通路，其中，N为大于1的整数；第一电压线，所述第一电压线与所述每级栅极驱动单元的第一电压端相连；其中，通过处于未工作状态的栅极驱动单元的第一传输路径将该栅极驱动单元的时钟信号端接收到的预设电压传输给所述第一电压线，以使所述第一电压线为所述每级栅极驱动单元的第一电压端提供所述预设电压。
根据本发明实施例提出的显示装置的栅极驱动电路，通过处于未工作状态的栅极驱动单元的第一传输路径将该栅极驱动单元的时钟信号端接收到的预设电压传输给第一电压线，以使第一电压线为每级栅极驱动单元的第一电压端提供预设电压。由此，本发明实施例的栅极驱动电路能够实现电压自置功能，有效精简显示装置的Pad区域信号线的数量例如在Pad区域去掉为第一电压线供电的信号线，减小的Pad区域的布线空间，为异形切割屏提供更大的可切割空间。
根据本发明的一个实施例，所述N级栅极驱动单元中的每级栅极驱动单元还具有第二电压端，在所述第一电压端与所述第二电压端之间形成第二传输路径，所述每级栅极驱动单元的第二传输路径在该级栅极驱动单元处于未工作状态时形成通路；所述栅极驱动电路还包括第二电压线，所述第二电压线与所述每级栅极驱动单元的第二电压端相连；其中，通过处于未工作状态的栅极驱动单元的第二传输路径将所述第一电压线的预设电压传输给所述第二电压线，以使所述第二电压线为所述每级栅极驱动单元的第二电压端提供所述预设电压。
根据本发明的一个实施例，所述栅极驱动单元包括输出单元和第一下拉单元，其中，通过所述输出单元和第一下拉单元构造所述第一传输路径，所述输出单元连接所述时钟信号端、所述栅极驱动单元的输入单元和所述栅极驱动单元的输出端，所述第一下拉单元连接所述第一电压端和所述栅极驱动单元的输出端。
根据本发明的一个实施例，所述栅极驱动单元包括复位单元和第二下拉单元，其中，通过所述复位单元和第二下拉单元构造所述第二传输路径，所述复位单元连接所述第二电压端、所述输出单元、所述栅极驱动单元的输入单元和所述第二下拉单元，所述第二下拉单元连接所述第一电压端和所述复位单元。
根据本发明的一个实施例，所述第一下拉单元和第二下拉单元还与所述栅极驱动单元的控制单元相连接，所述第一下拉单元和第二下拉单元在所述控制单元的控制下开启以使所述第一传输路径和所述第二传输路径形成通路。
根据本发明的一个实施例，所述输出单元包括：第一晶体管，所述第一晶体管的栅极连接所述栅极驱动单元的输入单元，所述第一晶体管的第一极连接所述时钟信号端，所述第一晶体管的第二极连接所述栅极驱动单元的输出端；第一电容，所述第一电容的一端连接所述第一晶体管的栅极，所述第一电容的另一端连接所述第一晶体管的第二极。
根据本发明的一个实施例，所述第一下拉单元包括：第二晶体管，所述第二晶体管的栅极连接所述控制单元，所述第二晶体管的第一极连接所述栅极驱动单元的输出端，所述第二晶体管的第二极连接所述第一电压端。
根据本发明的一个实施例，所述第二下拉单元包括：第三晶体管，所述第三晶体管的栅极连接所述控制单元，所述第三晶体管的第一极连接所述复位单元，所述第三晶体管的第二极连接所述第一电压端。
根据本发明的一个实施例，所述复位单元包括：第四晶体管，所述第四晶体管的栅极连接所述栅极驱动单元的复位端，所述第四晶体管的第一极连接所述输入单元所述输出单元和所述第二下拉单元，所述第四晶体管的第二极连接所述第二电压端。
根据本发明的一个实施例，所述控制单元包括：第五晶体管，所述第五晶体管的栅极与所述第五晶体管的第一极相连后还连接第三电压端；第六晶体管，所述第六晶体管的第一极连接所述第五晶体管的第二极，所述第六晶体管的第二极连接所述第一电压端，所述第六晶体管的栅极连接所述输入单元和所述输出单元；第七晶体管，所述第七晶体管的栅极连接所述第五晶体管的第二极，所述第七晶体管的第一极连接第三电压端；第八晶体管，所述第八晶体管的第一极连接所述第七晶体管的第二极后还连接所述第一下拉单元和第二下拉单元，所述第八晶体管的第二极连接所述第一电压端，所述第八晶体管的栅极连接所述输入单元和所述输出单元。
根据本发明的一个实施例，当所述第一晶体管为N型晶体管时，所述预设电压为低电压信号；当所述第一晶体管为P型晶体管时，所述预设电压为高电压信号。
为达上述目的，本发明第二方面实施例提出了一种显示装置，包括所述的栅极驱动电路。
根据本发明实施例的显示装置，通过上述栅极驱动电路能够实现电压自置功能，有效精简显示装置的Pad区域信号线的数量例如在Pad区域去掉为第一电压线供电的信号线，减小的Pad区域的布线空间，为异形切割屏提供更大的可切割空间。
根据本发明的一个实施例，所述的显示装置还包括驱动芯片，所述驱动芯片用于向所述栅极驱动电路提供驱动信号，所述第一电压线未与所述驱动芯片连接。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本发明实施例的栅极驱动电路的方框示意图；
图2为相关的栅极驱动电路的结构示意图；
图3为根据本发明一个实施例的栅极驱动电路的结构示意图；
图4为根据本发明一个实施例的栅极驱动电路的方框示意图；
图5为根据本发明一个具体实施例的栅极驱动电路的电路原理图；
图6为根据本发明一个具体实施例的栅极驱动电路中第一晶体管在不同源极电压下的特性曲线；
图7为根据本发明一个具体实施例的栅极驱动电路中第一晶体管在关断状态下对时钟信号CLK中的-12V电压的开启性能的验证曲线；
图8为根据本发明一个具体实施例的栅极驱动电路的运行曲线；
图9为根据本发明实施例的显示装置的方框示意图；以及
图10为根据本发明一个实施例的显示装置的方框示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
为便于理解，先对显示装置的Pad区域进行简单介绍。
显示装置的Pad区域为压接区域，是经切割及研磨工艺之后，将阵列基板的信号线与外部的驱动芯片(例如覆晶薄膜)的引线进行压接的区域。Pad区域一般只设有信号线，而不需要像素电极和TFT等组件。Pad区域位于显示装置的阵列基板的4个边中的其中一个或相邻的两个边上。Pad区域的信号线上方可没有绝缘层(栅绝缘层或钝化层等)覆盖，以将外部的驱动芯片的引线和阵列基板的信号线电连接。
下面参考附图描述本发明实施例的栅极驱动电路和具有其的显示装置。
图1为根据本发明实施例的栅极驱动电路的方框示意图。如图1所示，栅极驱动电路100包括：N级栅极驱动单元10和第一电压线20。
其中，N级栅极驱动单元10中的每级栅极驱动单元10具有第一电压端V1和时钟信号端CLK，在时钟信号端CLK与第一电压端V1之间形成第一传输路径11，每级栅极驱动单元10的时钟信号端CLK在该级栅极驱动单元10处于未工作状态时接收到的时钟信号处于预设电压，每级栅极驱动单元10的第一传输路径11在该级栅极驱动单元10处于未工作状态时形成通路，其中，N为大于1的整数；第一电压线10可用于提供预设电压，第一电压线10与每级栅极驱动单元10的第一电压端V1相连；其中，通过处于未工作状态的栅极驱动单元10的第一传输路径11将该栅极驱动单元的时钟信号端CLK接收到的预设电压传输给第一电压线20，以使第一电压线20为每级栅极驱动单元10的第一电压端V1提供预设电压。
根据本发明的一个具体实施例，预设电压可为低电压信号例如-12V，或者，预设电压可为高电压信号例如+12V。
可以理解的是，时钟信号端用于接收时钟信号CLK，时钟信号CLK可为在高电压与低电压之间周期性地交替变化，其中，当预设电压为低电压信号时，处于未工作状态的栅极驱动单元10的时钟信号端接收低电压信号，当预设电压为高电压信号时，处于未工作状态的栅极驱动单元10的时钟信号端接收高电压信号。
需要说明的是，本文中的“高电压”和“低电压”分别指的是由电位高度范围代表的两种逻辑状态。举例来说，低电压可指-12V的电位，高电压可指+12V的电位。具体的电位高度范围可以在具体应用场景下根据需要进行设置，本发明对此不做限制。
具体而言，N级栅极驱动单元10级联连接，N级栅极驱动单元10并非同时工作的，例如N级栅极驱动单元10可依次顺序工作，当任一级栅极驱动单元10处于工作状态时，处于未工作状态的栅极驱动单元10内部对相应的时钟信号端接收到的预设电压具有导通性，这样，预设电压可通过其他处于未工作状态的栅极驱动单元10的第一传输路径11传输到第一电压线20，第一电压线20即可为任一级栅极驱动单元10的第一电压端V1提供预设电压，以确保任一级栅极驱动单元10正常工作。
举例来说，以N级栅极驱动单元10中第一级栅极驱动单元处于未工作状态且第二级栅极驱动单元处于工作状态为例进行具体说明，假设处于未工作状态的栅极驱动单元对低电压具有较好的导通性，那么，第一级栅极驱动单元的时钟信号端接收到的时钟信号处于低电压，第一级栅极驱动单元对第一级栅极驱动单元的时钟信号端接收到的低电压具有较好的导通性，低电压通过第一级栅极驱动单元的第一传输路径11传输到第一电压线20，第一电压线20即可为第二级栅极驱动单元提供低电压，从而确保第二级栅极驱动单元的正常工作。
需要说明的是，如图2和3所示，栅极驱动电路100的工作信号可包括VGH信号即高电压信号(负责开启晶体管)、VGL信号即低电压信号(负责关断晶体管)、CLK信号即时钟信号(负责控制栅极驱动电路的时序输出)等，在相关技术中，如图2所示，在显示装置的Pad区域需要设置提供高电压信号的高电压信号线1、提供低电压信号的低电压信号线2、通过时钟信号的时钟信号线3。而在本发明实施例中，如图3所示，低电压通过时钟信号的低电压提供，无需外接低电压信号线，因此，在显示装置的Pad区域可去掉低电压信号线，而只设置高电压信号线1和时钟信号线3。
由此，在保证栅极驱动电路正常工作的情况下，通过栅极驱动电路内部对时钟信号中的低电压(-12V)的导通性来实现栅极驱动电路的电压自置低功能，从而，精简Pad区域内信号线的数量(去掉低电压VGL信号线等相关走线)，为异形切割屏提供更大的可切割空间。
同理，当处于未工作状态的栅极驱动单元对高电压具有较好的导通性时，第一级栅极驱动单元的时钟信号端接收到的时钟信号处于高电压，第一级栅极驱动单元对第一级栅极驱动单元的时钟信号端接收到的高电压具有较好的导通性，高电压通过第一级栅极驱动单元的第一传输路径11传输到第一电压线20，第一电压线20即可为第二级栅极驱动单元提供高电压，从而确保第二级栅极驱动单元的正常工作。
由此，在保证栅极驱动电路正常工作的情况下，通过栅极驱动电路内部对时钟信号中的高电压(+12V)的导通性来实现栅极驱动电路的电压自置高功能，从而，精简Pad区域内信号线的数量(去掉高电压VGH信号线等相关走线)，为异形切割屏提供更大的可切割空间。
根据本发明的一个具体实施例，栅极驱动电路可为GOA电路。
进一步地，根据本发明的一个实施例，如图4所示，N级栅极驱动单元10中的每级栅极驱动单元10还具有第二电压端V2，在第一电压端V1与第二电压端V2之间形成第二传输路径12，每级栅极驱动单元10的第二传输路径12在该级栅极驱动单元处于未工作状态时形成通路；栅极驱动电路100还包括第二电压线30，第二电压线30也可提供预设电压，第二电压线30与每级栅极驱动单元10的第二电压端V2相连；其中，通过处于未工作状态的栅极驱动单元10的第二传输路径12将第一电压线20的预设电压传输给第二电压线30，以使第二电压线30为每级栅极驱动单元10的第二电压端V2提供预设电压。
也就是说，栅极驱动电路还可通过第二电压线30为每级栅极驱动单元10提供预设电压。当任一级栅极驱动单元10处于工作状态时，处于未工作状态的栅极驱动单元10内部对相应的时钟信号端接收到的预设电压具有导通性，这样，预设电压可通过其他处于未工作状态的栅极驱动单元10的第一传输路径11传输到第一电压线20，第一电压线20即可为任一级栅极驱动单元10的第一电压端V1提供预设电压，同时，第一电压线20的预设电压也可通过其他处于未工作状态的栅极驱动单元10的第二传输路径12传输到第二电压线30，第二电压线30即可为任一级栅极驱动单元10的第二电压端V2提供预设电压，从而确保显示装置正常工作。
下面结合图5的实施例对本发明的栅极驱动电路的结构及工作原理进行详细描述。
根据本发明的一个实施例，如图5所示，栅极驱动单元包括输出单元101和第一下拉单元102，其中，通过输出单元101和第一下拉单元102构造第一传输路径11，输出单元101连接时钟信号端CLK、栅极驱动单元10的输入单元101和栅极驱动单元的输出端OUT，第一下拉单元102连接第一电压端V1和栅极驱动单元10的输出端OUT。
进一步地，栅极驱动单元10包括复位单元103和第二下拉单元104，其中，通过复位单元103和第二下拉单元104构造第二传输路径12，复位单元103连接第二电压端V2、输出单元101、栅极驱动单元10的输入单元105和第二下拉单元104，第二下拉单元104连接第一电压端V1和复位单元103。
其中，第一下拉单元102和第二下拉单元104还与栅极驱动单元的控制单元106相连接，第一下拉单元102和第二下拉单元104在控制单元106的控制下开启以使第一传输路径11和第二传输路径12形成通路。
根据本发明的一个具体实施例，如图5所示，输出单元101包括第一晶体管M1和第一电容C1，其中，第一晶体管M1的栅极连接栅极驱动单元10的输入单元105，第一晶体管M1的第一极连接时钟信号端CLK，第一晶体管M1的第二极连接栅极驱动单元10的输出端OUT；第一电容C1的一端连接第一晶体管M1的栅极，第一电容C1的另一端连接第一晶体管M1的第二极。
如图5所示，第一下拉单元102包括：第二晶体管M2，第二晶体管M2的栅极连接控制单元106，第二晶体管M2的第一极连接栅极驱动单元10的输出端OUT，第二晶体管M2的第二极连接第一电压端V1。
如图5所示，第二下拉单元104包括：第三晶体管M3，第三晶体管M3的栅极连接控制单元106，第三晶体管M3的第一极连接复位单元103，第三晶体管M3的第二极连接第一电压端V1。
如图5所示，复位单元103包括：第四晶体管M4，第四晶体管M4的栅极连接栅极驱动单元10的复位端RESET，第四晶体管M4的第一极连接输入单元105、输出单元101和第二下拉单元104，第四晶体管M4的第二极连接第二电压端V2。
如图5所示，控制单元106包括：第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8，其中，第五晶体管M5的栅极与第五晶体管M5的第一极相连后还连接第三电压端GCH；第六晶体管M6的第一极连接第五晶体管M5的第二极，第六晶体管M6的第二极连接第一电压端V1，第六晶体管M6的栅极连接输入单元105和输出单元101；第七晶体管M7的栅极连接第五晶体管M5的第二极，第七晶体管M7的第一极连接第三电压端GCH；第八晶体管M8的第一极连接第七晶体管M7的第二极后还连接第一下拉单元102和第二下拉单元104，第八晶体管M8的第二极连接第一电压端V1，第八晶体管M8的栅极连接输入单元105和输出单元101。
另外，如图5所示，输入单元105包括第九晶体管M9，第九晶体管M9的栅极与栅极驱动单元10的输入端IN相连，第九晶体管M9的第一极与第四电压端VDS相连，第九晶体管M9的第二极与复位单元103、第二下拉单元104和输出单元101相连。栅极驱动单元10还包括第三下拉单元107，第三下拉单元107连接第一电压端V1和栅极驱动单元10的输出端OUT，第三下拉单元107包括第十晶体管M10，第十晶体管M10的栅极连接控制信号端GCL，第十晶体管M10的第一极连接栅极驱动单元10的输出端OUT，第十晶体管M10的第二极连接第一电压端V1。
根据本发明的一个具体实施例，第一晶体管M1至第十晶体管M10均为薄膜晶体管，即TFT管(Thin Film Transistor，薄膜晶体管)。
根据本发明的一个具体实施例，当第一晶体管M1为N型晶体管例如N型TFT时，预设电压为低电压信号；当第一晶体管为P型晶体管例如P型TFT时，预设电压为高电压信号。并且，当第一晶体管M1为N型晶体管例如N型TFT时，第二晶体管M2至第十晶体管M10均为N型晶体管；当第一晶体管M1为P型晶体管例如N型TFT时，第二晶体管M2至第十晶体管M10均为P型晶体管。具体而言，以第一晶体管M1为N型晶体管为例，如图5所示，输入单元105与输出单元101之间具有第一节点PU，控制单元106与第一下拉单元102和第二下拉单元104之间具有第二节点PD，当栅极驱动单元处于未工作状态时，第一节点PU提供低电压例如-12V，第二节点PD在控制单元106的控制下提供高电压例如+5V，此时，第一晶体管M1处于关断状态，第二晶体管M2和第三晶体管M3处于开启状态。
利用第一晶体管M1在关断状态下(第一节点PU为-12V)对低电压的开启性能，时钟信号CLK中的低电压即-12V依次通过第一晶体管M1和第二晶体管M2传输到第一电压线20，第一电压线20上的低电压则通过第三晶体管M3和第四晶体管M4传输到第二电压线20，从而，以时钟信号CLK中的-12V电压作为低电压来源，利用栅极驱动单元10中的第一传输路径和第二传输路径实现栅极驱动电路的电压自置低功能，在第一电压线20和第二电压线无外接低电压的情况下，显示装置仍然正常工作。
需要说明的是，图6为在不同源极电压下第一晶体管M1的特性曲线，其中，横坐标为第一晶体管M1的栅极电压Vg，纵坐标为第一晶体管M1的漏极电流Id，6条曲线a1-a6依次对应6个不同的源极电压下栅极的电压与漏极的电流Id之间的特征曲线，对应于6条曲线a1-a6，第一晶体管M1的源极的6个电压值依次为15V、8V、0V、-8V、-12V和-15V。从图6中可以看出，在相同的关断电压例如-12V下，第一晶体管M1对应源极的不同电压具有不同的漏极的电流Id，因此，第一晶体管M1在关断状态下(第一节点PU为-12V)对时钟信号CLK中的-12V电压具有较好的开启性能。
进一步地，图7为第一晶体管M1在关断状态下(第一节点PU为-12V)对时钟信号CLK中的-12V电压的开启性能的验证曲线。当第一晶体管M1的栅极为-12V时，如果第一晶体管M1的源极为+12V，则第一晶体管M1的漏极电压基本为0V(如曲线b1所示)，如果第一晶体管M1的源极为-12V，则第一晶体管M1的漏极电压逐渐降低至接近-12V(如曲线b2所示)。当第一晶体管M1的栅极为0V时，如果第一晶体管M1的源极为+12V，则第一晶体管M1的漏极电压稍微升高例如可升高至接近6V(如曲线b3所示)，如果第一晶体管M1的源极为-12V，则第一晶体管M1的漏极电压逐渐降低至接近-12V(如曲线b4所示)。当第一晶体管M1的栅极为+12V时，如果第一晶体管M1的源极为+12V，则第一晶体管M1的漏极电压可升高至接近+12V(如曲线b5所示)，如果第一晶体管M1的源极为-12V，则第一晶体管M1的漏极电压逐渐降低至接近-12V(如曲线b6所示)。由此可以看出，第一晶体管M1在关断状态下(第一节点PU为-12V)对时钟信号CLK中的-12V电压具有较好的开启性能，第一晶体管M1在关断状态下(第一节点PU为-12V)对时钟信号CLK中的+12V电压具有较好的关断性能。
由此，在本发明实施例中，利用第一晶体管M1在关断状态下(第一节点PU为-12V)对低电压的开启性能，可以实现将时钟信号CLK中的低电压即-12V依次通过第一晶体管M1和第二晶体管M2传输到第一电压线20，实现栅极驱动电路的电压自置低功能。
具体地，采样本发明实施例的栅极驱动电路，可得到如图8所示的运行曲线，从图8中可以看出，当栅极驱动单元处于未工作状态即栅极驱动单元的输出端OUT不输出时，第一节点PU提供低电压例如-12V，第二节点PD提供高电压例如+5V，第一电压线20和第二电压线30处于低电压，表明本发明实施例的栅极驱动电路能够实现电压自置低功能，不影响正常工作。
需要说明的是，第一晶体管M1为P型晶体管时栅极驱动电路的工作原理与前述第一晶体管M1为N型晶体管时栅极驱动电路的工作原理基本类似，区别在于，第一晶体管M1为P型晶体管时，利用第一晶体管M1在关断状态下(第一节点PU为+12V)对高电压的开启性能，时钟信号CLK中的高电压即+12V依次通过第一晶体管M1和第二晶体管M2传输到第一电压线20，第一电压线20上的高电压则通过第三晶体管M3和第四晶体管M4传输到第二电压线20，从而，以时钟信号CLK中的+12V电压作为高电压来源，利用栅极驱动单元10中的第一传输路径和第二传输路径实现栅极驱动电路的电压自置高功能，在第一电压线20和第二电压线无外接高电压的情况下，显示装置仍然正常工作。
此外，如图5所示，N级栅极驱动单元的级联结构可以为，每级栅极驱动单元的输入端连接前一级栅极驱动单元的输出端，每级栅极驱动单元的复位端连接后一级栅极驱动单元的输出端。
综上，根据本发明实施例提出的栅极驱动电路，通过处于未工作状态的栅极驱动单元的第一传输路径将相应的时钟信号端接收到的预设电压传输给第一电压线，以使第一电压线为每级栅极驱动单元的第一电压端提供预设电压。由此，本发明实施例的栅极驱动电路能够实现电压自置功能，有效精简显示装置的Pad区域信号线的数量例如在Pad区域去掉为第一电压线供电的信号线，减小的Pad区域的布线空间，为异形切割屏提供更大的可切割空间。
为了实现上述实施例，本发明还提出一种显示装置。
图9为根据本发明实施例的显示装置的方框示意图。如图9所示，显示装置200包括前述实施例的栅极驱动电路100。
根据本发明的一个实施例，如图10所示，显示装置200还包括驱动芯片300，驱动芯片300用于向栅极驱动电路100提供驱动信号，第一电压线未与驱动芯片300连接。具体地，驱动信号可包括时钟信号、高电平信号等。更具体地，结合图3的实施例，在显示装置的Pad区域可去掉低电压信号线，而只设置高电压信号线1和时钟信号线3，进而驱动芯片300可与Pad区域的高电压信号线1和时钟信号线3，而不予提供低电压信号的第一电压线相连。
根据本发明实施例的显示装置，通过上述栅极驱动电路能够实现电压自置功能，有效精简显示装置的Pad区域信号线的数量例如在Pad区域去掉为第一电压线供电的信号线，减小的Pad区域的布线空间，为异形切割屏提供更大的可切割空间。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行***、装置或设备(如基于计算机的***、包括处理器的***或其他可以从指令执行***、装置或设备取指令并执行指令的***)使用，或结合这些指令执行***、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行***、装置或设备或结合这些指令执行***、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行***执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (13)

1.一种栅极驱动电路，其特征在于，包括：
N级栅极驱动单元，所述N级栅极驱动单元中的每级栅极驱动单元具有第一电压端和时钟信号端，在所述时钟信号端与所述第一电压端之间形成第一传输路径，所述每级栅极驱动单元的第一传输路径在该级栅极驱动单元处于未工作状态时形成通路，其中，N为大于1的整数；
第一电压线，所述第一电压线与所述每级栅极驱动单元的第一电压端相连；
其中，通过处于未工作状态的栅极驱动单元的第一传输路径将该栅极驱动单元的时钟信号端接收到的预设电压传输给所述第一电压线，以使所述第一电压线为所述每级栅极驱动单元的第一电压端提供所述预设电压。
2.根据权利要求1所述的栅极驱动电路，其特征在于，
所述N级栅极驱动单元中的每级栅极驱动单元还具有第二电压端，在所述第一电压端与所述第二电压端之间形成第二传输路径，所述每级栅极驱动单元的第二传输路径在该级栅极驱动单元处于未工作状态时形成通路；
所述栅极驱动电路还包括第二电压线，所述第二电压线与所述每级栅极驱动单元的第二电压端相连；
其中，通过处于未工作状态的栅极驱动单元的第二传输路径将所述第一电压线的预设电压传输给所述第二电压线，以使所述第二电压线为所述每级栅极驱动单元的第二电压端提供所述预设电压。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述栅极驱动单元包括输出单元和第一下拉单元，其中，通过所述输出单元和第一下拉单元构造所述第一传输路径，所述输出单元连接所述时钟信号端、所述栅极驱动单元的输入单元和所述栅极驱动单元的输出端，所述第一下拉单元连接所述第一电压端和所述栅极驱动单元的输出端。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述栅极驱动单元包括复位单元和第二下拉单元，其中，通过所述复位单元和第二下拉单元构造所述第二传输路径，所述复位单元连接所述第二电压端、所述输出单元、所述栅极驱动单元的输入单元和所述第二下拉单元，所述第二下拉单元连接所述第一电压端和所述复位单元。
5.根据权利要求4所述的栅极驱动电路，其特征在于，其中，所述第一下拉单元和第二下拉单元还与所述栅极驱动单元的控制单元相连接，所述第一下拉单元和第二下拉单元在所述控制单元的控制下开启以使所述第一传输路径和所述第二传输路径形成通路。
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述输出单元包括：
第一晶体管，所述第一晶体管的栅极连接所述栅极驱动单元的输入单元，所述第一晶体管的第一极连接所述时钟信号端，所述第一晶体管的第二极连接所述栅极驱动单元的输出端；
第一电容，所述第一电容的一端连接所述第一晶体管的栅极，所述第一电容的另一端连接所述第一晶体管的第二极。
7.根据权利要求5所述的栅极驱动电路，其特征在于，所述第一下拉单元包括：
第二晶体管，所述第二晶体管的栅极连接所述控制单元，所述第二晶体管的第一极连接所述栅极驱动单元的输出端，所述第二晶体管的第二极连接所述第一电压端。
8.根据权利要求5所述的栅极驱动电路，其特征在于，所述第二下拉单元包括：
第三晶体管，所述第三晶体管的栅极连接所述控制单元，所述第三晶体管的第一极连接所述复位单元，所述第三晶体管的第二极连接所述第一电压端。
9.根据权利要求5所述的栅极驱动电路，其特征在于，所述复位单元包括：
第四晶体管，所述第四晶体管的栅极连接所述栅极驱动单元的复位端，所述第四晶体管的第一极连接所述输入单元、所述输出单元和所述第二下拉单元，所述第四晶体管的第二极连接所述第二电压端。
10.根据权利要求5所述的栅极驱动电路，其特征在于，所述控制单元包括：
第五晶体管，所述第五晶体管的栅极与所述第五晶体管的第一极相连后还连接第三电压端；
第六晶体管，所述第六晶体管的第一极连接所述第五晶体管的第二极，所述第六晶体管的第二极连接所述第一电压端，所述第六晶体管的栅极连接所述输入单元和所述输出单元；
第七晶体管，所述第七晶体管的栅极连接所述第五晶体管的第二极，所述第七晶体管的第一极连接第三电压端；
第八晶体管，所述第八晶体管的第一极连接所述第七晶体管的第二极后还连接所述第一下拉单元和第二下拉单元，所述第八晶体管的第二极连接所述第一电压端，所述第八晶体管的栅极连接所述输入单元和所述输出单元。
11.根据权利要求6所述的栅极驱动电路，其特征在于，其中，
当所述第一晶体管为N型晶体管时，所述预设电压为低电压信号；
当所述第一晶体管为P型晶体管时，所述预设电压为高电压信号。
12.一种显示装置，其特征在于，包括根据权利要求1-11中任一项所述的栅极驱动电路。
13.根据权利要求12所述的显示装置，其特征在于，还包括驱动芯片，所述驱动芯片用于向所述栅极驱动电路提供驱动信号，所述第一电压线未与所述驱动芯片连接。
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