KR101363993B1 - 적층 반도체 패키 - Google Patents

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Abstract

적층 반도체 패키지가 개시되어 있다. 개시된 적층 반도체 패키지는, 상면에 볼랜드가 형성된 기판, 상기 기판의 상면을 밀봉하고 상기 볼랜드를 노출하는 홈을 구비하는 몰드부를 포함하는 하부 반도체 패키지; 하부로 돌출된 리드를 구비하며 상기 리드가 상기 몰드부의 홈에 삽입되도록 상기 하부 반도체 패키지 상에 적층된 인터포저; 상기 홈 내부에 형성되어 상기 리드를 고정하고 상기 접속 전극과 상기 리드를 전기적으로 연결하는 전도성 연결 부재;및 상기 인터포저 상에 실장된 상부 반도체 패키지를 포함한다.

Description

적층 반도체 패키{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 POP(Package On Package) 타입의 적층 반도체 패키지에 관한 것이다.
반도체 패키지는 용량 및 기능을 확장하기 위하여 웨이퍼 상태에서 집적도가 점차 증가하고 있으며, 두 개 이상의 반도체 칩 혹은 반도체 패키지를 하나로 통합하여 사용하는 적층 반도체 패키지도 일반화되고 있다.
웨이퍼 상태에서 반도체 소자의 기능을 확장하는 것은 많은 설비 투자가 필요하고 많은 비용이 소요되며 공정에서 발생할 수 있는 여러 가지 문제점들의 해결이 선결되어야 한다. 그러나, 반도체 칩을 만든 후 반도체 패키지로 조립(assembly)하는 과정에서 두 개 이상의 반도체 칩 혹은 두 개 이상의 반도체 패키지를 하나로 통합하는 것은 위에서 설명된 선결과제의 해결 없이도 달성이 가능하다. 또한, 웨이퍼 상태에서 용량 및 기능을 확장하는 방식과 비교하여 적은 설비투자와 비용으로 달성 가능하기 때문에 반도체 소자 제조업체에서는 SIP(System In Package), MCP(Multi Chip Package) 및 POP(Package On Package)와 같은 적층 반도체 패키지에 대한 연구 개발에 박차를 가하고 있다.
이러한 적층 반도체 패키지 중에서 POP 타입의 적층 반도체 패키지는 조립이 완료된 두 개의 반도체 패키지를 하나로 적층하는 방식을 채택하고 있다. 따라서, 각각의 반도체 패키지에 대한 최종 전기적 검사 단계를 통하여 양품의 반도체 패키지만을 선택하여 조립 가능한 장점이 있다.
도 1은 종래 기술에 따른 POP 타입의 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 하부 반도체 패키지(10) 및 상부 반도체 패키지(20)가 수직 방향으로 적층(stack)되어 있다.
하부 반도체 패키지(10)는 제1 기판(11), 제1 기판(11) 상에 범프(13)를 매개로 플립칩 본딩된 제1 반도체 칩(12), 제1 반도체 칩(12)을 포함한 제1 기판(11)의 중심부를 밀봉하는 제1 몰드부(14)를 포함한다.
그리고, 상부 반도체 패키지(20)는 제2 기판(21), 제2 기판(21) 상면에 부착된 제2 반도체 칩(22), 제2 반도체 칩(22)과 제2 기판(21)을 전기적으로 연결하는 본딩 와이어(23), 제2 반도체 칩(22)을 포함한 제2 기판(21)의 상부면을 밀봉하는 제2 몰드부(24) 및 제2 기판(21) 하면의 제2 볼랜드(25)에 장착된 솔더볼(30)을 구비한다.
그리고, 상부 반도체 패키지(20)의 솔더볼(30)이 하부 반도체 패키지(10)의 제1 기판(11) 상면에 마련된 제1 볼랜드(15)와 접합되게 되며, 이에 따라 하부 반도체 패키지(10)와 상부 반도체 패키지(20)가 하나로 통합되어 동작하게 된다.
그러나, 전술한 종래 기술에서는 상부 반도체 패키지(20)의 솔더볼(30)이 하부 반도체 패키지(10)의 제1 몰드부(14) 바깥쪽에 위치하는 제1 볼랜드(15)와 접합되어야 하기 때문에, 상부 반도체 패키지(20)의 사이즈가 일정 크기 이상이 되어야 한다. 즉, 상부 반도체 패키지(20)의 사이즈가 작은 경우, 조립이 불가능한 한계가 있다.
또한, 하부 반도체 패키지(10)와 상부 반도체 패키지(20)를 연결하는 솔더볼(30)이 외부 충격에 의해 쉽게 파손되어, 상, 하부 반도체 패키지(10,20)들간 결속력이 떨어지고 제품의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 크기가 다른 반도체 패키지들을 적층하기에 적합한 적층 반도체 패키지를 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 적층 반도체 패키지는, 상면에 볼랜드가 형성된 기판, 상기 기판의 상면을 밀봉하고 상기 볼랜드를 노출하는 홈을 구비하는 몰드부를 포함하는 하부 반도체 패키지; 하부로 돌출된 리드를 구비하며 상기 리드가 상기 몰드부의 홈에 삽입되도록 상기 하부 반도체 패키지 상에 적층된 인터포저; 상기 홈 내부에 형성되어 상기 리드를 고정하고 상기 볼랜드와 상기 리드를 전기적으로 연결하는 전도성 연결 부재;및 상기 인터포저 상에 실장된 상부 반도체 패키지를 포함한다.
상기 하부 반도체 패키지는 상기 기판의 상면 상에 실장된 반도체 칩을 더 포함할 수 있다.
상기 상부 반도체 패키지는 상기 인터포저 상에 복수개 실장될 수 있다.
상기 인터포저는 상기 하부 반도체 패키지와 마주하는 일면 및 상기 일면과 대향하는 타면을 가지며, 상기 상부 반도체 패키지는 상기 일면 및 타면 중 어느 하나 이상에 실장될 수 있다.
상기 인터포저는 상기 일면 및 타면 중 어느 하나 이상에 상기 상부 반도체 패키지와 전기적으로 연결되도록 형성된 접속 전극; 및 상기 접속 전극에 일단부가 연결되고 상기 일단부와 대향하는 타단부가 상기 리드에 연결된 회로 패턴을 더 포함할 수 있다.
상기 전도성 연결 부재는 솔더를 포함할 수 있다.
본 발명에 따르면, 크기가 다른 반도체 패키지들간 적층이 가능하므로 반도체 패키지 사이즈로 인한 제약을 극복하고, 다양한 사이즈의 반도체 패키지들을 적층 반도체 패키지에 도입할 수 있다. 또한, 상, 하부 반도체 패키지를 연결하는 인터포저가 하부 반도체 패키지의 몰드부에 형성된 홈에 결합되어 우수한 결속력을 가지므로 제품의 신뢰성이 향상된다.
도 1은 종래 기술에 따른 POP 타입의 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 도 2의 인터포저를 나타낸 평면도이다.
도 5는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 2는 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 3은 도 2의 분해 사시도이고, 도 4는 도 2의 인터포저를 나타낸 평면도이고, 도 5는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이고, 도 6은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 적층 반도체 패키지는, 하부 반도체 패키지(100), 인터포저(200), 상부 반도체 패키지(300) 및 전도성 연결 부재(400)를 포함한다.
하부 반도체 패키지(100)는 제1 기판(110), 제1 반도체 칩(120) 및 제1 몰드부(130)을 포함한다.
제1 기판(110)은 상면(110A) 및 상면(110A)과 대향하는 하면(110B)을 갖는다. 제1 기판(110)의 상면(110A)에는 접속 패드(111) 및 제1 볼랜드(112)가 형성되어 있고, 제1 기판(110)의 하면(110B)에는 제2 볼랜드(113)가 형성되어 있다. 상기 제2 볼랜드(113) 상에는 솔더볼(160)이 장착되어 있다.
제1 반도체 칩(120)은 일측면에 본딩 패드(121)를 구비하며, 본딩 패드(121)가 형성된 일측면과 대향하는 제1 반도체 칩(120)의 타측면은 접착 부재(140)를 매개로 제1 기판(110)의 상면(110A)에 부착되어 있다. 그리고, 제1 기판(110)의 접속 패드(111)와 제1 반도체 칩(120)의 본딩 패드(121)는 본딩 와이어(150)를 통해 전기적으로 연결되어 있다.
비록, 본 실시예에서는 하나의 제1 반도체 칩(120)이 제1 기판(110)에 와이어 본딩 방식으로 연결된 경우를 도시 및 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨데, 제1 반도체 칩(120)이 제1 기판(110)에 플립 칩 본딩 방식으로 연결될 수도 있고, 복수개의 제1 반도체 칩(120)들이 제1 기판(110) 상에 수평 실장되거나, 수직하게 적층될 수도 있다.
제1 몰드부(130)는 제1 반도체 칩(120)을 포함한 제1 기판(110)의 상면(110A)을 밀봉하며, 제1 기판(110)의 제1 볼랜드(112)를 노출하는 홈(131)을 갖는다.
도 2 내지 도 4를 참조하면, 인터포저(200)는 하부로 돌출된 리드(210)를 구비하며, 리드(210)가 하부 반도체 패키지(100)의 제1 몰드부(130)에 형성된 홈(131)에 삽입되도록, 하부 반도체 패키지(100) 상에 적층된다.
인터포저(200)는 하부 반도체 패키지(100)와 마주하는 일면(200A) 및 일면(200A)과 대향하는 타면(200B)을 가지며, 인터포저(200)는 상기 리드(210) 이외에 접속 전극(220) 및 회로 패턴(230)을 더 구비한다.
접속 전극(220)은 상부 반도체 패키지(300)와의 전기적 접속을 위한 부분으로, 인터포저(200)의 타면(200B)에 형성되어 있다. 회로 패턴(230)은 접속 전극(220)과 리드(210)를 전기적으로 연결하기 위한 것으로, 회로 패턴(230)의 일단부는 접속 전극(220)에 연결되어 있고 일단부와 대향하는 회로 패턴(230)의 타단부는 리드(210)에 연결되어 있다.
리드(210)는 하부 반도체 패키지(100)와의 전기적인 연결을 위한 부분으로, 리드(210)의 일측 단부는 회로 패턴(230)의 타단부와 연결되어 있고, 일측 단부와 대향하는 리드(210)의 타측 단부는 하부 반도체 패키지(100)의 제1 몰드부(130)에 형성된 홈(131)에 삽입된다.
리드(210)의 타측 단부가 상기 홈(131)에 삽입되도록, 리드(210)는 포밍 공정을 통해 밴딩(bending)된 형태를 가질 수도 있다.
도 2 및 도 3을 다시 참조하면, 상부 반도체 패키지(300)는 인터포저(200)의 접속 전극(220) 상에 실장된다.
본 실시예에서, 상부 반도체 패키지(300)는 하면에 솔더볼(360)이 장착된 제2 기판(310), 제2 기판(310) 상에 접착 부재(330)를 매개로 부착된 제2 반도체 칩(320), 제2 기판(310)과 제2 반도체 칩(320)을 전기적으로 연결하는 본딩 와이어(340), 제2 반도체 칩(320)을 포함한 제2 기판(310)의 상면을 밀봉하는 제2 몰드부(350)을 구비하며, 상기 솔더볼(360)이 인터포저(200)의 접속 전극(220) 상에 접합되도록 인터포저(200) 상에 실장되어 있다.
상부 반도체 패키지(300)의 구조는 전술한 실시예에 한정되지 않으며, 다양한 변형이 가능하다. 예컨데, 상부 반도체 패키지(300)는 기판 없이 웨이퍼 레벨(wafer level)로 제작된 웨이퍼 레벨 패키지 일 수도 있고, 솔더볼(360) 대신 리드(lead)를 사용하는 리드 프레임 패키지일 수도 있다.
전도성 연결 부재(400)는 제1 몰드부(130)의 홈(131) 내부에 형성되어 홈(131)에 삽입된 리드(210)를 고정하고, 리드(210)와 제1 기판(110)의 제1 볼랜드(112)를 전기적으로 연결한다. 전도성 연결 부재(400)는 솔더를 포함할 수 있다. 본 실시예에서, 전도성 연결 부재(400)가 홈(131)을 일부만 채우도록 형성된 경우를 도시하였으나, 이와 달리 전도성 연결 부재(400)는 홈(131)을 완전히 채우도록 형성될 수도 있다.
한편, 전술한 실시예에서는 하나의 상부 반도체 패키지(300)가 인터포저(200)의 타면(200B)상에 실장된 경우를 도시 및 설명하였으나, 본 발명은 이에 한정되지 않고 다양한 형태로 변경 가능하다.
예컨데, 도 5에 도시된 바와 같이, 인터포저(200)의 타면(200B)에 상부 반도체 패키지(300)가 복수개 실장될 수도 있고, 도 6에 도시된 바와 같이 상부 반도체 패키지(300)가 인터포저(200)의 타면(200B) 뿐만 아니라 일면(200A)에도 실장될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 크기가 다른 반도체 패키지들간 적층이 가능하므로 반도체 패키지 사이즈로 인한 제약을 극복하고, 다양한 사이즈의 반도체 패키지들을 적층 반도체 패키지에 적용할 수 있다. 또한, 상, 하부 반도체 패키지를 연결하는 인터포저가 하부 반도체 패키지의 몰드부에 형성된 홈에 결합되어 우수한 결속력을 가지므로 제품의 신뢰성이 향상된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 하부 반도체 패키지
110 : 제1 기판
130 : 제1 몰드부
131: 홈
200 : 인터포저
300 : 상부 반도체 패키지
400 : 전도성 연결 부재

Claims (6)

  1. 상면에 볼랜드가 형성된 기판, 상기 기판의 상면을 밀봉하고 상기 볼랜드를 노출하는 홈을 구비하는 몰드부를 포함하는 하부 반도체 패키지;
    하부로 돌출된 리드를 구비하며 상기 리드가 상기 몰드부의 홈에 삽입되도록 상기 하부 반도체 패키지 상에 적층된 인터포저;
    상기 홈 내부에 형성되어 상기 리드를 고정하고 상기 볼랜드와 상기 리드를 전기적으로 연결하는 전도성 연결 부재;및
    상기 인터포저 상에 실장된 상부 반도체 패키지를 포함하는 적층 반도체 패키지.
  2. 제 1항에 있어서, 상기 하부 반도체 패키지는 상기 기판의 상면 상에 실장된 반도체 칩을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 1항에 있어서, 상기 상부 반도체 패키지는 상기 인터포저 상에 복수개가 실장된 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 3항에 있어서, 상기 인터포저는 상기 하부 반도체 패키지와 마주하는 일면 및 상기 일면과 대향하는 타면을 가지며,
    상기 상부 반도체 패키지는 상기 일면 및 타면 중 어느 하나 이상에 실장된 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 4항에 있어서, 상기 인터포저는 상기 일면 및 타면 중 어느 하나 이상에 상기 상부 반도체 패키지와 전기적으로 연결되도록 형성된 접속 전극;
    상기 접속 전극에 일단부가 연결되고 상기 일단부와 대향하는 타단부가 상기 리드에 연결된 회로 패턴을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 1항에 있어서, 상기 전도성 연결 부재는 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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