KR20100034564A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 적어도 하나의 제1 반도체 칩을 포함하는 제1 패키지와; 외부 접속단자와 적어도 하나의 제2 반도체 칩을 포함하고, 상기 제1 반도체 패키지 상에 적층되는 제2 패키지와; 그리고 상기 제1 및 제2 패키지 사이에 배치되어 상기 외부 접속단자와 접속되므로써 상기 제1 및 제2 패키지를 전기적으로 연결하는 인터포저를 포함하는 것을 특징으로 한다.
반도체 패키지, 패키지 온 패키지, 팬 인 스택킹, 인터포저

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 패키지 온 패키지(POP) 타입의 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층(High density chip stacking)을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
그런데, 복수개의 반도체 칩을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 더 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다. 패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품 에서 불량 발생률을 줄일 수 있는 장점이 있다. 그러므로, 수율 증대 및 고밀도를 구현할 수 있는 패키지 온 패키지의 발전 내지는 개선책이 필요하다고 볼 것이다.
본 발명은 상술한 종래 기술에서의 필요성 내지 요구에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 개선된 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그 제조방법은 패키지 위에 패키지를 적층시키되 인터포저를 이용하여 패키지들을 전기적으로 연결하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 적어도 하나의 제1 반도체 칩을 포함하는 제1 패키지와; 외부 접속단자와 적어도 하나의 제2 반도체 칩을 포함하고, 상기 제1 반도체 패키지 상에 적층되는 제2 패키지와; 그리고 상기 제1 및 제2 패키지 사이에 배치되어 상기 외부 접속단자와 접속되므로써 상기 제1 및 제2 패키지를 전기적으로 연결하는 인터포저를 포함하는 것을 특징으로 한다.
본 실시예의 반도체 패키지에 있어서, 상기 인터포저는 상기 외부 접속단자와 접속되어 상기 제2 패키지와 전기적으로 연결되는 매개 접속패드와; 그리고 상기 매개 접속패드와 전기적으로 연결되며, 상기 제1 패키지와 전기적으로 연결되는 매개 접속단자를 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 인터포저와 상기 제1 반도체 칩과의 사이에, 상기 인터포저와 상기 제1 반도체 칩 사이의 공간을 채우는 언더필링막을 더 포함할 수 있다. 상기 제1 패키지는 상기 제1 반도체 칩 상에 배치되어 상기 언더필링막으로 둘러싸인 재배선 패드를 더 포함할 수 있다. 상기 매개 접속단자는 상기 재배선 패드와 접속되며 상기 언더필링막으로 둘러싸인 솔더볼 또는 솔더범프를 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 인터포저와 상기 제1 반도체 칩과의 사이에, 상기 인터포저를 상기 제1 반도체 칩 상에 접착시키는 접착층을 더 포함할 수 있다. 상기 매개 접속단자는 상기 인터포저를 상기 제1 패키지와 전기적으로 이어주는 본딩 와이어가 접속되는 리드를 포함할 수 있다. 상기 제1 패키지는 상기 제1 반도체 칩의 에지 상에 배치되어 상기 매개 접속단자에 접속되는 재배선 패드를 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 인터포저는 상기 외부 접속단자와 접속되고 상기 제1 반도체 칩과 접속되는 제1 빔 리드와; 그리고 상기 외부 접속단자와는 접속하되 상기 제1 반도체 칩과는 접속되지 않는 제2 빔 리드를 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 패키지는 상기 제1 반도체 칩의 센터 상에 배치되어 상기 제1 빔 리드와 접속되는 제1 재배선 패드와; 그리고 상기 제1 반도체 칩의 에지 상에 배치되어 상기 제1 재배선 패드와 전기적으로 연 결된 제2 재배선 패드를 포함할 수 있다. 상기 인터포저를 상기 제1 반도체 칩 상에 접착시키는 접착층을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 패키지는 상기 적어도 하나의 제1 반도체 칩과 상기 인터포저를 몰딩하되, 상기 인터포저의 일면을 노출시키는 몰딩막을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 제1 인쇄회로기판 상에 복수개의 제1 반도체 칩이 실장된 제1 패키지를 제공하고; 외부 접속단자가 부착된 제2 인쇄회로기판 상에 복수개의 제2 반도체 칩이 실장된 제2 패키지를 제공하고; 상기 제1 및 제2 패키지와 접속되는 인터포저를 상기 제1 및 제2 패키지 사이에 제공하고; 그리고 상기 인터포저를 매개로 삼아 상기 제1 및 제2 패키지를 전기적으로 연결시키는 것을 포함하는 것을 특징으로 한다.
본 실시예의 방법에 있어서, 상기 제1 및 제2 패키지를 전기적으로 연결시키는 것은 상기 복수개의 제1 반도체 칩 중 최상층의 제1 반도체 칩 상에 상기 인터포저를 적층하고; 상기 인터포저를 상기 제1 인쇄회로기판에 전기적으로 연결시키고; 그리고 상기 인터포저 상에 상기 제2 패키지를 적층하여 상기 외부 접속단자를 상기 인터포저에 접속시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 패키지를 제공하는 것은 상기 최상층의 복수개의 제1 반도체 칩 상에 상기 인터포저와 접속되는 재배선 패드를 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 인터포저를 제공하는 것은 상기 최상층의 제1 반도체 칩과 대면하는 하면과, 그 반대면인 상면을 가지는 기판과; 상기 상면을 통해 노출되어 상기 외부 접속단자와 접속되는 매개 접속패드와; 그리고 상기 매개 접속패드와 전기적으로 연결되고 상기 하면을 통해 노출되어 상기 재배선 패드와 접속되는 매개 접속단자를 포함하는 인터포저를 제공하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 패키지와 상기 인터포저를 몰딩하는 것을 더 포함하되, 상기 인터포저의 상면은 몰딩하지 아니하여 상기 매개 접속패드를 노출시키는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 인터포저를 제공하는 것은 상기 최상층의 제1 반도체 칩과 대면하는 하면과, 그 반대면인 상면과, 상기 상하면을 이어주는 측면을 가지는 기판과; 상기 상면을 통해 노출되어 상기 외부 접속단자와 접속되는 매개 접속패드와; 그리고 상기 매개 접속패드와 전기적으로 연결되고 상기 측면을 통해 돌출되어 상기 재배선 패드와 접속되는 매개 접속리드를 포함하는 인터포저를 제공하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 인터포저를 제공하는 것은 상기 외부 접속단자와 접속되고 상기 재배선 패드와 접속되는 제1 빔 리드와, 상기 외부 접속단자와는 접속하되 상기 재배선 패드와는 접속되지 않는 제2 빔 리드와, 그리고 상기 제1 및 제2 빔 리드를 노출시켜 상기 외부 접속단자가 삽입되는 개구부를 갖는 기판을 포함하는 인터포저를 제공하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 인터포저를 제공하는 것은 상기 최상층의 제1 반도체 칩과 대면하는 하면과, 그 반대면인 상면과, 상기 상하면을 이어주는 측면을 가지는 기판과; 상기 상면을 통해 노출되어 상기 외부 접속단자와 접속되는 매개 접속패드와; 그리고 상기 매개 접속패드와 전기적으로 연결되고 상기 측면을 통해 돌출되어 상기 제1 인쇄회로기판과 본딩 와이어를 통해 접속되는 매개 접속리드를 포함하는 인터포저를 제공하는 것을 포함할 수 있다.
본 발명에 의하면, 칩 스택킹시 발생할 수 있는 수율 하락(Yield drop)을 방지할 수 있고 제조비용을 절감할 수 있는 효과가 있다. 아울러, 팬 인 스택킹(Fan-In Stacking) 구조로 패키지를 적층하는 것이므로 기존의 팬 아웃 스택킹(Fan-Out Stacking) 구조에 비해 패키지 휨(Package warpage) 현상 및 폼 팩터(Form factor)를 줄이고, 높이(High stand off) 및 미세 볼 피치 디자인(Fine ball pitch design) 제약이 없거나 최소화되는 효과가 있다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예)
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 제1 반도체 패키지(100)와 인터포저(200)를 제공한다. 제1 반도체 패키지(100) 제공의 일례로서 전면(102f:front side)과 배면(102b:back side)을 가지는 제1 인쇄회로기판(102)을 제공하고, 그 전면(102f) 상에 하나 이상의 제1 반도체 칩(110)을 실장할 수 있다. 제1 반도체 칩(110)은 메모리 칩 또는 로직 칩일 수 있다. 제1 반도체 칩(110)이 복수개 적층된 경우 일부는 메모리 칩이고 다른 일부는 로직 칩일 수 있다. 본 실시예에선 제1 인쇄회로기판(102)의 전면(102f)에 제1 반도체 칩(110)을 복수개 적층하는 예를 설명한다. 이하의 설명은 하나의 제1 반도체 칩(110)이 제1 인쇄회로기판(102)에 실장된 경우에도 적용될 수 있다.
복수개의 제1 반도체 칩(110) 각각은 비활성면(110b)이 제1 인쇄회로기판(102)의 전면(102f)을 향하고 활성면(110f)이 위를 향한 형태로 적층될 수 있다. 제1 인쇄회로기판(102)과 제1 반도체 칩(110)과의 사이에 접착층(104)이 개재될 수 있다. 마찬가지로, 복수개의 제1 반도체 칩(110) 사이에 복수개의 접착층(104)이 개재될 수 있다. 복수개의 제1 반도체 칩(110)과 제1 인쇄회로기판(102)은 전기적 연결부재, 가령 복수개의 제1 본딩 와이어(120)에 의해 전기적으로 연결될 수 있다. 제1 본딩 와이어(120)의 양단은 활성면(110f)과 전면(102f) 각각에 배치된 패 드(미도시)에 접촉될 수 있다.
일례로, 최상층의 제1 반도체 칩(110)의 활성면(110f)에 재배선 패드(140)를 형성할 수 있다. 다른 예로서, 재배선 패드(140)가 미리 형성된 제1 반도체 칩(110)을 최상층에 적층시킬 수 있다.
도 5는 재배선 패드의 배열의 예를 도시한 평면도이다. 도 5를 도 1a와 같이 참조하면, 재배선 패드(140)의 배열은 다양하게 변경 가능하다. 일례로, 재배선 패드(140)는 최상층의 반도체 칩(110)의 활성면(110f)의 가장자리에 집중 배열될 수 있고(Ⅰ), 또는 활성면(110f)의 센터에 집중 배열될 수 있고(Ⅱ), 또는 활성면(110f)의 전영역에 고르게 분포되어 배열될 수 있다(Ⅲ). 활성면(110f)의 가장자리에는 본딩 와이어(120)와 접속되는 본딩 패드(121)가 배치될 수 있다.
도 1a를 다시 참조하면, 인터포저(200)는 제1 면(202a)과 그 반대면인 제2 면(202b)을 갖는 기판(202)을 포함할 수 있다. 인터포저(200)는 양면(202a,202b) 모두에 전기적 연결 구조가 형성된 이른바 듀얼 페이스 인터포저일 수 있다. 일례로, 제1 면(202a)에는 솔더볼이나 솔더범프와 같은 접속단자가 접촉할 수 있는 볼 랜드와 같은 접속패드(206)가 형성되고, 제2 면(202b)에는 접속패드(206)와 전기적으로 연결되는 솔더볼이나 범프와 같은 접속단자(204)가 형성되어 있을 수 있다. 접속단자(204)의 배열은 재배선 패드(140)의 배열과 부합될 수 있어, 접속단자(204)는 재배선 패드(140)와 상하 정렬되어 있을 수 있다.
도 1b를 참조하면, 제1 반도체 패키지(100) 상에 인터포저(200)를 적층시켜 접속단자(204)가 재배선 패드(140)에 접촉되도록 한다. 이로써, 제1 반도체 패키 지(100)와 인터포저(200)는 서로 전기적으로 연결될 수 있다. 접속단자(204)와 재배선 패드(140)와의 견고한 접착을 구현하기 위해 열을 가할 수 있다.
제1 반도체 칩(110)과 인터포저(200)와의 사이를 절연물로 채워 언더필링막(150)을 형성한다. 접속단자(204)는 언더필링막(250)으로 둘러싸이게 된다. 따라서, 언더필링막(250)에 의해 접속단자(204)와 재배선 패드(140)와의 결합이 더 견고해질 수 있다. 이어서, 제1 몰딩막(150)을 형성한다. 제1 몰딩막(150)은 이른바 개방형 몰드(Exposed Mold) 형태로 형성할 수 있다. 일례로, 제1 몰딩막(150)은 복수개의 제1 반도체 칩(110) 및 인터포저(200)를 몰딩하되, 인터포저(200)의 제1 면(202a)이 노출되도록 형성할 수 있다. 제1 면(202a)이 제1 몰딩막(150)에 의해 덮이지 않게 되므로써 접속패드(207)가 노출되고 이에 따라 후술한 바와 같이 제2 반도체 칩(도 1c의 300)이 인터포저(200)와 전기적으로 연결되는 것이 용이해질 수 있다.
도 1c를 참조하면, 인터포저(200)를 사이에 두고 제1 반도체 패키지(100)와 전기적으로 연결될 제2 반도체 패키지(300)를 제공한다. 제2 반도체 패키지(300)는 제1 반도체 패키지(100)와 동일 유사한 구조를 가지도록 형성할 수 있다. 예를 들어, 제2 반도체 패키지(300)는 제2 인쇄회로기판(302)의 전면(302f)에 제2 몰딩막(350)에 의해 보호되는 적층된 복수개의 제2 반도체 칩(310)을 포함할 수 있다. 제2 인쇄회로기판(302)과 제2 반도체 칩(310) 사이에, 그리고 제2 반도체 칩들(310) 사이에는 접착층(304)이 삽입되어 있을 수 있다.
복수개의 제2 반도체 칩(310)은 복수개의 제2 본딩 와이어(320)에 의해 제2 인쇄회로기판(302)과 전기적으로 연결될 수 있다. 제2 반도체 패키지(300)는 가령 볼 그리드 어레이(BGA) 타입의 패키지로서 제2 인쇄회로기판(302)의 배면(302b)에 복수개의 솔더볼(360)을 포함할 수 있다. 솔더볼(360)의 수와 배열은 접속패드(206)의 수와 배열과 동일할 수 있어서, 솔더볼(360)과 접속패드(206)는 상하 정렬될 수 있다.
본 실시예의 제2 반도체 패키지(300)에는 재배선 패드가 포함되어 있지 아니하다. 그러나, 제2 반도체 패키지(300) 상에 인터포저를 매개로 제3 반도체 패키지가 더 적층되는 경우 최상층의 제2 반도체 칩(310)의 활성면(310f)에는 도 1a에 도시된 바와 같은 재배선 패드가 더 형성될 수 있다.
도 1d를 참조하면, 제2 반도체 패키지(300)를 인터포저(200) 상에 적층시켜 솔더볼(360)이 접속단자(206)에 접촉되도록 한다. 솔더볼(360)과 접속단자(206)와의 견고한 접촉을 위해 열을 가할 수 있다.
상기 일련의 과정을 통해 인터포저(200)를 매개로 제1 반도체 패키지(100) 상에 제2 반도체 패키지(300)가 적층된 이른바 패키지 온 패키지(Package On Package) 타입의, 그리고 팬 인 스택킹(Fan-In Stacking) 타입의 반도체 패키지(400)가 구현될 수 있다. 제1 인쇄회로기판(102)의 배면(102b)에 외부 접속단자로서 복수개의 솔더볼(106)을 더 부착시킬 수 있다.
(제2 실시예)
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법을 도시한 단 면도이다. 제2 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 2를 참조하면, 도 1a 내지 도 1d를 참조하여 설명한 일련의 공정으로써 제1 반도체 패키지(100a) 상에 인터포저(200a)의 개재하에 제2 반도체 패키지(300a)를 적층할 수 있다. 제2 실시예의 제2 반도체 패키지(300a)는 제1 실시예의 제2 반도체 패키지(300)와 동일한 구조, 가령 볼 그리드 어레이(BGA) 타입의 패키지일 수 있다. 제1 반도체 패키지(100a)는 제1 실시예의 제1 반도체 패키지(100)와 유사한 구조를 가질 수 있다. 인터포저(200a)는 제1 실시예의 인터포저(200)와 동일하거나 유사한 구조를 가질 수 있다.
제1 실시예와 다르게, 제2 실시예의 제1 반도체 패키지(100a)는 이른바 리드 프레임(Lead Frame) 타입의 패키지일 수 있다. 예를 들어, 제1 반도체 패키지(100a)는 외부 접속단자로서 리드 프레임(103)을 가질 수 있다. 리드 프레임(103)은 제1 본딩 와이어(120)를 통해 제1 반도체 칩(110)과 전기적으로 연결될 수 있다.
인터포저(200a)를 접속 매개로 삼아 리드 프레임 타입의 제1 반도체 패키지(100a) 상에 볼 그리드 어레이(BGA) 타입의 제2 반도체 패키지(300a)를 적층할 수 있다. 제2 반도체 패키지(300a)의 솔더볼(360)이 인터포저(200a)의 접속패드(206)에 접촉되고, 접속패드(206)와 연결된 접속단자(204)가 제1 반도체 패키지(100a)의 재배선 패드(140)에 접촉되므로써 제1 반도체 패키지(100a)와 제2 반도체 패키지(300a)가 서로 전기적으로 연결될 수 있다. 즉, 본 실시예에 의하면 리드 프레임 타입의 제1 반도체 패키지(100a) 상에 볼 그리드 어레이 타입의 제2 반도체 패키지(300a)를 적층하여 패키지 온 패키지(POP) 타입의 반도체 패키지(400a)를 구현할 수 있다.
(제3 실시예)
도 3은 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다. 제3 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 3을 참조하면, 도 1a 내지 도 1d를 참조하여 설명한 일련의 공정으로써 제1 반도체 패키지(100b) 상에 인터포저(200b)의 개재하에 제2 반도체 패키지(300b)를 적층할 수 있다. 제3 실시예의 제1 반도체 패키지(100b)는 제1 실시예의 제1 반도체 패키지(100)와 동일하거나 유사한 구조일 수 있다. 제3 실시예의 제2 반도체 패키지(300b)는 제1 실시예의 제2 반도체 패키지(300)와 다르게 이른바 리드 프레임(Lead Frame) 타입의 패키지일 수 있다. 예를 들어, 제2 반도체 패키지(300b)는 외부 접속단자로서 솔더볼 대신에 리드 프레임(303)을 가질 수 있다. 리드 프레임(303)은 제2 본딩 와이어(320)를 통해 제2 반도체 칩(310)과 전기적으로 연결될 수 있다. 제3 실시예의 인터포저(200b)는 제1 실시예의 인터포저(200)와 동일하거나 유사할 수 있다.
인터포저(200b)를 접속 매개로 삼아 리드 프레임 타입의 제2 반도체 패키지(300b)를 볼 그리드 어레이(BGA) 타입의 제1 반도체 패키지(100b) 상에 적층할 수 있다. 제2 반도체 패키지(300b)의 리드 프레임(303)은 인터포저(200b)의 접속패드(206)에 접촉되고, 접속패드(206)와 연결된 접속단자(204)가 제1 반도체 패키지(100b)의 재배선 패드(140)에 접촉되므로써 제1 반도체 패키지(100b)와 제2 반도체 패키지(300b)가 서로 전기적으로 연결될 수 있다. 이로써, 볼 그리드 어레이 타입의 제1 패키지(100b) 상에 리드 프레임 타입의 제2 반도체 패키지(300b)를 적층하여 패키지 온 패키지(POP) 타입의 반도체 패키지(400b)를 구현할 수 있다.
(제4 실시예)
도 4는 본 발명의 제4 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다. 제4 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 4를 참조하면, 도 1a 내지 도 1d를 참조하여 설명한 일련의 공정으로써 제1 반도체 패키지(100c) 상에 인터포저(200c)의 개재하에 제2 반도체 패키지(300c)를 적층할 수 있다. 제4 실시예의 제1 반도체 패키지(100c)는 외부 접속단자로서 리드 프레임(103)을 갖는 이른바 리드 프레임 타입의 패키지일 수 있다. 제4 실시예의 제2 반도체 패키지(300c) 역시 리드 프레임(303)을 갖는 리드 프레임 타입의 패키지일 수 있다. 제4 실시예의 인터포저(200c)는 제1 실시예의 인터포저(200)와 동일하거나 유사할 수 있다.
인터포저(200c)를 접속 매개로 삼아 리드 프레임 타입의 제2 반도체 패키지(300c)를 리드 프레임 타입의 제1 반도체 패키지(100c) 상에 적층할 수 있다. 제 2 반도체 패키지(300c)의 리드 프레임(303)은 인터포저(200c)의 접속패드(206)에 접촉되고, 접속패드(206)와 연결된 접속단자(204)가 제1 반도체 패키지(100c)의 재배선 패드(140)에 접촉되므로써 제1 반도체 패키지(100c)와 제2 반도체 패키지(300c)가 서로 전기적으로 연결될 수 있다. 이로써, 리드 프레임 타입의 패키지들(100c,300c)을 적층하여 패키지 온 패키지(POP) 타입의 반도체 패키지(400c)를 구현할 수 있다.
(제5 실시예)
도 6a 내지 도 6d는 본 발명의 제5 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 제5 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 6a를 참조하면, 제1 반도체 패키지(100d)와 인터포저(200d)를 제공한다. 제1 반도체 패키지(100d)는 예를 들어 제1 인쇄회로기판(202)의 전면(202f)에 접착층(104)의 개재하에 적어도 하나 이상의 제1 반도체 칩(110)이 적층된 것일 수 있다. 적어도 하나 이상의 제1 반도체 칩(110)은 적어도 하나 이상의 제1 본딩 와이어(120)에 의해 제1 인쇄회로기판(202)과 전기적으로 연결될 수 있다. 제1 반도체 칩(110)의 활성면(110f)은 위를 향하고 비활성면(110b)은 아래를 향하도록 배치될 수 있다. 최상층의 제1 반도체 칩(110)의 활성면(110f) 상에는 적어도 하나 이상의 재배선 패드(140)가 형성될 수 있다. 재배선 패드(140)는 활성면(110f)의 에지에 근접 배치될 수 있다.
인터포저(200d)는 제1 면(202a)과 그 반대면인 제2 면(202b)과 측면(202c)을 갖는 기판(202)을 포함할 수 있다. 제1 면(202a)에는 솔더볼이나 범프와 같은 접속단자가 접촉될 수 있는 볼 랜드와 같은 적어도 하나 이상의 접속패드(207)가 형성되고, 측면(202c)에는 적어도 하나 이상의 접속패드(207)와 전기적으로 연결된 적어도 하나 이상의 리드(205)가 형성될 수 있다. 적어도 하나 이상의 리드(205)는 측면(202c)으로부터 돌출될 수 있다. 적어도 하나 이상의 리드(205)는 적어도 하나 이상의 재배선 패드(140)와 전기적으로 연결될 수 있다.
도 8은 인터포저의 다양한 예를 도시한 평면도이다. 도 8을 참조하면, 인터포저(200d)에 있어서 접속패드(207)는 기판(202)의 제1 면(202a)의 양측 에지에 집중 배열될 수 있다(I). 다른 예로서, 접속패드(207)는 제1 면(202a)의 전영역에 고르게 분포되어 배열될 수 있다(Ⅱ). 또 다른 예로서, 접속패드(207)는 제1 면(202a)의 센터에 집중 배열될 수 있다(Ⅲ).
도 6b를 참조하면, 제1 반도체 패키지(100d) 상에 인터포저(200d)를 적층시킨다. 일례로, 최상층의 제1 반도체 칩(110)의 활성면(110f)과 인터포저(200d)의 제2 면(202b)과의 사이에 접착층(108)을 형성하여 인터포저(200d)를 적층시킬 수 있다. 이어서, 인터포저(200d)와 제1 인쇄회로기판(102)을 전기적으로 이어주는 본딩 와이어(211)를 형성한다. 본딩 와이어(211)는 다음과 같이 구성될 수 있다.
도 9a는 도 6b의 일부를 도시한 평면도이다. 도 9a를 참조하면, 제1 인쇄회로기판(102)의 전면(102f)에는 기판 패드(105)가 가령 복수개 형성되어 있을 수 있 다. 이에 따라, 본딩 와이어(211)는 리드(205)와 재배선 패드(140)를 전기적으로 연결시키는 제1 서브 본딩 와이어(210)와, 재배선 패드(140)와 기판 패드(105)를 전기적으로 연결시키는 제2 서브 본딩 와이어(212)를 포함할 수 있다.
도 6b를 다시 참조하면, 제1 반도체 패키지(100d)를 몰딩하는 제1 몰딩막(150)을 가령 에폭시 몰딩 컴파운드(EMC)를 포함하는 절연체로 형성한다. 일례로, 제1 몰딩막(150)은 이른바 개방형 몰드(Exposed Mold) 형태, 가령 복수개의 제1 반도체 칩(110) 및 인터포저(200d)를 몰딩하되, 인터포저(200d)의 제1 면(202a)이 노출되도록 형성할 수 있다.
도 6c를 참조하면, 인터포저(200d)를 사이에 두고 제1 반도체 패키지(100d) 상에 적층될 제2 반도체 패키지(300d)를 제공한다. 제2 반도체 패키지(300d)는 도 1c를 참조하여 설명한 제2 반도체 패키지(300)와 동일 유사한 구조를 가지도록 형성할 수 있다.
도 6d를 참조하면, 제2 반도체 패키지(300d)를 인터포저(200d) 상에 적층시켜 솔더볼(360)이 접속단자(207)에 접촉되도록 한다. 이에 따라, 제2 반도체 패키지(300d)는 인터포저(200d)와 전기적으로 연결될 수 있다.
상기 일련의 과정을 통해 인터포저(200d)를 매개로 제1 반도체 패키지(100d)와 제2 반도체 패키지(300d)가 전기적으로 연결된 이른바 패키지 온 패키지 타입의, 그리고 팬 인 스택킹 타입의 반도체 패키지(400d)가 구현될 수 있다. 선택적으로, 제1 인쇄회로기판(102)의 배면(102b)에 외부 접속단자로서 가령 복수개의 솔더볼(106)을 더 부착시킬 수 있다.
반도체 패키지(400d)에 있어서, 도 2 내지 도 4에 도시된 바와 같이 제1 반도체 패키지(100d)와 제2 반도체 패키지(300d) 중 적어도 어느 하나는 리드 프레임 구조로 형성할 수 있다.
(제6 실시예)
도 7은 본 발명의 제6 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이고, 도 9b는 도 7의 일부를 도시한 평면도이다. 제6 실시예는 제5 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 7을 참조하면, 도 6a 내지 도 6d를 참조하여 설명한 바와 유사하게 제1 반도체 패키지(100e) 상에 인터포저(200e)를 적층하고, 인터포저(200e)를 사이에 두고 제1 반도체 패키지(100e) 상에 제2 반도체 패키지(300e)를 적층하여 패키지 온 패키지 타입의 반도체 패키지(400e)를 구현할 수 있다. 제6 실시예의 제1 반도체 패키지(100e)는 제5 실시예의 제1 반도체 패키지(100d)와 동일 유사한 구조로 형성할 수 있다. 마찬가지로, 제6 실시예의 인터포저(200e)는 제5 실시예의 인터포저(200d)와 동일 유사한 구조로 형성할 수 있고, 제6 실시예의 제2 반도체 패키지(300e)는 제5 실시예의 제2 반도체 패키지(300d)와 동일 유사한 구조로 형성할 수 있다.
제5 실시예와 다르게, 최상층의 제1 반도체 칩(110) 상에 재배선 패드가 형성되지 않을 수 있다. 이에 따라, 인터포저(200e)는 제1 인쇄회로기판(102)과 직접 전기적으로 연결될 수 있다. 가령, 도 9b에 도시된 바와 같이, 일단은 인터포저(200e)의 리드(205)에 접촉되고 타단은 기판 패드(105)에 접촉되는 본딩 와이어(214)를 통해 인터포저(200e)는 제1 인쇄회로기판(102)과 전기적으로 직접 연결될 수 있다.
(제7 실시예)
도 10a 내지 도 10e는 본 발명의 제7 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다. 제7 실시예는 제1 실시예와 유사하므로 이하에선 상이한 점에 대해서 상세히 설명하고 동일한 점에 대해선 개략적으로 설명하거나 생략하기로 한다.
도 10a를 참조하면, 제1 반도체 패키지(100f)와 인터포저(200f)를 제공한다. 제1 반도체 패키지(100f)는 제5 실시예의 제1 반도체 패키지(100d)와 동일 유사한 구조로 형성할 수 있다. 최상층의 제1 반도체 칩(110)의 활성면(110f)에는 전기적으로 연결된 제1 재배선 패드(142)와 제2 재배선 패드(144)가 형성될 수 있다. 제1 재배선 패드(142)는 활성면(110f)의 센터에, 제2 재배선 패드(144)는 활성면(110f)의 에지에 형성될 수 있다.
도 11a는 인터포저를 도시한 평면도이다. 도 11a를 도 10a와 같이 참조하면, 인터포저(200f)는 기판(202)과, 기판(202) 내에서 평행하게 배열된 복수개의 빔 리드(208; beam lead)를 포함할 수 있다. 빔 리드(208)는 금, 구리, 니켈, 이들의 합금과 같은 도전체로 구성될 수 있다. 빔 리드(208)는 기판(202)의 일측면(예; 좌측 면)에서 그 반대측면(예: 우측면)으로 길게 연장되고 그 중심부는 폭이 가늘어진 형태, 즉 넥(208a: neck)을 포함하는 구조일 수 있다. 기판(202)은 그 중심부를 관통하여 빔 리드(208)의 넥(208a)을 노출시키는 관통홀(210)과, 빔 리드(208)의 좌우측으로 길게 연장된 부분의 일부를 노출시키는 개구부(209)를 포함할 수 있다. 개구부(209)는 후술한 바와 같이 제2 반도체 패키지의 솔더볼(도 10c의 360)이 삽입되는 공간을 제공하여 빔 리드(208)와 접촉되게 할 수 있다.
도 10b를 참조하면, 인터포저(200f)를 제1 반도체 패키지(100f) 상에 적층한다. 일례로, 인터포저(200f)를 최상층의 제1 반도체 칩(110)의 활성면(110f) 상에 적층할 수 있다. 이때, 관통홀(210)을 통해 제1 재배선 패드(142)가 노출되도록 하고, 빔 리드(208)의 넥(208a)이 제1 재배선 패드(142)와 상하 정렬되도록 한다. 인터포저(200f)와 제1 반도체 칩(110)과의 사이에 접착층(108)을 삽입시킬 수 있다.
이어서, 제1 인쇄회로기판(100)과 제2 재배선 패드(144)와의 사이에 본딩 와이어(220)를 형성하고(와이어 본딩), 빔 리드(208)의 일부를 제1 재배선 패드(142)에 접속시켜(빔 리드 본딩), 인터포저(200f)를 제1 인쇄회로기판(100)을 전기적으로 연결시킨다.
빔 리드 본딩은 다음과 같이 진행할 수 있다. 일례로, 본딩 툴(230; bonding tool)을 수직 하강시켜 빔 리드(208)의 일부, 가령 넥(208a)에 기계적 힘을 전달할 수 있다. 넥(208a)에 가해진 기계적 힘에 의해 빔 리드(208)는 두 개의 부분(208b,208c)으로 분리되고, 이들(208b,208c) 중 어느 하나(208b: 이하, 접속 빔리드) 본딩 툴(230)에 의해 제1 재배선 패드(142)에 압착되고 다른 하나(208c: 이 하, 비접속 빔 리드)는 제1 재배선 패드(142)에 압착되지 않을 수 있다. 바람직하게는, 초음파 진동을 접속 빔 리드(208b)에 인가하여 접속 빔 리드(208b)가 제1 재배선 패드(142)에 견고하게 접속되도록 할 수 있다.
도 11b는 빔 리드와 제1 재배선 패드와의 접속을 도시한 평면도이다. 도 11b를 참조하면, 접속 빔 리드(208b)와 비접속 빔 리드(208c)는 번갈아 배치될 수 있다. 일례로, 제1 열(N1)에서는 접속 빔 리드(208b)가 제1 재배선 패드(142)의 좌측에 배치되고 비접속 빔 리드(208c)는 제1 재배선 패드(142)의 우측에 배치될 수 있다. 제2 열(N2)에서는 이와 반대로 접속 빔 리드(208b)는 제1 재배선 패드(142)의 우측에 비접속 빔 리드(208c)는 제1 재배선 패드(142)의 좌측에 배치될 수 있다. 이러한 배열은 제K 열(Nk: k는 임의의 정수)까지 반복될 수 있다.
도 10c를 참조하면, 제1 반도체 패키지(100f)를 몰딩하는 제1 몰딩막(150)을 가령 에폭시 몰딩 컴파운드(EMC)를 포함하는 절연체로 형성한다. 일례로, 제1 몰딩막(150)은 이른바 개방형 몰드(Exposed Mold) 형태, 가령 복수개의 제1 반도체 칩(110) 및 인터포저(200f)를 몰딩하되, 인터포저(200f)의 상면이 노출되도록 형성할 수 있다. 이에 따라, 접속 빔 리드(208b)와 비접속 빔 리드(208c)는 개구부(209)를 통해 외부로 노출될 수 있다.
도 10d를 참조하면, 인터포저(200f)를 사이에 두고 제1 반도체 패키지(100f) 상에 적층될 제2 반도체 패키지(300f)를 제공한다. 제2 반도체 패키지(300f)는 도 1c를 참조하여 설명한 제2 반도체 패키지(300)와 동일 유사한 구조를 가지도록 형 성할 수 있다.
도 10e를 참조하면, 제2 반도체 패키지(300f)를 인터포저(200f) 상에 적층시켜 솔더볼(360)이 개구부(209)에 삽입되도록 한다. 개구부(209)에 삽입된 솔더볼(360)은 빔 리드(208b,208c)에 접속되고, 특히 접속 빔 리드(208b)에 접속되는 솔더볼(360)을 통해 제2 반도체 패키지(300f)는 인터포저(200f)와 전기적으로 연결될 수 있다. 결과적으로, 제2 반도체 패키지(300f)는 인터포저(200f)를 경유하여 제1 인쇄회로기판(102)과 전기적으로 연결될 수 있다.
상기 일련의 과정을 통해 인터포저(200f)를 매개로 제1 반도체 패키지(100f)와 제2 반도체 패키지(300f)가 전기적으로 연결된 이른바 패키지 온 패키지 타입의, 그리고 팬 인 스택킹 타입의 반도체 패키지(400f)가 구현될 수 있다. 선택적으로, 제1 인쇄회로기판(102)의 배면(102b)에 외부 접속단자로서 가령 복수개의 솔더볼(106)을 더 부착시킬 수 있다.
(응용예)
도 12a 내지 12c는 본 발명 실시예에 따른 반도체 패키지의 응용예를 도시한 것이다.
도 12a를 참조하면, 상술한 반도체 패키지(400-400f)는 다양한 종류의 반도체 소자들을 구비하는 패키지 모듈(1200)에 적용될 수 있다. 패키지 모듈(1200)은 외부연결단자(1240)가 구비된 기판(1210)과, 이 기판(1210)에 실장된 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)을 포함할 수 있다. 반도체 집적회로 칩들(1220,1230)은 본 발명 실시예의 패키지 기술이 적용된 것일 수 있다. 패키지 모듈(1200)은 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 12b를 참조하면, 상술한 반도체 패키지(400-400f)는 전자 시스템(1300)에 적용될 수 있다. 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 데이터들이 이동하는 통로를 제공하는 버스(1350)를 통하여 결합될 수 있다.
예컨대, 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(1310) 및 기억 장치(1330)는 본 발명 실시예에 따른 반도체 패키지(400-400f)를 적어도 어느 하나를 포함할 수 있다. 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(1330)는 데이터 및/또는 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다.
기억 장치(1330)는 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
도 12c를 참조하면, 상술한 본 발명 실시예의 반도체 패키지(400-400f)는 메모리 카드(1400)의 형태로 제공될 수 있다. 일례로, 메모리 카드(1400)는 비휘발 성 기억 장치(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 비휘발성 기억 장치(1410) 및 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(1420)는 호스트(1430)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 비휘발성 기억 장치(1410)를 제어할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 패키지를 제조하는 반도체 산업을 비롯하여 반도체 패키지를 이용하는 전자 제품을 생산하는 제조업, 통신산업 등에 널리 유용하게 응용될 수 있다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 2는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 3은 본 발명의 제3 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 4는 본 발명의 제4 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 5는 재배선 패드의 배열의 예를 도시한 평면도.
도 6a 내지 도 6d는 본 발명의 제5 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 7은 본 발명의 제6 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 8은 도 6a의 인터포저의 다양한 예를 도시한 평면도.
도 9a는 도 6b의 일부를 도시한 평면도.
도 9b는 도 7의 일부를 도시한 평면도.
도 10a 내지 도 10e는 본 발명의 제7 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 11a는 도 10b의 인터포저를 도시한 평면도.
도 11b는 빔 리드와 제1 재배선 패드와의 접속을 도시한 평면도.
도 12a는 본 발명 실시예의 반도체 패키지를 응용한 패키지 모듈을 도시한 평면도.
도 12b는 본 발명 실시예의 반도체 패키지를 응용한 전자 시스템을 도시한 블록도.
도 12c는 본 발명 실시예의 반도체 패키지를 응용한 메모리 카드를 도시한 블록도.

Claims (20)

  1. 적어도 하나의 제1 반도체 칩을 포함하는 제1 패키지와;
    외부 접속단자와 적어도 하나의 제2 반도체 칩을 포함하고, 상기 제1 반도체 패키지 상에 적층되는 제2 패키지와; 그리고
    상기 제1 및 제2 패키지 사이에 배치되어 상기 외부 접속단자와 접속되므로써 상기 제1 및 제2 패키지를 전기적으로 연결하는 인터포저를;
    포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 인터포저는:
    상기 외부 접속단자와 접속되어 상기 제2 패키지와 전기적으로 연결되는 매개 접속패드와; 그리고
    상기 매개 접속패드와 전기적으로 연결되며, 상기 제1 패키지와 전기적으로 연결되는 매개 접속단자를;
    포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 인터포저와 상기 제1 반도체 칩과의 사이에,
    상기 인터포저와 상기 제1 반도체 칩 사이의 공간을 채우는 언더필링막을 더 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 제1 패키지는 상기 제1 반도체 칩 상에 배치되어 상기 언더필링막으로 둘러싸인 재배선 패드를 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 매개 접속단자는 상기 재배선 패드와 접속되며 상기 언더필링막으로 둘러싸인 솔더볼 또는 솔더범프를 포함하는 반도체 패키지.
  6. 제2항에 있어서,
    상기 인터포저와 상기 제1 반도체 칩과의 사이에,
    상기 인터포저를 상기 제1 반도체 칩 상에 접착시키는 접착층을 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 매개 접속단자는 상기 인터포저를 상기 제1 패키지와 전기적으로 이어주는 본딩 와이어가 접속되는 리드를 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 패키지는 상기 제1 반도체 칩의 에지 상에 배치되어 상기 매개 접속단자에 접속되는 재배선 패드를 더 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 인터포저는:
    상기 외부 접속단자와 접속되고 상기 제1 반도체 칩과 접속되는 제1 빔 리드와; 그리고
    상기 외부 접속단자와는 접속하되 상기 제1 반도체 칩과는 접속되지 않는 제2 빔 리드를;
    포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1 패키지는:
    상기 제1 반도체 칩의 센터 상에 배치되어 상기 제1 빔 리드와 접속되는 제1 재배선 패드와; 그리고
    상기 제1 반도체 칩의 에지 상에 배치되어 상기 제1 재배선 패드와 전기적으로 연결된 제2 재배선 패드를;
    포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 인터포저를 상기 제1 반도체 칩 상에 접착시키는 접착층을 더 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제1 패키지는:
    상기 적어도 하나의 제1 반도체 칩과 상기 인터포저를 몰딩하되, 상기 인터포저의 일면을 노출시키는 몰딩막을 더 포함하는 반도체 패키지.
  13. 제1 인쇄회로기판 상에 복수개의 제1 반도체 칩이 실장된 제1 패키지를 제공하고;
    외부 접속단자가 부착된 제2 인쇄회로기판 상에 복수개의 제2 반도체 칩이 실장된 제2 패키지를 제공하고;
    상기 제1 및 제2 패키지와 접속되는 인터포저를 상기 제1 및 제2 패키지 사이에 제공하고; 그리고
    상기 인터포저를 매개로 삼아 상기 제1 및 제2 패키지를 전기적으로 연결시키는 것을;
    포함하는 반도체 패키지의 제조방법.
  14. 제13항에 있어서,
    상기 제1 및 제2 패키지를 전기적으로 연결시키는 것은:
    상기 복수개의 제1 반도체 칩 중 최상층의 제1 반도체 칩 상에 상기 인터포저를 적층하고;
    상기 인터포저를 상기 제1 인쇄회로기판에 전기적으로 연결시키고; 그리고
    상기 인터포저 상에 상기 제2 패키지를 적층하여 상기 외부 접속단자를 상기 인터포저에 접속시키는 것을;
    포함하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 제1 패키지를 제공하는 것은:
    상기 최상층의 복수개의 제1 반도체 칩 상에 상기 인터포저와 접속되는 재배선 패드를 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  16. 제15항에 있어서,
    상기 인터포저를 제공하는 것은:
    상기 최상층의 제1 반도체 칩과 대면하는 하면과, 그 반대면인 상면을 가지는 기판과; 상기 상면을 통해 노출되어 상기 외부 접속단자와 접속되는 매개 접속패드와; 그리고 상기 매개 접속패드와 전기적으로 연결되고 상기 하면을 통해 노출되어 상기 재배선 패드와 접속되는 매개 접속단자를 포함하는 인터포저를 제공하는 것을;
    포함하는 반도체 패키지의 제조방법.
  17. 제16항에 있어서,
    상기 제1 패키지와 상기 인터포저를 몰딩하는 것을 더 포함하되, 상기 인터포저의 상면은 몰딩하지 아니하여 상기 매개 접속패드를 노출시키는 것을 더 포함하는 반도체 패키지의 제조방법.
  18. 제15항에 있어서,
    상기 인터포저를 제공하는 것은:
    상기 최상층의 제1 반도체 칩과 대면하는 하면과, 그 반대면인 상면과, 상기 상하면을 이어주는 측면을 가지는 기판과; 상기 상면을 통해 노출되어 상기 외부 접속단자와 접속되는 매개 접속패드와; 그리고 상기 매개 접속패드와 전기적으로 연결되고 상기 측면을 통해 돌출되어 상기 재배선 패드와 접속되는 매개 접속리드를 포함하는 인터포저를 제공하는 것을;
    포함하는 반도체 패키지의 제조방법.
  19. 제15항에 있어서,
    상기 인터포저를 제공하는 것은:
    상기 외부 접속단자와 접속되고 상기 재배선 패드와 접속되는 제1 빔 리드와, 상기 외부 접속단자와는 접속하되 상기 재배선 패드와는 접속되지 않는 제2 빔 리드와, 그리고 상기 제1 및 제2 빔 리드를 노출시켜 상기 외부 접속단자가 삽입되는 개구부를 갖는 기판을 포함하는 인터포저를 제공하는 것을;
    포함하는 반도체 패키지의 제조방법.
  20. 제14항에 있어서,
    상기 인터포저를 제공하는 것은:
    상기 최상층의 제1 반도체 칩과 대면하는 하면과, 그 반대면인 상면과, 상기 상하면을 이어주는 측면을 가지는 기판과; 상기 상면을 통해 노출되어 상기 외부 접속단자와 접속되는 매개 접속패드와; 그리고 상기 매개 접속패드와 전기적으로 연결되고 상기 측면을 통해 돌출되어 상기 제1 인쇄회로기판과 본딩 와이어를 통해 접속되는 매개 접속리드를 포함하는 인터포저를 제공하는 것을;
    포함하는 반도체 패키지의 제조방법.
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