KR101343199B1 - 반도체 패키지 - Google Patents

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KR101343199B1
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Abstract

본 발명은 반도체 패키지에 관한 것이다.
본 발명의 실시 예에 따르면, 제1 배선 패턴이 형성된 제1 기판, 제1 기판 상부에 접촉되어 실장되는 제1 반도체 소자, 제2 배선 패턴이 형성된 제2 기판, 제1 반도체 소자 상부에 실장 되며, 제2 기판 하부와 접촉되는 제3 반도체 소자 및 제1 반도체 소자와 제3 반도체 소자 사이에 위치하며, 외부로 돌출된 한 개 이상의 상부 전극 및 하부 전극을 포함하는 제3 배선 패턴이 형성되며, 하부 전극은 제1 반도체 소자와 접촉되며, 상부 전극은 제3 반도체 소자와 접촉되는 제3 기판을 포함하는 반도체 패키지가 제공된다.

Description

반도체 패키지{SEMICONDUCTOR DEVICE PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전력용 전자산업이 발전함에 따라 전력 반도체 모듈의 소형화, 고밀도화가 중요성이 증대되고 있다. 이에 따라 반도체 소자 자체의 크기를 줄이는 시도와 더불어 모듈 자체의 소형화가 중요한 과제가 되고 있다. 전자기기들의 경박 단소화 추세에 따라 그의 핵심 소자인 패키지의 고밀도, 고실장화가 중요한 요인으로 대두되고 있다. 그에 따라 리드 프레임, 인쇄회로기판, 회로 필름 등 여러 가지 형태의 기판을 이용하여 다양한 구조의 반도체 패키지가 제작되고 있다. 최근에는 반도체 패키지의 크기를 줄이면서도 고집적화를 가능하게 하는 방안으로 칩 크기에 가깝게 제조되는 칩 스케일 패키지, 복수개의 칩 또는 패키지를 실장 된 적층 칩 패키지(Multi Chip Package: MCP), 시스템 인 패키지, 복합 기판을 이용한 패키지, 패키지끼리 적층 시킨 패키지 등 다양한 구조의 패키지가 제안되고 있다.(한국 공개특허공보 제10-2009-0093163호)
이 형식의 전력 반도체 패키지는 절연기판을 이용하여 하나의 기판 위에 다수의 반도체 소자를 솔더링하여 붙이고, 하우징 케이스가 접합 되는 구조로 형성된다. 그리고 와이어 본딩 또는 솔더링을 사용해 반도체 소자와 기판, 기판과 하우징에 삽입된 단자를 연결한다. 여기서 반도체 소자와 실리콘 겔과 같은 절연 수지에 의해 보호된다.
하나의 기판에 반도체 소자들을 병렬배치하기 위해서는 많은 비교적 넓은 공간이 요구되며, 방열판이 패키지의 하부에만 배치되는 구조이어서 방열이 효율적으로 이루어질 수 없다.
본 발명은 반도체 소자가 적층 되는 구조에 의해서 소형화가 가능한 반도체 패키지를 제공하는 데 있다.
본 발명은 직렬 및 병렬 연결이 가능한 반도체 패키지를 제공하는 데 있다.
본 발명은 방열 성능이 향상된 반도체 패키지를 제공하는 데 있다.
본 발명의 일 측면에 따르면, 제1 배선 패턴이 형성된 제1 기판, 제1 기판 상부에 접촉되어 실장되는 제1 반도체 소자, 제2 배선 패턴이 형성된 제2 기판, 제1 반도체 소자 상부에 실장 되며, 제2 기판 하부와 접촉되는 제3 반도체 소자 및 제1 반도체 소자와 제3 반도체 소자 사이에 위치하며, 외부로 돌출된 한 개 이상의 상부 전극 및 하부 전극을 포함하는 제3 배선 패턴이 형성되며, 하부 전극은 제1 반도체 소자와 접촉되며, 상부 전극은 제3 반도체 소자와 접촉되는 제3 기판을 포함하는 반도체 패키지가 제공된다.
제3 기판은 제3 배선 패턴의 상부 및 하부에 절연막이 형성되되, 상부 전극 및 하부 전극은 노출될 수 있다.
제1 반도체 소자는 제3 기판의 상부 전극에 접촉되며, 제3 반도체 소자는 제3 기판의 하부 전극에 접촉되어, 제1 반도체 소자와 제3 반도체 소자가 직렬 연결될 수 있다.
제1 반도체 소자와 이격 되며, 제1 기판 상부에 접촉되어 실장되는 제2 반도체 소자를 더 포함할 수 있다.
제1 반도체 소자와 제2 반도체 소자는 제3 기판의 다수개의 하부 전극에 각각 접촉되어 상호 병렬 연결될 수 있다.
제1 기판과 제2 기판 사이에 형성된 내부 공간을 외부와 차단하도록 제1 기판 및 제2 기판을 감싸는 하우징을 더 포함할 수 있다.
하우징 내부 공간에 충전된 절연 수지를 더 포함할 수 있다.
하우징의 상부와 하부 사이에 위치하여 제1 기판, 제2 기판 및 제3 기판 사이에 제1 반도체 소자 및 제3 반도체 소자가 적층 되는 이격 공간을 형성하는 댐퍼를 더 포함할 수 있다.
댐퍼는 탄성 부재로 형성될 수 있다.
제1 기판, 제2 기판 및 제3 기판 중 적어도 하나와 접촉되어 전기적으로 연결되는 클립을 더 포함할 수 있다.
클립은 탄성을 가진 전도성 금속 일 수 있다.
제1 기판 하부에 형성되는 제1 방열판을 더 포함할 수 있다.
제2 기판 상부에 형성되는 제2 방열판을 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 반도체 패키지는 반도체 소자가 적층 되는 구조에 의해서, 소형화가 가능하다.
본 발명의 실시 예에 따른 반도체 패키지는 제1 기판 내지 제3 기판에 의해서 반도체 소자가 연결됨에 따라 직렬 연결 및 병렬 연결이 모두 가능하다.
본 발명의 실시 예에 따른 반도체 패키지는 하우징의 상부 및 하부에 모두 방열판 형성이 가능하므로 방열 성능을 향상시킬 수 있다.
도1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도2는 본 발명의 실시 예에 따른 반도체 패키지의 반도체 소자 접합을 나타낸 예시도이다.
도3은 본 발명의 실시 예에 따른 제3 기판의 전극을 나타낸 예시도이다.
도4는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 패키지에 관하여 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도1을 참조하면, 반도체 패키지(100)는 제1 기판(110), 제2 기판(120), 제3 기판(130), 제1 반도체 소자(141), 제2 반도체 소자(142), 제3 반도체 소자(143), 제4 반도체 소자(144) 및 하우징(150)을 포함할 수 있다.
제1 기판(110)은 제1 배선 패턴(미도시)이 형성될 수 있다.
제1 기판(110)은 인쇄회로기판(PCB; printed circuit board), 세라믹 기판, 절연된 금속 기판(IMS; insulated metal substrate), 프리-몰딩(pre-molding) 기판, 또는 디비씨(DBC; direct bonded copper) 기판을 포함할 수 있다. 또한, 제1 기판(110)은 리드 프레임에 의해서 제공되는 도전성 기판일 수 있다. 또한, 제1 기판(110)은 금속계 질화물 또는 세라믹 재료로 이루어질 수 있다. 예를 들어, 제1 기판(110)은 알루미늄 질화물, 실리콘 질화물, 알루미늄 산화물 또는 베릴륨 산화물을 포함하여 형성될 수 있다. 이는 제1 기판(110)의 실시 예로 제1 기판(110)의 재료는 이에 한정되는 것은 아니다.
이와 같은 제1 기판(110)은 제1 배선 패턴(미도시)이 형성될 수 있다. 제1 배선 패턴(미도시)은 통상적인 배선 패턴 형성 방법으로 형성될 수 있다. 예를 들어, 제1 배선 패턴(미도시)은 화학 기상 증착법(CVD; chemical vapor deposition), 물리 기상 증착법(PVD; physical vapor deposition), 무전해 도금법, 또는 무전해 도금법에 의해서 형성될 수 있다. 제1 배선 패턴(미도시)은 전도성 금속으로 형성될 수 있다. 예를 들어, 제1 배선 패턴(미도시)은 알루미늄, 알루미늄 합금, 구리, 구리 합금, 니켈, 금 또는 이들의 합금에 의해서 형성될 수 있다.
제1 기판(110)은 제1 배선 패턴(미도시)을 보호하기 위한 제1 절연막(미도시)이 형성될 수 있다. 제1 절연막(미도시)은 제1 반도체 소자(141) 및 제2 반도체 소자(142)와 접촉되어 전기적으로 연결되는 부분을 제외한 제1 기판(110)의 전 영역에 형성될 수 있다.
제1 기판(110)의 제1 배선 패턴(미도시)이 형성된 일면과 대향하는 타면은 하우징 하부(151) 내부면에 접합 될 수 있다.
제2 기판(120)은 일면에 제2 배선 패턴(미도시)이 형성될 수 있다.
제2 기판(120) 역시 제1 기판(110)과 동일한 재질로 형성될 수 있다. 또한, 제2 기판(120)에 형성되는 제2 배선 패턴(미도시)은 제1 배선 패턴(미도시)과 동일한 방식으로 형성될 수 있다. 제2 기판(120)의 제2 배선 패턴(미도시)이 형성된 일면과 대향 하는 타면은 하우징 상부(152) 내부면 접합 될 수 있다.
제2 기판(120)은 제2 배선 패턴(미도시)을 보호하기 위한 제2 절연막(미도시)이 형성될 수 있다. 제2 절연막(미도시)은 제3 반도체 소자(143) 및 제4 반도체 소자(144)와 접촉되어 전기적으로 연결되는 부분을 제외한 제2 기판(120)의 전 영역에 형성될 수 있다.
제3 기판(130)은 제3 배선패턴이 형성될 수 있다.
제3 기판(130) 역시 제1 기판(110)과 동일한 재질로 형성될 수 있다. 또한, 제3 기판(130)에 형성되는 제3 배선 패턴(131)은 제1 배선 패턴(미도시)과 동일한 방식으로 형성될 수 있다.
또한 제3 기판(130)에는 상부 전극(133) 및 하부 전극(134)이 형성될 수 있다. 상부 전극(133) 및 하부 전극(134)은 제3 배선 패턴(131)과 전기적으로 연결되며, 제2 기판(120) 보다 외부로 돌출되도록 형성될 수 있다. 상부 전극(133) 및 하부 전극(134)은 제1 반도체 소자(141) 내지 제4 반도체 소자(144)와 접촉하여 전기적으로 연결되는 부분이다.
제3 기판(130)은 제3 배선 패턴(131)을 보호하기 위한 제3 절연막(132)이 형성될 수 있다. 제3 절연막(132)은 외부로 돌출된 상부 전극(133) 및 하부 전극(134)을 제외한 전 영역에 형성될 수 있다.
제1 반도체 소자(141) 내지 제4 반도체 소자(144)는 전력 소자 또는 제어 소자가 될 수 있다. 예를 들어, 제1 반도체 소자(141) 및 제2 반도체 소자는 전력 소자가 될 수 있다. 또한, 제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제어 소자가 될 수 있다.
제1 반도체 소자(141) 및 제2 반도체 소자(142)는 제1 기판(110) 상부에 실장 될 수 있다. 또한, 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 제1 기판(110)에 의해서 전기적으로 연결될 수 있다. 이때, 제1 기판(110)과 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 비 솔더링 방식에 의해 전기적으로 연결 될 수 있다. 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 상부의 압력에 의해서 제1 기판(110)과 상호 접촉될 수 있다. 즉, 제1 기판(110)의 제1 배선 패턴(미도시)에 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 실장 된 상태에서, 하우징 체결시 가해지는 압력에 의해서 제1 기판(110)에 접촉될 수 있다. 이와 같은 방식으로 제1 기판(110)과 제1 반도체 소자(141) 및 제2 반도체 소자(142)가 전기적으로 연결될 수 있다.
또한 제1 반도체 소자(141) 및 제2 반도체 소자(142) 상부에는 제3 기판(130)이 실장 될 수 있다. 이때, 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 제3 기판(130)의 하부 전극(134)에 각각 접촉됨으로써, 상호 전기적으로 연결될 수 있다. 즉, 제3 기판(130)과 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 비 솔더링 방식에 의해 전기적으로 연결될 수 있다.
제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제3 기판(130) 상부에 실장 될 수 있다. 제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제3 기판(130) 상부에 형성된 상부 전극(133)에 각각 접촉됨으로써, 상호 전기적으로 연결될 수 있다. 즉, 제3 기판(130)과 제3 반도체 소자(143) 및 제4 반도체 소자(144)는 비 솔더링 방식에 의해 전기적으로 연결될 수 있다.
제3 반도체 소자(143) 및 제4 반도체 소자(144) 상부에는 제2 기판(120)이 실장 될 수 있다. 이때, 제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제2 기판(120)과 비 솔더링 방식에 의해 전기적으로 연결될 수 있다. 즉, 제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제2 기판(120)에 형성된 제2 배선 패턴과 접촉함으로써, 전기적으로 연결될 수 있다.
제1 반도체 소자(141) 내지 제4 반도체 소자(144)는 배선 패턴이 형성된 제1 기판(110) 내지 제3 기판(130)에 의해서 비 솔더링 방식으로 상호 전기적으로 연결될 수 있다. 또한, 상부 전극(133) 및 하부 전극(134)이 형성된 제3 기판(130)에 의해서 제1 반도체 소자(141) 내지 제4 반도체 소자(144)가 적층 되는 구조를 형성할 수 있다. 또한, 제3 기판(130)의 상부 전극(133) 및 하부 전극(134)에 의해서 상하부에 적층된 구조의 반도체 소자가 직렬로 연결될 수 있다. 도1에 도시된 바를 예로 들면, 제1 반도체 소자(141)와 제2 반도체 소자(142)는 제3 기판(130)에 의해서 상부 전극(133) 및 하부 전극(134)을 통해서 직렬 연결될 수 있다. 또한, 제1 기판(110) 및 제2 기판(120)에 의해서 동일 기판에 실장 된 반도체 소자가 병렬로 연결될 수 있다. 도1에 도시된 바를 예로 들면, 제1 반도체 소자(141)와 제2 반도체 소자(142)는 제1 기판(110)에 의해서 병렬로 연결될 수 있다. 제3 반도체 소자(143)와 제4 반도체 소자(144)는 제2 기판(120)에 의해서 병렬로 연결될 수 있다.
하우징(150)은 제1 기판(110)과 제2 기판(120) 사이에 형성된 내부 공간을 외부와 차단하도록 상기 제1 기판(110) 및 상기 제2 기판(120)을 감싸는 구조를 가질 수 있다. 하우징(150)은 절연 재질로 형성될 수 있다. 하우징(150) 내부는 하우징(150) 내부에 위치하는 구조물을 보호하기 위한 절연 수지(160)로 충전될 수 있다.
도2는 본 발명의 실시 예에 따른 반도체 패키지의 반도체 소자 접합을 나타낸 예시도이다.
도2는 도1의 A 영역을 확대하여 도시한 것이다.
도2를 참조하면, 제1 기판(110) 상부에 제1 반도체 소자(141)가 실장 될 수 있다. 또한, 제1 반도체 소자(141) 상부에는 제3 기판(130)이 실장 될 수 있다. 이때, 제1 반도체 소자(141)는 제3 기판(130)의 하부 전극(134)에 접촉될 수 있다. 제1 반도체 소자(141)는 전력 소자로, 예를 들어 IGBT(Insulated Gate Bipolar Transistor)일 수 있다. 제1 반도체 소자(141)의 콜렉터(collector) 및 이미터(emitter)는 제3 기판의 제1 하부 전극(134) 및 제2 하부 전극(134)에 각각 접촉될 수 있다. 이때, 제1 하부 전극(134) 및 제2 하부 전극(134)은 제3 배선 패턴(131)에 의해서 전기적으로 절연되도록 형성될 수 있다. 또한, 제1 반도체 소자(141)의 게이트(gate)는 제1 기판(110)의 제1 배선 패턴(미도시)과 접촉할 수 있다.
제3 기판(130) 상부에 제3 반도체 소자(143)가 실장 될 수 있다. 또한, 제3 반도체 소자(143) 상부에는 제2 기판(120)이 실장 될 수 있다. 이때, 제3 반도체 소자(143)는 제3 기판(130)의 상부 전극(133)에 접촉될 수 있다. 제3 반도체 소자(143)는 제어 소자로, 예를 들어, 다이오드(Diode)일 수 있다. 제3 반도체 소자(143)의 캐소드(cathode)는 제3 기판(130)의 상부 전극(133)과 접촉될 수 있다. 또한, 제3 반도체 소자(143)의 에노드(anode)는 제2 기판(120)의 제2 배선 패턴(미도시)과 접촉할 수 있다.
이와 같은 제1 반도체 소자(141)와 제3 반도체 소자(143)의 적층 구조와 제3 기판(130)에 의해서 제1 반도체 소자(141)와 제3 반도체 소자(143)는 직렬 연결될 수 있다.
도2의 제2 하부 전극(134) 및 도1을 참고하면, 제1 반도체 소자(141)와 접촉된 제2 하부 전극(134)의 타측과 제2 반도체 소자(142)가 연결됨을 알 수 있다. 따라서, 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 제3 기판(130)에 의해서 병렬 연결될 수 있다.
도3은 본 발명의 실시 예에 따른 제3 기판의 전극을 나타낸 예시도이다.
도3은 도2의 B영역을 확대하여 도시한 것이다.
도3을 참조하면, 제3 기판(130)은 외부로 돌출된 형태의 전극(133, 134)을 포함할 수 있다. 이와 같이 외부로 돌출된 형태의 전극(133, 134)이 반도체 소자(141, 143)에 접촉됨으로써, 반도체 소자(141, 143)와 전기적으로 연결될 수 있다.
제3 기판(130)은 상부 및 하부에 제3 절연막(132)이 형성되어 있다. 이때, 제3 절연막(132)은 전극(133, 134)이 외부에 노출되도록 제3 기판(130)에 형성될 수 있다.
도3에는 제3 기판(130)이 하부로 돌출된 형태를 갖는 하부 전극(134)만을 도시하였지만, 제3 기판(130)에 형성되는 전극의 돌출 방향, 위치 및 개수는 당업자에 의해서 용이하게 변경될 수 있다.
도4는 본 발명의 다른 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도4를 참조하면, 반도체 패키지(100)는 제1 기판(110), 제2 기판(120), 제3 기판(130), 제1 반도체 소자(141), 제3 반도체 소자(143), 제2 반도체 소자(142), 제2 반도체 소자(142), 하우징(150), 클립(180), 댐퍼(170), 제1 방열판(191) 및 제2 방열판(192)를 포함할 수 있다.
제1 기판(110)은 제1 배선 패턴(미도시)이 형성될 수 있다.
제1 기판(110)은 인쇄회로기판(PCB; printed circuit board), 세라믹 기판, 절연된 금속 기판(IMS; insulated metal substrate), 프리-몰딩(pre-molding) 기판, 또는 디비씨(DBC; direct bonded copper) 기판을 포함할 수 있다. 또한, 제1 기판(110)은 리드 프레임에 의해서 제공되는 도전성 기판일 수 있다. 또한, 제1 기판(110)은 금속계 질화물 또는 세라믹 재료로 이루어질 수 있다. 예를 들어, 제1 기판(110)은 알루미늄 질화물, 실리콘 질화물, 알루미늄 산화물 또는 베릴륨 산화물을 포함하여 형성될 수 있다. 이는 제1 기판(110)의 실시 예로 제1 기판(110)의 재료는 이에 한정되는 것은 아니다.
이와 같은 제1 기판(110)은 제1 배선 패턴(미도시)이 형성될 수 있다. 제1 배선 패턴(미도시)은 통상적인 배선 패턴 형성 방법으로 형성될 수 있다. 예를 들어, 제1 배선 패턴(미도시)은 화학 기상 증착법(CVD; chemical vapor deposition), 물리 기상 증착법(PVD; physical vapor deposition), 무전해 도금법, 또는 무전해 도금법에 의해서 형성될 수 있다. 제1 배선 패턴(미도시)은 전도성 금속으로 형성될 수 있다. 예를 들어, 제1 배선 패턴(미도시)은 알루미늄, 알루미늄 합금, 구리, 구리 합금, 니켈, 금 또는 이들의 합금에 의해서 형성될 수 있다. 제1 기판(110)의 제1 배선 패턴(미도시)이 형성된 일면과 대향 하는 타면은 하우징 하부(151) 내부면에 접합 될 수 있다.
제2 기판(120)은 일면에 제2 배선 패턴(미도시)이 형성될 수 있다.
제2 기판(120) 역시 제1 기판(110)과 동일한 재질로 형성될 수 있다. 또한, 제2 기판(120)에 형성되는 제2 배선 패턴(미도시)은 제1 배선 패턴(미도시)과 동일한 방식으로 형성될 수 있다. 제2 기판(120)의 제2 배선 패턴(미도시)이 형성된 일면과 대향 하는 타면은 하우징 상부(152) 내부면과 접합 될 수 있다.
제3 기판(130)은 제3 배선패턴이 형성될 수 있다.
제3 기판(130) 역시 제1 기판(110)과 동일한 재질로 형성될 수 있다. 또한, 제3 기판(130)에 형성되는 제3 배선 패턴(131)은 제1 배선 패턴(미도시)과 동일한 방식으로 형성될 수 있다.
또한, 제3 기판(130)에는 상부 전극(133) 및 하부 전극(134)이 형성될 수 있다. 상부 전극(133) 및 하부 전극(134)은 제3 배선 패턴(131)과 전기적으로 연결되며, 제2 기판(120)보다 외부로 돌출되도록 형성될 수 있다. 상부 전극(133) 및 하부 전극(134)은 제1 반도체 소자(141) 내지 제4 반도체 소자(144)와 접촉하여 전기적으로 연결되는 부분이다.
제1 기판(110), 제2 기판(120) 및 제3 기판(130)은 각각의 배선 패턴을 보호하기 위한 절연막이 형성될 수 있다. 절연막은 제1 반도체 소자(141) 내지 제4 반도체 소자(144) 각각과 접촉되어 전기적으로 연결되는 부분을 제외하고 형성될 수 있다. 예를 들어, 제3 기판(130)은 제1 반도체 소자(141) 내지 제4 반도체 소자(144)와 접촉되는 상부 전극(133) 및 하부 전극(134)이 노출되도록 절연막이 형성될 수 있다.
제1 반도체 소자(141) 내지 제4 반도체 소자(144)는 전력 소자 또는 제어 소자가 될 수 있다. 예를 들어, 제1 반도체 소자(141) 및 제2 반도체 소자는 전력 소자가 될 수 있다. 또한, 제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제어 소자가 될 수 있다.
제1 반도체 소자(141) 및 제2 반도체 소자(142)는 제1 기판(110)과 전기적으로 연결될 수 있다. 이때, 제1 기판(110)과 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 비 솔더링 방식에 의해 전기적으로 연결될 수 있다.
제1 반도체 소자(141) 및 제2 반도체 소자(142) 상부에는 제2 기판(120)이 실장 될 수 있다. 이때, 제1 반도체 소자(141) 및 제2 반도체 소자(142)는 제2 기판(120)의 하부 전극(134)에 각각 접촉됨으로써, 상호 전기적으로 연결될 수 있다.
제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제3 기판(130) 상부에 실장 될 수 있다. 제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제3 기판(130) 상부에 형성된 상부 전극(133)에 각각 접촉됨으로써, 상호 전기적으로 연결될 수 있다.
제3 반도체 소자(143) 및 제4 반도체 소자(144) 상부에는 제2 기판(120)이 실장 될 수 있다. 이때, 제3 반도체 소자(143) 및 제4 반도체 소자(144)는 제2 기판(120)과 비 솔더링 방식에 의해 전기적으로 연결될 수 있다.
이와 같이, 제1 반도체 소자(141) 내지 제4 반도체 소자(144)는 배선 패턴이 형성된 제1 기판(110) 내지 제3 기판(130)에 의해서 비 솔더링 방식으로 상호 전기적으로 연결될 수 있다. 또한, 상부 전극(133) 및 하부 전극(134)이 형성된 제3 기판(130)에 의해서 제1 반도체 소자(141) 내지 제4 반도체 소자(144)가 적층 되는 구조를 형성할 수 있다. 도1에 도시된 바를 예로 들면, 제1 반도체 소자(141)와 제3 반도체 소자(143)가 제3 기판(130)에 의해서 적층될 수 있다. 또한, 제2 반도체 소자(142)와 제4 반도체 소자(144)가 제3 기판(130)에 의해서 적층될 수 있다.
또한, 제3 기판(130)의 상부 전극(133) 및 하부 전극(134)에 의해서 상하부에 적층된 구조의 반도체 소자가 직렬로 연결될 수 있다. 도1에 도시된 바를 예로 들면, 제1 반도체 소자(141)와 제2 반도체 소자(142)는 제3 기판(130)에 의해서 상부 전극(133) 및 하부 전극(134)을 통해서 직렬 연결될 수 있다. 또한, 제1 기판(110) 및 제2 기판(120)에 의해서 동일 기판에 실장 된 반도체 소자가 병렬로 연결될 수 있다.
하우징(150)은 제1 기판(110)과 제2 기판(120) 사이에 형성된 내부 공간을 외부와 차단하도록 상기 제1 기판(110) 및 상기 제2 기판(120)을 감싸는 구조를 가질 수 있다. 하우징(150)은 절연 재질로 형성될 수 있다. 하우징(150) 내부는 하우징(150) 내부에 위치하는 구조물을 보호하기 위한 절연 수지(160)로 충전될 수 있다.
하우징(150)의 양측에 댐퍼(170)가 형성될 수 있다. 댐퍼(170)는 하우징 상부(152)와 하우징 하부(151) 사이에 위치할 수 있다. 또는 댐퍼(170)는 제1 기판(110)과 제2 기판(120) 사이에 위치할 수 있다. 이와 같이 형성된 댐퍼(170)에 의해서, 제1 기판(110)과 제2 기판(120) 간의 이격 공간을 형성할 수 있다. 즉, 댐퍼(170)에 의해서 제1 기판(110)과 제2 기판(120) 간의 이격 공간이 형성됨으로써, 반도체 패키지(100) 내부의 구조물들이 적층 될 때 불량을 야기할 만한 구조물 간의 물리적 충격을 최소화할 수 있다. 즉, 댐퍼(170)에 의해서 하우징(150) 내부에 충분한 공간이 형성되며, 이에 의해서 하우징(150) 내부의 구조물들이 안정적으로 적층 될 수 있다. 댐퍼(170)는 탄성 부재로 형성될 수 있다.
클립(180)은 제1 기판(110), 제2 기판(120) 및 제3 기판(130) 중 적어도 하나와 접촉되어 전기적으로 연결될 수 있다. 즉, 클립(180)은 제1 기판(110), 제2 기판(120) 및 제3 기판(130) 중 어느 두 기판을 전기적으로 연결할 수 있다. 클립(180)은 전도성 금속으로 형성될 수 있다.
제1 방열판(191)은 하우징 하부(151)에 형성될 수 있다. 제1 방열판(191)은 열을 방사하는 히트 싱크가 될 수 있다. 히트 싱크는 금속, 금속 질화물, 세라믹 수지 또는 이들의 조합을 포함하여 형성될 수 있다. 제1 방열판(191)은 접착제에 의해서 부착될 수 있다. 이때, 접착제는 열전도성이 우수한 재질로 형성될 수 있다. 예를 들어, 접착제는 솔더, 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프로 형성될 수 있다.
제2 방열판(192)은 하우징 상부(152)에 형성될 수 있다. 제2 방열판(192)은 열을 방사하는 히트 싱크가 될 수 있다. 또한, 제2 방열판(192)은 접착제에 의해서 부착될 수 있다. 이때, 접착제는 열전도성이 우수한 재질로 형성될 수 있다.
이와 같이, 본 발명의 실시 예에 따른 반도체 패키지는 반도체 소자가 적층 되는 구조에 의해서, 소형화가 가능하다. 또한, 본 발명의 실시 예에 따른 반도체 패키지는 제1 기판 내지 제3 기판에 의해서 반도체 소자가 연결됨에 따라 직렬 연결 및 병렬 연결이 모두 가능하다. 또한, 본 발명의 실시 예에 따른 반도체 패키지는 하우징의 상부 및 하부에 모두 방열판 형성이 가능하므로 방열 성능을 향상시킬 수 있다.
이상 본 발명을 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지가 이에 한정되지 않으며, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 반도체 패키지
110: 제1 기판
120: 제2 기판
130: 제3 기판
131: 제3 배선 패턴
132: 제3 절연막
133: 상부 전극
134: 하부 전극
141: 제1 반도체 소자
142: 제2 반도체 소자
143: 제3 반도체 소자
144: 제4 반도체 소자
150: 하우징
151: 하우징 하부
152: 하우징 상부
160: 절연 수지
170: 댐퍼
180: 클립
191: 제1 방열판
192: 제2 방열판

Claims (13)

  1. 제1 배선 패턴이 형성된 제1 기판;
    상기 제1 기판 상부에 접촉되어 실장되는 제1 반도체 소자;
    제2 배선 패턴이 형성된 제2 기판;
    상기 제1 반도체 소자 상부에 실장 되며, 상기 제2 기판 하부와 접촉되는 제3 반도체 소자; 및
    상기 제1 반도체 소자와 상기 제3 반도체 소자 사이에 위치하며, 외부로 돌출된 한 개 이상의 상부 전극 및 하부 전극을 포함하는 제3 배선 패턴이 형성되며, 상기 하부 전극은 상기 제1 반도체 소자와 접촉되며, 상기 상부 전극은 상기 제3 반도체 소자와 접촉되는 제3 기판;
    을 포함하는 반도체 패키지.
  2. 청구항1에 있어서,
    상기 제3 기판은 상기 제3 배선 패턴의 상부 및 하부에 절연막이 형성되되, 상기 상부 전극 및 상기 하부 전극은 노출되는 반도체 패키지.
  3. 청구항1에 있어서,
    상기 제1 반도체 소자는 상기 제3 기판의 상부 전극에 접촉되며, 상기 제3 반도체 소자는 상기 제3 기판의 하부 전극에 접촉되어, 상기 제1 반도체 소자와 상기 제3 반도체 소자가 직렬 연결되는 반도체 패키지.
  4. 청구항1에 있어서,
    상기 제1 반도체 소자와 이격 되며, 상기 제1 기판 상부에 접촉되어 실장되는 제2 반도체 소자를 더 포함하는 반도체 패키지.
  5. 청구항4에 있어서,
    상기 제1 반도체 소자와 상기 제2 반도체 소자는 상기 제3 기판의 다수개의 하부 전극에 각각 접촉되어 상호 병렬 연결되는 반도체 패키지.
  6. 청구항1에 있어서,
    상기 제1 기판과 상기 제2 기판 사이에 형성된 내부 공간을 외부와 차단하도록 상기 제1 기판 및 상기 제2 기판을 감싸는 하우징을 더 포함하는 반도체 패키지.
  7. 청구항6에 있어서,
    상기 하우징 내부 공간에 충전된 절연 수지를 더 포함하는 반도체 패키지.
  8. 청구항6에 있어서,
    상기 하우징의 상부와 하부 사이에 위치하여 상기 제1 기판, 제2 기판 및 제3 기판 사이에 제1 반도체 소자 및 제3 반도체 소자가 적층 되는 이격 공간을 형성하는 댐퍼를 더 포함하는 반도체 패키지.
  9. 청구항8에 있어서,
    상기 댐퍼는 탄성 부재로 형성되는 반도체 패키지.
  10. 청구항1에 있어서,
    상기 제1 기판, 제2 기판 및 제3 기판 중 적어도 하나와 접촉되어 전기적으로 연결되는 클립을 더 포함하는 반도체 패키지.
  11. 청구항10에 있어서,
    상기 클립은 탄성을 가진 전도성 금속인 반도체 패키지.
  12. 청구항1에 있어서,
    상기 제1 기판 하부에 형성되는 제1 방열판을 더 포함하는 반도체 패키지.
  13. 청구항1에 있어서,
    상기 제2 기판 상부에 형성되는 제2 방열판을 더 포함하는 반도체 패키지.
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