KR101278784B1 - 프린트 배선판의 제조 방법, 프린트 배선판 및 전자 기기 - Google Patents

프린트 배선판의 제조 방법, 프린트 배선판 및 전자 기기 Download PDF

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Abstract

도전 재료에 의한 랜드간의 전기적인 접속을 확보한다. 기재(20)의 쓰루홀(11) 내에 충전된 구멍 매립재(12)를 이용하여, 쓰루홀(11)의 랜드(14)로부터 돌출되는 돌기부(15A)를 구비한 제1 기판(10A)과, 기재(20)의 쓰루홀(11) 내에 충전된 구멍 매립재(12)를 이용하여, 그 쓰루홀(11)의 랜드(14)로부터 돌출되는 돌기부(15B)를 구비한 제2 기판(10B)과, 제1 기판(10A)의 돌기부(15A)와 제2 기판(10B)의 돌기부(15B) 사이에 배치한 융해 중인 도전 재료(16)를 제1 기판(10A)과 제2 기판(10B)의 적층 방향으로 압압함으로써, 제1 기판(10A)의 랜드(14)와 제2 기판(10B)의 랜드(14)를 도전 재료(16)의 응집으로 전기적으로 접속하였다.

Description

프린트 배선판의 제조 방법, 프린트 배선판 및 전자 기기{METHOD FOR MANUFACTURING PRINTED WIRING BOARD, PRINTED WIRING BOARD, AND ELECTRONIC DEVICE}
본 발명은, 프린트 배선판의 제조 방법, 프린트 배선판 및 전자 기기에 관한 것이다.
최근, 반도체 테스터용의 프린트 배선판에서는, 예를 들면, 메모리 집적수의 증가에 수반하여, 프린트 배선판 내에서 수용할 수 있는 배선층의 수를 대폭 늘리는 것이 요구되고 있다. 따라서, 60층을 초과하는 배선층을 수용한 프린트 배선판도 드물지 않다. 또한, 빌드 업 공법에 의해 제조되는 패키지용의 프린트 배선판에서도, 고밀도화의 요구에 수반하여, 배선 폭을 좁게 한 경우, 도체 저항이 대폭 증가하여 주파수 특성이 열화되게 되는 경우도 있다. 따라서, 이와 같은 사태에 대처하면서, 반도체 소자의 다단자화에 의한 배선 네트수의 증가분을 배선층의 다층화로 커버하고 있다.
따라서, 배선층의 다층화에 수반하여, 복수의 기판을 두께 방향으로 적층하고, 기판의 랜드와, 대향하는 다른 기판의 랜드를 도전 재료로 전기적으로 접합하는 방법이 알려져 있다. 랜드간을 접합하는 비아로 되는 도전 재료로서는, 은이나 구리 등의 비용융 금속의 도전성 페이스트를 사용하고 있다. 이 경우, 랜드간에서 도전성 페이스트를 압접하고, 이 압접한 도전성 페이스트로 랜드간을 접합하는 다층의 프린트 배선판이 알려져 있다(예를 들면, 특허 문헌 1 참조).
그러나, 비용융 금속을 사용한 압접에 의한 랜드간의 접합은, 예를 들면, 고다층의 대형의 프린트 배선판의 경우, 열왜곡 등에 의해 생기는 응력에 대한 신뢰성이 낮다. 따라서, 예를 들면, 납땜과 같은 금속 화합물의 저융점 금속으로 랜드간을 접합하는 방법이 바람직하다. 게다가, 저융점 금속이 완전히 융해하고, 융해한 금속이 응집하여 하나의 덩어리의 비아가 얻어진 경우에는, 일렉트로 마이그레이션의 내성도 높아져, 비아에 흘릴 수 있는 전류도 커진다. 따라서, 배선층의 다층화에 수반하여, 저융점 금속을 사용하여 랜드간을 접합하는 방법의 수요가 높아지고 있다.
따라서, 저융점 금속을 사용하여 랜드간을 접합하는 경우에는, 저융점 금속을 충전하는 데에 인쇄법을 사용하는 경우가 많다. 또한, 인쇄법에서는, 저융점 금속의 분말을 페이스트화한 도전 재료를 사용하고 있다. 저융점 금속 페이스트의 도전 재료는, 미경화물이 잔류하지 않도록, 접착제와 금속 분말을 활성화시키는 유기산을 이용하고 있다.
그러나, 저융점 금속 페이스트의 도전 재료는, 인쇄성과, 충전성을 고려한 점성, 예를 들면, 100∼350㎩ㆍS(파스칼초)를 확보할 필요가 있기 때문에, 적어도 전체 체적의 약 절반의 수지 성분의 접착제 성분 등을 첨가하고 있다. 그 결과, 저융점 금속 페이스트의 도전 재료로 랜드간을 접합하는 방법을 채용한 경우에는, 랜드간의 전기 저항이 안정화되어, 랜드간의 접합의 신뢰성이 높아진다.
또한, 다층의 프린트 배선판으로서는, 제1 기판의 비아부와 제2 기판의 비아부를 접합재로 접합하는 프린트 배선판이 알려져 있다(예를 들면, 특허 문헌 2, 특허 문헌 3, 특허 문헌 4 및 특허 문헌 5 참조). 제1 기판의 표면 상에는, 제1 기판측의 비아부와 접속하는 돌기부가 형성되어 있다. 제1 기판과 제2 기판 사이에 접착층을 개재시키면서, 제1 기판과 제2 기판을 서로 마주 보는 방향으로 가압하여 적층한다. 그 결과, 제1 기판측의 돌기부가 제2 기판측의 비아부와 전기적으로 접속할 수 있다.
[특허 문헌 1] 일본 특개평 7-176846호 공보 [특허 문헌 2] 일본 특개 2003-142827호 공보 [특허 문헌 3] 일본 특개 2000-269647호 공보 [특허 문헌 4] 일본 특개평 6-268376호 공보 [특허 문헌 5] 일본 특개 2000-294931호 공보
도 12 및 도 13은 도전 재료에 의한 랜드간의 접합 부분의 상태를 도시하는 설명도이다. 도 12에서 기판(100A 및 100B)끼리를 프리프레그(101)의 접착층을 개재하여 적층할 때에, 한쪽의 기판(100A)측의 랜드(102)와 다른 쪽의 기판(100B)측의 랜드(102) 사이에 저융점 금속 페이스트의 도전 재료(103)를 충전한다. 그리고, 랜드(102)간에서 융해 중인 도전 재료(103)가 응집함으로써, 도전 재료(103)의 응집으로 랜드(102)간을 접합한다. 그러나, 도전 재료(103)에서는, 그 전체 체적 중, 그 약 절반을 수지 성분이 차지한다. 그 결과, 도전 재료(103) 중에서 접촉하고 있는 금속 분말의 금속 입자끼리가 융해하여 응집이 시작되면, 도 12에 도시한 바와 같이, 응집 과정에서 응집한 금속 덩어리끼리의 거리가 이격하여 랜드(102)간의 접합 부분에서 전기적인 접속 불량이 발생한다. 또한, 도 13에 도시한 바와 같이, 융해 중인 금속 입자의 응집이 불충분해지면, 금속 입자가 서로 접촉하지 않은 상태로 응집하지 않고 입자의 상태로 경화물 중에 잔류가 발생하여, 랜드(102)간의 접합 부분에서 전기적인 접속 불량이 생긴다.
따라서, 도전 재료로서 사용하는 저융점 금속 페이스트의 전체 체적 중의 약 절반, 즉 수지 성분의 체적분까지 기판끼리를 랜드간의 접합 부분의 두께가 얇아지도록 압압한 것으로 한다. 이 경우, 저융점 금속 페이스트 내의 금속 입자끼리가 면접촉하여 랜드간의 접합 부분을 전기적으로 접합할 수 있다. 그러나, 기판끼리를 적층할 때, 기판끼리를 접착하는 접착제 성분의 프리프레그는, 저융점 금속 페이스트 중의 금속 분말이 유동하여 비산하는 것을 방지하기 위해서, 어느 정도, 용융 점도를 높게 설정하는 것이 필요로 된다. 따라서, 기판끼리를 적층하는 압력으로는, 프리프레그의 접착층을 과도하게 압압하였다고 해도, 그 접착층의 두께를 얇게 할 수 없다.
도 14는 70㎛ 두께의 프리프레그를 이용하여 기판끼리를 적층한 경우의 기판의 잔류 구리율과, 기판 적층 후의 랜드간의 거리, 즉 접합 부분의 두께를 실험적으로 도시한 설명도이다. 랜드간의 거리, 즉 접합 부분의 두께를 H, 기판 표면의 표면적에 대한 기판 표면 상의 랜드 등의 배선 패턴의 구리 부분의 표면적의 비율을 나타내는 잔류 구리율을 R로 한다. 또한, 프리프레그의 두께를 t1 및 배선 패턴의 두께를 t2로 한다. 또한, 적층하는 각 기판의 잔류 구리율 R은 동일값으로 한다. 랜드간의 거리, 즉 접합 부분의 두께 H는, H=t1-2ㆍ(1-R)×t2에 의해 산출할 수 있다. 그 결과, 접합 부분의 두께 H는, 적층 방향의 압력에 의존하지 않고, 잔류 구리율 R이 60% 이하로 되면, 약 40㎛ 정도로 일정해진다. 즉, 접합 부분의 두께 H가 일정해지는 것은, 접착층의 프리프레그에서 사용하는 글래스 섬유의 직포의 두께가 약 40㎛이고, 그 글래스 섬유를 과도하게 압압해도 얇아지지 않게 된다. 따라서, 기판끼리를 적층하는 압력을 과도하게 하였다고 해도, 잔류 구리율 R이 저하되어, 랜드간의 접합 부분의 두께를 얇게 할 수 없게 되는 것을 알 수 있다.
따라서, 여기까지의 이야기를 종합하면, 저융점 금속 페이스트의 도전 재료에서는, 인쇄성과 점성을 확보하기 위해서, 그 전체 체적의 약 절반을 수지 성분이 차지한다. 그 결과, 저융점 금속 페이스트의 도전 재료로 랜드간을 접합하는 접합 부분에서는, 융해 후의 응집 과정에서 용융 분리나, 서로 접촉하지 않은 상태로 응집하지 않고 금속 입자의 상태로 경화물 중에 잔류 등이 발생하여, 랜드간의 접합 부분에서 전기적인 접속 불량이 발생한다.
또한, 저융점 금속 페이스트에 완전히 용해하지 않는 재료(표면에, 예를 들면, 땜납 도금한 금속 재료)로서, 동일한 입경의 재료를 이용하면, (2r)3 :4ㆍπㆍr3/3≒1.9 : 1과 같이 입자의 간극에 0.9배의 수지를 흡수하는 간극이 생긴다. 따라서, 입자간의 간극에서 수지 체적을 흡수할 수 있지만, 금속 입자끼리가 점접촉으로 되기 때문에, 이 도전 재료로 접합한 접합 부분에 흘릴 수 있는 허용 전류량이 저하되게 된다. 또한, 은이나 구리 등의 비용융 금속을 사용한 압접법에서는, 점접촉하기 때문에, 왜곡에 약하여, 신뢰성이 낮다.
일 측면에서는, 기판끼리를 적층할 때의 도전 재료에 의한 랜드간의 전기적인 접속을 확보하는 프린트 배선판의 제조 방법, 프린트 배선판 및 전자 기기를 제공하는 것에 있다.
본원이 개시하는 프린트 배선판의 제조 방법은, 일 양태에 있어서, 기재에 형성된 쓰루홀 내에 구멍 매립재를 충전하는 공정을 갖는다. 또한, 제조 방법은, 상기 쓰루홀 내에 충전된 구멍 매립재를 이용하여, 그 쓰루홀의 기재 표면에 있는 랜드로부터 돌출되는 돌기부를 형성하는 공정과, 도전 재료를 상기 랜드 상에 충전하는 공정을 포함한다. 또한, 제조 방법은, 상기 기판의 랜드 상에 다른 쪽의 기판의 랜드가 서로 대향하도록 기판끼리를 적층할 때에, 상기 랜드 사이에 충전한 융해 중인 도전 재료를 상기 돌기부로 상기 기판의 적층 방향으로 압압한다. 그리고, 제조 방법은, 융해 중인 도전 재료를 상기 돌기부로 적층 방향으로 압압함으로써, 상기 기판의 랜드와 상기 다른 쪽의 기판의 랜드를 상기 도전 재료의 응집으로 전기적으로 접속하는 공정을 갖는다.
기판끼리를 적층할 때의 도전 재료에 의한 랜드간의 전기적인 접속을 확보한다.
도 1은 본 실시예의 프린트 배선판의 일부를 생략한 단면도.
도 2는 기판의 제조 공정을 도시하는 설명도.
도 3은 기판의 제조 공정을 도시하는 설명도.
도 4는 기판의 제조 공정 중, 돌기부의 제조에 주목한 설명도.
도 5는 기판의 제조 공정 중, 돌기부의 제조에 주목한 설명도.
도 6은 비교예의 돌기부의 제조 공정을 도시하는 설명도.
도 7은 비교예의 돌기부의 제조 공정을 도시하는 설명도.
도 8은 프린트 배선판의 제조 공정을 도시하는 설명도.
도 9는 프린트 배선판의 제조 공정 중, 랜드 사이의 도전 재료의 상태를 도시하는 설명도.
도 10은 다른 실시예의 프린트 배선판의 제조 공정 중, 랜드 사이의 도전 재료의 상태를 도시하는 설명도.
도 11은 다른 실시예의 프린트 배선판의 일부를 생략한 단면도.
도 12는 도전 재료에 의한 랜드간의 접합 부분의 상태를 도시하는 설명도.
도 13은 도전 재료에 의한 랜드간의 접합 부분의 상태를 도시하는 설명도.
도 14는 70㎛ 두께의 프리프레그를 이용하여 기판끼리를 적층한 경우의 기판의 잔류 구리율과, 기판 적층 후의 랜드간의 거리, 즉 접합 부분의 두께를 실험적으로 나타낸 설명도.
이하, 도면에 기초하여, 본원이 개시하는 프린트 배선판의 제조 방법, 프린트 배선판 및 전자 기기의 실시예를 상세하게 설명한다. 또한, 본 실시예에 의해, 개시 기술이 한정되는 것은 아니다.
[실시예]
도 1은 본 실시예의 프린트 배선판의 일부를 생략한 단면도이다. 도 1에 도시한 프린트 배선판(1)은, 제1 기판(10A)과 제2 기판(10B)을 접착층(50)을 개재하여 적층하고, 제1 기판(10A)과 제2 기판(10B)을 도전 재료(16)로 전기적으로 접속하였다. 제1 기판(10A)은, 기재(20)와, 기재(20)의 두께 방향으로 관통하는 쓰루홀(11)과, 쓰루홀(11) 내에 충전된 구멍 매립재(12)와, 기재 표면에 형성된 배선 패턴(13)을 갖는다. 또한, 배선 패턴(13)은, 도체 회로나 랜드(14) 등을 포함한다. 또한, 랜드(14)는, 쓰루홀(11)과 동심원 상에 배치하고, 쓰루홀(11)과 전기적으로 접속한다. 또한, 랜드(14) 상에는, 후술하는 기재(20)의 표면으로 돌출되는 구멍 매립재(12)의 단부(12A)를 이용하여 형성한 돌기부[15(15A)]가 형성되어 있다.
돌기부(15)는, 기재(20)의 표면의 동박층(31)과, 쓰루홀(11)의 내벽면을 구리 도금할 때에 동박층(31) 상에 형성한 구리 도금층(32)과, 구멍 매립재(12)의 단부(12A)를 덮개 도금할 때에 형성한 덮개 도금층(33)의 3층 구조이다.
또한, 제2 기판(10B)도, 마찬가지로, 쓰루홀(11)과, 구멍 매립재(12)와, 배선 패턴(13)을 갖는다. 또한, 배선 패턴(13)의 랜드(14) 상에는, 돌기부[15(15B)]가 형성되어 있다.
또한, 프린트 배선판(1)은, 제1 기판(10A)과 제2 기판(10B)을 접착층(50)을 개재하여 적층한다. 또한, 제1 기판(10A)과 제2 기판(10B)을 적층할 때, 랜드(14) 사이에 충전한 융해 중인 도전 재료(16)를, 제1 기판(10A)의 돌기부(15A)와, 제2 기판(10B)의 돌기부(15B)로 적층 방향 X로 압압한다. 그리고, 각 돌기부[15(15A, 15B)]가 도전 재료(16)를 적층 방향 X로 압압함으로써, 도전 재료(16) 내의 금속 입자끼리가 면접촉하여 응집한다. 그 결과, 응집한 도전 재료(16)의 경화물이 랜드(14)간을 전기적으로 접속하게 된다.
다음으로, 본 실시예의 프린트 배선판(1)의 제조 공정에 대하여 설명한다. 도 2 및 도 3은, 기판(10)의 제조 공정을 도시하는 설명도, 도 4 및 도 5는, 기판(10)의 제조 공정 중, 돌기부(15)의 제조에 주목한 설명도이다. 또한, 기판(10)은, 예를 들면, 전술한 제1 기판(10A)이나 제2 기판(10B) 등에 상당한다. 도 2에 도시한 기재 형성 공정(스텝 S11)에서는, CCL(Copper Clad Laminate)의 동박 상에 회로를 형성하기 위한 레지스트를 도포하고, 회로 패턴을 노광 및 현상한 후, 동박을 에칭하여 양면에 배선 패턴(21A)을 형성한 중간층(21)을 형성한다. 또한, CCL은, 절연 수지를 함침한 글래스 섬유의 직포 등의 프리프레그와, 동박을 가열 프레스로 적층한 것이다.
또한, 기재 형성 공정은, 소정 매수의 중간층(21)을 적층하도록 배치하고, 이들 중간층(21)을 사이에 두도록 프리프레그(22)를 배치함과 함께, 표리에 동박(23)을 배치한다. 또한, 동박(23)은, 18㎛ 또는 35㎛ 박을 사용하는 것으로 한다. 그리고, 기재 형성 공정은, 이들 중간층(21), 프리프레그(22) 및 동박(23)을, 진공 프레스로 가열 및 가압하여 적층함으로써 기재(20)를 형성한다. 또한, 기재(20)에는, 드릴 가공으로, 도시하지 않은 적층용의 투어링 홀(touring hole)을 형성한다.
쓰루홀 형성 공정(스텝 S12)에서는, 중간층(21)의 회로 패턴(21A)과 표리의 동박(23)을 접속하는 쓰루홀(11)을 기재(20)에 형성하였다. 또한, 쓰루홀(11)의 내경은, 예를 들면, φ0.2㎜로 하였다. 또한, 쓰루홀 도금 형성 공정(스텝 S13)에서는, 쓰루홀(11)의 내벽면에 구리 도금을 실시하였다. 또한, 쓰루홀(11)의 내벽면의 구리 도금층(32)의 두께는, 예를 들면, 25㎛로 하였다. 이때, 기재(20)의 쓰루홀(11) 부위에서는, 도 4의 쓰루홀 도금 공정에 나타내는 바와 같이, 동박(23)의 동박층(31) 상에 구리 도금층(32)을 형성한 것으로 된다.
다음으로, 도 3에 도시한 구멍 매립 공정(스텝 S14)에서는, 기재(20)의 쓰루홀(11) 내에 구멍 매립재(12)를 충전한다. 또한, 구멍 매립재(12)는, 기재(20)의 두께 방향의 열팽창률, 예를 들면, 약 30ppm/℃로 정합하기 위해서, 실리카 필러가 첨가된 에폭시계 수지, 예를 들면, 약 33ppm/℃의 수지를 사용한다. 또한, 기재(20) 및 구멍 매립재(12)는, 이들 열팽창률을 가깝게 함에 따라서, 기재(20)와 구멍 매립재(12)의 접합 부분에 가해지는 응력을 작게 할 수 있다.
또한, 구멍 매립 공정에서는, 쓰루홀(11) 내에 구멍 매립재(12)를 충전하기 전에, 쓰루홀(11)의 내벽면 및 기재(20)의 표면에 대하여 조화(粗化) 처리를 실행한다. 또한, 조화 처리는, 쓰루홀(11)의 내벽면의 구리 도금층(32), 기재(20)의 표면의 동박층(31) 및 구리 도금층(32)을 포름산 및 염산의 혼합액에 침지한 후, 수세로 혼합액을 씻어내고, 그 표면을 조화하는 처리이다. 그 결과, 쓰루홀(11)의 내벽면 및 기재(20)의 표면을 조화한 경우, 다음 공정인 표면 에칭 공정에서 구멍 매립재(12)의 외주면의 계면을 깊게 에칭할 수 있다. 쓰루홀(11)의 내벽면 및 기재(20)의 표면에 스며들어 잔류한 도금액이 적층 후에 기화하여 보이드를 발생하는 바와 같은 사태를 미연에 방지할 수 있다. 즉, 구멍 매립 공정에서는, 쓰루홀(11)의 내벽면 및 기재(20)의 표면에 조화 처리를 실시한 후, 조화 처리가 실시된 면을 연삭하여 깎아낸 후, 쓰루홀(11) 내에 구멍 매립재(12)를 충전한다.
표면 에칭 공정(스텝 S15)에서는, 구멍 매립 공정에서 구멍 매립재(12)를 충전한 후, 기재(20) 상의 구리 도금층(32)의 표면 상의 요철을 줄여, 그 높이 변동을 수㎛ 정도로 하기 위해서, 구리 도금층(32)의 표면을 세라믹 롤로 연삭한다. 또한, 표면 에칭 공정에서는, 표면 연삭 후, 쓰루홀 도금 형성 공정에서 형성한 구리 도금층(32)을 약 15∼20㎛ 정도로 남기기 위해서, 구리 도금층(32)에 대하여 소정량 에칭을 실행한다. 그 결과, 기재(20)의 표면에는, 도 4의 표면 에칭 공정에 나타내는 바와 같이, 구리 도금층(32)에 대한 소정량 에칭으로 구멍 매립재(12)의 단부(12A)가 돌출되는 것처럼 남는다. 또한, 에칭액은, 과산화수소/황산계의 에칭액을 사용하였지만, 예를 들면, 염화제2구리 용액, 염화제2철 용액, 알칼리 에칭액이나 과황산계 용액 등의 구리를 용해할 수 있는 화학 약품을 사용해도 된다.
또한, 덮개 도금 공정(스텝 S16)의 도 4에 도시한 무전해 구리 도금 공정(스텝 S16A)에서는, 표면 에칭 공정에서 기재(20)의 표면에 구멍 매립재(12)의 단부(12A)를 돌출시킨 후, 그 표면에 대하여 무전해 구리 도금 처리를 실행한다. 그 결과, 구멍 매립재(12)의 노출면에 시드 도금을 실시한다. 또한, 덮개 도금 공정의 도 5에 도시한 전해 구리 도금 공정(스텝 S16B)에서는, 구멍 매립재(12)의 노출면에 시드 도금을 실시한 후, 기재(20)의 표면에 대하여 전해 구리 도금 처리를 실행한다. 그리고, 기재(20)의 표면에는, 구멍 매립재(12)의 단부(12A)를 덮개 도금하여 돌기부(15)를 형성한다.
돌기부(15)는, 그 단면 형상을, 기재(20)의 표면측을 하변으로 하는 대략 사다리꼴 형상으로 하였다. 또한, 돌기부(15)의 외주연부는, 기재 형성 공정에서 형성한 기재(20)의 동박층(31)과, 쓰루홀 도금 형성 공정 및 표면 에칭 공정에서 형성한 구리 도금층(32)과, 무전해 구리 도금 공정 및 전해 구리 도금 공정에서 형성한 덮개 도금층(33)의 3층 구조로 된다.
또한, 패터닝 공정(스텝 S17)의 도 5에 도시한 레지스트 형성 공정(스텝 S17A)에서는, 기재(20)의 표면 상에 회로 형성용의 레지스트(41)를 도포한다. 패터닝 공정의 도 5에 도시한 패턴 노광ㆍ현상 공정(스텝 S17B)에서는, 표면 상에 레지스트(41)를 도포한 후, 소정의 회로 패턴으로 노광 및 현상하여 표면 상에 에칭 레지스트(42)를 형성한다. 패터닝 공정의 도 5에 도시한 에칭 공정(스텝 S17C)에서는, 에칭 레지스트(42)의 비형성 부분의 동박층(31) 및 구리 도금층(32)을 에칭함으로써, 랜드(14)나 도체 회로(13A) 등의 배선 패턴(13)을 표면 상에 형성한다.
또한, 패터닝 공정의 도 5에 도시한 레지스트 박리 공정(스텝 S17D)에서는, 표면 상의 에칭 레지스트(42)를 박리함으로써, 기재(20)의 표면에 배선 패턴(13), 예를 들면, 돌기부(15)를 구비한 랜드(14)를 형성한다. 그 결과, 기판(10)이 완성된 것으로 된다. 또한, 랜드(14) 상에는, 예를 들면, 직경 φ0.25㎜ 및, 높이 15㎛ 정도의 돌기부(15)를 형성하였다. 또한, 랜드(14)에는, 도금 등의 귀금속 도금, 배리어 메탈로서 유효한 니켈 도금이나, 귀금속 도금이나 니켈 도금이 복합된 복합 도금 등을 실시해도 된다.
따라서, 도 4에 도시한 표면 에칭 공정을 추가한 간단한 공정을 거쳐 기판(10)의 랜드(14) 상에 돌기부(15)를 형성할 수 있다.
또한, 돌기부(15)의 높이는, 기재 형성 공정에서 기재(20)의 표리에 적층한 동박(23)[동박층(31)]의 두께로 조정하도록 하였지만, 쓰루홀 도금 형성 공정에서 쓰루홀(11)의 내벽면에 실시한 구리 도금층(32)의 두께로 조정해도 된다. 또한, 돌기부(15)의 높이는, 표면 에칭 공정의 에칭량으로 조정해도 된다.
다음으로, 도 4 및 도 5에 도시한 제조 공정과는 상이한 공정에서 돌기부를 형성하는 제조 공정에 대하여, 비교예로서 설명한다. 도 6 및 도 7은, 비교예의 돌기부의 제조 공정을 도시하는 설명도이다. 또한, 비교예에서는, 포토리소그래피 공정에서 랜드(14) 상에 돌기부(150)를 형성하는 것으로 한다. 도 6에 도시한 제조 공정에서는, 기재(20)의 쓰루홀(11) 내에 구멍 매립재(12)를 충전하여 표면을 연삭하는 구멍 매립 공정(스텝 S21)까지는 도 4에 도시한 제조 공정과 동일하다. 이때, 기재(20)의 쓰루홀(11) 부위에서는, 동박(23)의 동박층(31) 상에 구리 도금층(32)을 형성한다.
무전해 구리 도금 공정(스텝 S22)은, 구멍 매립 공정에서 기재(20)의 표면을 연삭한 후, 그 표면에 대하여 무전해 구리 도금 처리를 실행한다. 그 결과, 구멍 매립재(12)의 노출면에 시드 도금을 실시한다. 또한, 전해 구리 도금 공정(스텝 S23)은, 기재(20)의 표면에 대하여 시드 도금을 실시한 후, 기재(20)의 표면에 대하여 전해 구리 도금 처리를 실행함으로써, 구멍 매립 부재(12)의 노출면에 덮개 도금을 실시한다. 이때, 기재(20)의 쓰루홀(11) 부위에서는, 동박층(31)과, 구리 도금층(32)과, 무전해 구리 도금 처리 및 전해 구리 도금 처리에 의해 형성한 덮개 도금층(61)의 3층 구조로 된다.
또한, 레지스트 형성 공정(스텝 S24)은, 전해 구리 도금 처리를 실행한 후, 기재(20)의 표면[덮개 도금층(61)] 상에 레지스트(41)를 도포한다. 또한, 패턴 노광ㆍ현상 공정(스텝 S25)은, 표면 상에 레지스트(41)를 도포한 후, 돌기부(150)를 형성하는 회로 패턴으로 노광 및 현상한다. 그리고, 패턴 노광ㆍ현상 공정은, 돌기부(150)를 형성하는 위치의 레지스트(41)를 박리한다. 이때, 패턴 노광ㆍ현상 공정에서는, 기재(20)에 형성한 투어링 홀에 기초하여 쓰루홀(11)의 동심원 상에 배치하는 돌기부(150)를 형성하는 위치를 인식한다.
또한, 전해 구리 도금 공정(스텝 S26)에서는, 돌기부(150)를 형성하는 회로 패턴에 기초하여, 전해 구리 도금 처리를 실행함으로써, 돌기부(150)를 형성하는 위치에 구리 도금을 실시한다. 그 결과, 돌기부(150)를 형성하는 위치의 덮개 도금층(61) 상에 돌기 도금층(62)을 형성한다. 또한, 도 7에 도시한 레지스트 박리 공정(스텝 S27)에서는, 덮개 도금층(61) 상에 돌기 도금층(62)을 형성한 후, 기재(20)의 표면의 레지스트(41)를 박리함으로써, 쓰루홀(11) 상으로 돌출되는 돌기부(150)를 형성한다. 이때, 돌기부(150)는, 동박층(31)과, 구리 도금층(32)과, 덮개 도금층(61)과, 돌기 도금층(62)의 4층 구조로 된다.
또한, 레지스트 형성 공정(스텝 S28)은, 기재(20)의 표면 상에 돌기부(150)를 형성한 후, 기재(20)의 표면 상에 회로 형성용의 레지스트(41)를 도포한다. 또한, 패턴 노광ㆍ현상 공정(스텝 S29)에서는, 기재(20)의 표면 상에 레지스트(41)를 도포한 후, 돌기부(150) 이외의 다른 회로, 예를 들면, 랜드(14)를 형성하는 회로 패턴으로 노광 및 현상한다. 그 결과, 기재(20)의 표면 상에 에칭 레지스트(42)를 형성한다.
또한, 에칭 공정(스텝 S30)에서는, 에칭 레지스트(42)의 비형성 부분의 동박층(31), 구리 도금층(32) 및 덮개 도금층(61)을 에칭함으로써, 랜드(14)나 도체 회로(13A) 등의 배선 패턴(13)을 기재(20)의 표면 상에 형성한다. 그리고, 레지스트 박리 공정(스텝 S31)에서는, 표면 상의 에칭 레지스트(42)를 박리함으로써, 예를 들면, 돌기부(150)를 형성한 랜드(14)를 기재(20)의 표면 상에 형성하게 된다.
비교예의 제조 공정에서 랜드(14) 상에 형성한 돌기부(150)는, 스텝 S26의 전해 구리 도금 공정에서 돌기 도금층(62)을 덮개 도금층(61) 상에 형성한다. 그리고, 돌기부(150)의 단면 형상은, 기재 표면측을 상변으로 하는 역사다리꼴 형상으로 된다. 또한, 돌기부(150)의 외주연부는, 동박층(31)과, 구리 도금층(32)과, 스텝 S22의 무전해 구리 도금 공정 및 스텝 S23의 전해 구리 도금 공정에서 형성한 덮개 도금층(61)과, 스텝 S26의 전해 구리 도금 공정에서 형성한 돌기 도금층(62)의 4층 구조로 된다.
비교예의 제조 공정에서는, 회로를 형성하기 위한 스텝 S28 내지 스텝 S31의 레지스트 형성 공정, 패턴 노광ㆍ현상 공정 및 레지스트 박리 공정 등이 필요하다. 또한, 비교예의 제조 공정에서는, 돌기부(150)를 형성하기 위해서 스텝 S22 내지 스텝 S27의 레지스트 형성 공정, 패턴 노광ㆍ현상 공정 및 레지스트 박리 공정 등을 추가할 필요가 있다. 이에 대하여, 본 실시예의 제조 공정에서는, 표면 에칭 공정을 추가하는 것만으로, 돌기부(15)를 형성할 수 있다.
또한, 비교예의 제조 공정에서는, 기재(20)의 표면 상의 돌기부(150)를 형성하는 위치에 밀도차가 있는 경우, 스텝 S26의 전해 구리 도금 공정에서 구리 도금의 석출에 차분이 발생하여 돌기부(150)의 높이에 변동이 생긴다. 게다가, 돌기부(150)를 형성하는 부분의 면적이 작기 때문에, 돌기 도금층(62)으로 되는 구리 도금을 실시하는 것은 어렵다. 이에 대하여, 본 실시예의 제조 공정에서는, 돌기부(15)를 형성하는 위치를 의식하지 않고, 기재(20)의 표면 상에 스텝 S16B의 전해 구리 도금 공정에서 덮개 도금층(33)으로 되는 구리 도금을 실시한다. 따라서, 돌기부(15)의 높이에 변동이 생기는 일도 없고, 구리 도금을 실시하는 처리도 간단해진다.
또한, 비교예의 제조 공정에서는, 투어링 홀에 기초하여 쓰루홀(11) 상의 돌기부(150)를 형성하는 위치를 인식하고, 그 위치에서 패턴 노광ㆍ현상 공정 및 전해 구리 도금 공정을 실행한다. 그러나, 돌기부(150)의 형성 위치의 오차, 기재(20)의 흡습 등에 의한 기재(20)의 수축, 감광용 포토마스크의 정밀도 오차나 신축 등에 의해 돌기부(150)의 형성 위치에 어긋남이 생긴다. 이에 대하여, 본 실시예의 제조 공정에서는, 돌기부(15)를 형성하는 데에 패턴 노광ㆍ현상 공정을 요하지 않고, 투어링 홀로 위치 결정한 쓰루홀 위치에 돌기부(15)를 형성할 수 있다. 게다가, 투어링 홀에 기초하여, 기판(10)끼리의 적층의 위치 결정도 행하기 때문에, 적층하는 기판(10)의 돌기부(15)끼리가 대향하여 융해 중인 도전 재료(16)를 압압한다. 그 결과, 랜드(14)간의 도전 재료(16)의 금속 입자(161)끼리를 면접촉하여 응집함으로써, 랜드(14)간을 전기적으로 접속할 수 있다.
비교예의 제조 공정에서는, 돌기부(150)의 단면이 역사다리꼴 형상으로 되기 때문에, 랜드(14)간의 도전 재료(16)를 압압할 때의 돌기부(150)의 강도에서 문제가 있다. 이에 대하여, 본 실시예의 제조 공정에서는, 돌기부(15)의 단면이 대략 사다리꼴 형상으로 되기 때문에, 랜드(14)간의 도전 재료(16)를 돌기부(15)로 압압할 때의 돌기부(15)의 강도를 확보할 수 있다.
다음으로, 복수의 기판(10)을 적층하고, 이들 적층한 기판(10)끼리의 랜드(14)간을 도전 재료(16)로 전기적으로 접속하는 프린트 배선판(1)의 제조 공정에 대하여 설명한다. 도 8은 프린트 배선판(1)의 제조 공정을 도시하는 설명도, 도 9는 프린트 배선판(1)의 제조 공정 중, 랜드(14) 사이의 도전 재료(16)의 상태를 도시하는 설명도이다.
도 8에 도시한 접착 공정(스텝 S41)에서는, 에폭시 재료 등의 열경화성 수지나, 폴리에테르에테르케톤계 등의 열가소성 수지 등을 포함하는 접착 시트(51)를 사용한다. 또한, 접착 시트(51)의 양면에는, PET 수지(폴리에틸렌테레프탈레이트 수지)의 마일러 필름(52)이 접착되어 있다. 접착 공정에서는, 접착 시트(51)의 한쪽 면측의 마일러 필름(52)을 박리하고, 박리한 측의 접착 시트(52)를, 랜드(14)나 도체 회로(13A) 등을 포함하는 배선 패턴(13)을 형성한 제1 기판(10A) 상에 배치한다. 이때, 접착 시트(51)는, 제1 기판(10A) 상의 배선 패턴(13)을 덮도록 가열하면서, 제1 기판(10A) 상에 적층한다. 예를 들면, FR4(Flame Retardant : 프린트 배선판의 부재인 구리를 피복한 적층판의 내연성의 등급을 나타내는 기호)의 프리프레그를 접착 시트(51)로서 사용한 경우, 그 가열 온도는 약 90℃이다.
또한, 개구 구멍 형성 공정(스텝 S42)에서는, 제1 기판(10A)의 랜드(14) 상에 위치하는 접착 시트(51)의 부위에, 도전 재료(16)를 충전하기 위한 개구 구멍(51A)을 형성한다. 또한, 개구 구멍 형성 공정에서는, 제1 기판(10A)의 랜드(14) 상에 위치하는 접착 시트(51)의 부위에 탄산 가스 레이저를 조사하여, 그 접착 시트(51)의 부위를 열승화하여 개구 구멍(51A)을 형성한다. 랜드(14) 상에 위치하는 접착 시트(51)의 부위는, 전술한 투어링 홀에 기초하여 인식한다. 또한, 개구 구멍 형성 공정에서는, 랜드(14)의 계면에 열승화로 수지(스미어)가 남기 때문에, 랜드(14)의 계면 상의 수지를 플라즈마 처리에 의해 제거한다.
또한, 충전 공정(스텝 S43)에서는, 제1 기판(10A)의 랜드(14) 상에 형성한 개구 구멍(51A)에 도전 재료(16)를 충전한다. 또한, 기판 표면 상에 적층한 접착 시트(51)의 마일러 필름(52)을 스텐실판으로서 사용하고, 스텐실 인쇄법으로 개구 구멍(51A)에 도전 재료(16)를 충전한다. 또한, 도전 재료(16)는, 용융 금속 및 비용융 금속을 혼합한 분말의 금속 입자(161)와, 접착제 및 경화제를 혼합한 접착 수지를 혼합한 재료이다. 용융 금속은, 예를 들면, 주석 비스무트 i계 재료 등을 사용하고, 비용융 금속은, 예를 들면, 구리에 산화 방지용 은을 도금한 재료를 사용한다. 접착제에는, 예를 들면, 에폭시계 접착제를 사용한다. 경화제에는, 예를 들면, 산무수물계의 경화제를 사용한다. 또한, 도전 재료(16)는, 접합 시의 금속 분말끼리의 습윤성(결합성)을 높일 목적으로, 활성제로서 숙신산을 첨가하고 있다. 또한, 충전 공정에서는, 스텐실 인쇄법으로 개구 구멍(51A)에 도전 재료(16)를 충전하기 때문에, 그 공정이 간단해진다. 필름 박리 공정(스텝 S44)에서는, 랜드(14) 상의 개구 구멍(51A)에 도전 재료(16)를 충전한 후, 기판 표면에 적층한 접착 시트(51)의 한쪽 면측으로부터 마일러 필름(52)을 박리한다.
기판 적층 공정(스텝 S45)에서는, 마일러 필름(52)을 박리한 후, 랜드(14) 상의 개구 구멍(51A)에 도전 재료(16)를 충전한 제1 기판(10A) 상에, 적층하는 대향측의 제2 기판(10B)을 배치한다. 또한, 제1 기판(10A) 상에 제2 기판(10B)을 배치하는 경우에는, 제1 기판(10A) 및 제2 기판(10B)의 위치 결정 핀을 사용하여 위치 결정한다. 그리고, 제1 기판(10A) 및 제2 기판(10B)은, 위치 결정 핀을 사용하여 위치 결정하고, 가열하면서 진공 상태에서 적층 방향으로 가압하기 때문에, 접착 시트(51)로 되는 접착층에 보이드가 발생하는 바와 같은 사태를 회피할 수 있다.
제1 기판(10A) 및 제2 기판(10B)은, 적층하는 기판의 랜드(14) 상의 돌기부(15A 및 15B)끼리로 개구 구멍(51A)에 충전한 융해 중인 도전 재료(16)를 적층 방향으로 압압한다. 그 결과, 도 9에 도시한 바와 같이, 돌기부(15A 및 15B)끼리가 융해 중인 도전 재료(16)를 적층 방향으로 압압함으로써, 돌기부(15A 및 15B)의 용적이 도전 재료(16)의 수지 성분의 체적을 흡수한다. 그리고, 도전 재료(16)의 금속 입자(161)끼리가 면접촉하여 응집하여 도전 재료(16)의 경화물로 된다. 그리고, 이 도전 재료(16)의 경화물로 랜드(14)간을 전기적으로 접속함으로써, 제1 기판(10A)과 제2 기판(10B)을 적층한 프린트 배선판(1)이 완성된다. 또한, 설명의 편의상, 제1 기판(10A) 및 제2 기판(10B)의 2매의 기판(10)을 적층한 프린트 배선판(1)의 예로 설명하였지만, 기판(10)의 적층 매수에 따라서 다층의 프린트 배선판을 제조할 수 있다.
본 실시예에서는, 기재(20)의 표면 상의 쓰루홀(11)에 충전한 구멍 매립재(12)를 사용하여 구리 도금층(32)을 소정량 에칭하여 표면으로부터 구멍 매립재(12)의 단부(12A)를 돌출시키고, 이 단부(12A)를 덮개 도금하여 랜드(14) 상에 돌기부(15)를 형성한다.
또한, 본 실시예에서는, 기판(10) 상에 적층한 접착 시트(51)의 개구 구멍(51A)에 도전 재료(16)를 충전한 후, 적층하는 기판(10)의 돌기부(15)끼리로 융해 중인 도전 재료(16)를 적층 방향으로 압압하였다. 그 결과, 제1 기판(10A) 및 제2 기판(10B)은, 돌기부(15)끼리로 융해 중인 도전 재료(16)를 압압하여, 도전 재료(16)의 금속 입자(161)가 면접촉한 상태로 응집하여 경화물로 되고, 이 경화물로 랜드(14)간을 전기적으로 접속할 수 있다.
본 실시예에서는, 포토 프로세스, 범핑 프로세스, 전사 프로세스나 인쇄 프로세스 등의 특수 정공 정도를 추가하지 않아도, 표면 에칭 공정에서 기판의 랜드(14) 상에 돌기부(15)를 형성할 수 있으므로, 복잡한 공정을 필요로 하지 않아, 제조 코스트를 억제할 수 있다.
게다가, 본 실시예에서는, 랜드(14) 상에 형성한 돌기부(15)의 단면 구조가 대략 사다리꼴 형상이기 때문에, 비교예의 돌기부(150)의 단면 구조가 역사다리꼴 형상인 것과 비교하여, 도전 재료(16)를 압압할 때의 돌기부(150)의 강도를 확보할 수 있다.
본 실시예에서는, 랜드(14) 상에 형성한 돌기부(15)의 단면 구조가 대략 사다리꼴 형상이기 때문에, 예를 들면, 돌기부의 단면 구조가 대략 삼각 형상인 것과 비교하여 돌기부(15)로 도전 재료(16)를 압압할 때의 접촉 면적이 넓어진다. 돌기부의 강도를 확보하면서, 도전 재료(16)를 면접촉으로 압압할 수 있다.
또한, 상기 실시예에서는, 기판(10)끼리를 적재하여 랜드(14) 사이의 도전 재료(16)를 돌기부(15)끼리로 압압함으로써, 도전 재료(16)의 금속 입자(161)끼리를 면접촉한 상태로 응집하고, 랜드(14)간을 도전 재료(16)로 안정적으로 전기 접속하였다. 도 10은 다른 실시예의 프린트 배선판(1)의 제조 공정 중, 랜드(14) 사이의 도전 재료(16)의 상태를 도시하는 설명도이다. 도 10에 도시한 제3 기판(10C)의 표면 상에는, 돌기부(15)가 없는 랜드(14A)가 형성되어 있다. 제3 기판(10C) 상에 접착 시트(51)를 적층한다. 충전 공정에서는, 제3 기판(10C)의 랜드(14A) 상의 접착 시트(51)로 형성한 개구 구멍(51A)에 도전 재료(16)를 충전한다. 기판 적층 공정에서는, 제3 기판(10C) 상에 제2 기판(10B)을 적층할 때, 제2 기판(10B)의 랜드(14) 상에 형성한 돌기부(15)로 제3 기판(10C)의 랜드(14A) 상에 충전한 융해 중인 도전 재료(16)를 적층 방향으로 압압해도 된다. 이 경우, 도전 재료(16)의 충전량을 늘린다. 그 결과, 제3 기판(10C) 및 제2 기판(10B)은, 돌기부(15)로 융해 중인 도전 재료(16)를 적층 방향으로 압압하여 도전 재료(16)의 금속 입자(161)가 면접촉한 상태로 응집하여 경화물로 된다. 그리고, 도전 재료(16)의 경화물로 랜드(14) 및 랜드(14A)간을 전기적으로 접속할 수 있다.
또한, 적층하는 기판(10) 중, 어느 한쪽의 기판(10)의 랜드(14) 상에 돌기부(15)를 형성함과 함께, 다른 쪽의 기판(10)의 랜드(14)의 돌기부(15)를 작게 하고, 도전 재료(16)의 양을 늘려, 돌기부(15)끼리로 랜드(14) 사이의 도전 재료(16)를 압압해도 된다.
또한, 상기 실시예에서는, 제1 기판(10A)의 랜드(14)와 제2 기판(10B)의 랜드(14) 사이를, 제1 기판(10A)의 돌기부(15A)와, 제2 기판(10B)의 돌기부(15B)로 도전 재료(16)를 압압하였다. 그리고, 제1 기판(10A) 및 제2 기판(10B)의 쓰루홀(11)의 동심원 상에 도전 재료(16)를 배치하였다. 그러나, 도 11에 도시한 바와 같이 해도 된다. 도 11은 다른 실시예의 프린트 배선판의 일부를 생략한 단면도이다. 도 11에 도시한 바와 같이, 제2 기판(10B)의 쓰루홀(11)과 대향측의 제4 기판(10D)의 쓰루홀(11)이 동심원 상에 없어도 된다. 또한, 제4 기판(10D)의 랜드(14C)는, 쓰루홀(11)과 동심원 상에 없지만, 그 쓰루홀(11)과 전기적으로 접속한다.
제2 기판(10B) 및 제4 기판(10D)은, 제2 기판(10B)의 랜드(14) 상에 형성한 돌기부(15)로 도전 재료(16)를 적층 방향으로 압압함으로써, 제2 기판(10B)의 랜드(14)와 제4 기판(10D)의 랜드(14C)가 도전 재료(16)에 의해 전기적으로 접속해도 된다.
상기 실시예에서는, 돌기부(15)의 단면 구조를 대략 사다리꼴 형상으로 하였지만, 이 형상에 한정되는 것이 아니라, 전술한 표면 에칭 공정을 추가하는 것만으로, 도전 재료(16)를 적층 방향으로 압압하여 도전 재료(16)의 금속 입자(161)가 면접촉하여 응집할 수 있는 구조이면 된다.
또한, 상기 실시예에서는, 프린트 배선판(1)을 제조하는 재료의 치수 등의 수치를 구체적으로 명기하였지만, 이들 명기한 수치는 본원 발명의 일례에 지나지 않고, 이들 수치에 의해 본원 발명의 기술적 사상이 한정되게 되는 일은 없다.
1 : 프린트 배선판
10 : 기판
10A : 제1 기판
10B : 제2 기판
11 : 쓰루홀
12 : 구멍 매립재
12A : 단부
14 : 랜드
15 : 돌기부
15A : 돌기부
15B : 돌기부
16 : 도전 재료
20 : 기재
31 : 동박층
32 : 구리 도금층
33 : 덮개 도금층
161 : 금속 입자

Claims (10)

  1. 기판의 기재에 형성된 쓰루홀 내에 구멍 매립재를 충전하는 공정과,
    상기 쓰루홀 내에 충전된 구멍 매립재를 이용하여, 그 쓰루홀의 기재 표면에 있는 랜드로부터 돌출되는 돌기부를 형성하는 공정과,
    도전 재료를 상기 랜드 상에 충전하는 공정과,
    상기 기판의 랜드 상에 다른 쪽의 기판의 랜드가 서로 대향하도록 기판끼리를 적층할 때에, 상기 랜드 사이에 충전한 융해 중인 상기 도전 재료를 상기 돌기부로 상기 기판의 적층 방향으로 압압함으로써, 상기 기판의 랜드와 상기 다른 쪽의 기판의 랜드를 상기 도전 재료의 응집으로 전기적으로 접속하는 공정
    을 갖는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  2. 제1항에 있어서,
    상기 돌기부를 형성하는 공정은,
    상기 구멍 매립재의 단부가 상기 기재 표면으로부터 돌출되도록, 그 기재 표면의 금속층을 소정량 남기는 에칭을 하는 공정과,
    상기 기재 표면으로부터 돌출되는 상기 구멍 매립재의 단부를 덮개 도금함으로써, 상기 돌기부를 형성하는 공정
    을 갖는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 돌기부는, 그 단면 형상을, 상기 기재 표면측을 하변(下底)으로 하는 사다리꼴 형상으로 한 것을 특징으로 하는 프린트 배선판의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 구멍 매립재는, 수지재인 것을 특징으로 하는 프린트 배선판의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 도전 재료는,
    저융점 금속의 금속 입자 및 수지 성분을 함유하고,
    상기 도전 재료로 전기적으로 접속하는 공정은,
    융해 중인 상기 도전 재료를 상기 돌기부로 상기 기판의 적층 방향으로 압압함으로써, 상기 도전 재료의 금속 입자끼리가 면접촉하여 응집하고, 상기 기판의 랜드와 상기 다른 쪽의 기판의 랜드를 상기 도전 재료의 응집으로 전기적으로 접속하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 도전 재료로 전기적으로 접속하는 공정은,
    융해 중인 상기 도전 재료를 상기 기판의 랜드 상의 상기 돌기부와 상기 다른 쪽의 기판의 랜드 상의 상기 돌기부로 상기 적층 방향으로 압압함으로써, 상기 기판의 랜드와 상기 다른 쪽의 기판의 랜드를 상기 도전 재료의 응집으로 전기적으로 접속하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
  7. 기재와, 기재의 두께 방향으로 형성된 쓰루홀과, 그 쓰루홀 내에 충전된 구멍 매립재와, 상기 쓰루홀과 접속하여 상기 기재 표면에 형성한 랜드와, 상기 구멍 매립재를 이용하여, 상기 랜드 상에 형성한 돌기부를 갖는 제1 기판과,
    상기 기재, 상기 쓰루홀 및 상기 랜드를 갖는 제2 기판
    을 갖고,
    상기 제1 기판의 상기 랜드와 상기 제2 기판의 상기 랜드 사이에 배치한 융해 중인 도전 재료를 상기 돌기부로 상기 제1 기판과 상기 제2 기판의 적층 방향으로 압압함으로써, 상기 제1 기판의 상기 랜드와 상기 제2 기판의 상기 랜드를 상기 도전 재료의 응집으로 전기적으로 접속한 것을 특징으로 하는 프린트 배선판.
  8. 제7항에 있어서,
    상기 제2 기판은,
    상기 기판의 랜드 상에 형성한 상기 돌기부를 갖고,
    상기 제1 기판의 상기 랜드와 상기 제2 기판의 상기 랜드 사이에 배치한 융해 중인 상기 도전 재료를, 상기 제1 기판의 상기 돌기부와 상기 제2 기판의 상기 돌기부로 상기 적층 방향으로 압압함으로써, 상기 제1 기판의 상기 랜드와 상기 제2 기판의 상기 랜드를 상기 도전 재료의 응집으로 전기적으로 접속한 것을 특징으로 하는 프린트 배선판.
  9. 제7항 또는 제8항에 있어서,
    상기 돌기부가 형성된 상기 랜드는,
    상기 기재 표면의 금속박층과,
    상기 쓰루홀의 내벽면을 금속 도금할 때에 형성한 금속 도금층과,
    상기 구멍 매립 부재의 단부를 덮개 도금할 때에 형성한 덮개 도금층의 3층 구조인 것을 특징으로 하는 프린트 배선판.
  10. 기재와, 기재의 두께 방향으로 형성된 쓰루홀과, 그 쓰루홀 내에 충전된 구멍 매립재와, 상기 쓰루홀과 접속하여 상기 기재 표면에 형성한 랜드와, 상기 구멍 매립재를 이용하여, 상기 랜드 상에 형성한 돌기부를 갖는 제1 기판과, 상기 기재, 상기 쓰루홀 및 상기 랜드를 갖는 제2 기판을 갖고, 상기 제1 기판의 상기 랜드와 상기 제2 기판의 상기 랜드 사이에 배치한 융해 중인 도전 재료를 상기 돌기부로 상기 제1 기판과 상기 제2 기판의 적층 방향으로 압압함으로써, 상기 제1 기판의 상기 랜드와 상기 제2 기판의 상기 랜드를 상기 도전 재료의 응집으로 전기적으로 접속한 프린트 배선판을 탑재한 것을 특징으로 하는 전자 기기.
KR1020110110695A 2010-11-25 2011-10-27 프린트 배선판의 제조 방법, 프린트 배선판 및 전자 기기 KR101278784B1 (ko)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009046064B4 (de) 2009-10-27 2014-03-06 Schott Solar Ag Absorberrohr und Verfahren zum reversiblen Be- und Entladen eines Gettermaterials
CN112074079B (zh) * 2020-09-15 2022-05-27 苏州臻迪智能科技有限公司 电机控制器线路板及电机控制器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145230A (ja) * 1991-11-22 1993-06-11 Fujitsu Ltd ガラスセラミツク基板の配線パターン形成方法
JP2001015913A (ja) 1999-06-25 2001-01-19 Ibiden Co Ltd 片面回路基板とその製造方法、および多層プリント配線板の製造方法
JP2002084064A (ja) 2000-09-08 2002-03-22 Ibiden Co Ltd プリント基板の製造方法
KR20090021090A (ko) * 2007-08-24 2009-02-27 니혼도꾸슈도교 가부시키가이샤 다층 와이어링 기판 및 그의 제조 방법, 및 ic 검사 장치에 사용하기 위한 기판 및 그의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03107888A (ja) * 1989-09-21 1991-05-08 Sharp Corp 回路基板の接続構造
US5129142A (en) * 1990-10-30 1992-07-14 International Business Machines Corporation Encapsulated circuitized power core alignment and lamination
US5509200A (en) * 1994-11-21 1996-04-23 International Business Machines Corporation Method of making laminar stackable circuit board structure
US6247228B1 (en) * 1996-08-12 2001-06-19 Tessera, Inc. Electrical connection with inwardly deformable contacts
JPH11204939A (ja) * 1998-01-08 1999-07-30 Hitachi Ltd 多層回路基板及びその製造方法
JP2000269647A (ja) * 1999-03-18 2000-09-29 Ibiden Co Ltd 片面回路基板、多層プリント配線板およびその製造方法
US6388204B1 (en) * 2000-08-29 2002-05-14 International Business Machines Corporation Composite laminate circuit structure and methods of interconnecting the same
TW488202B (en) * 2001-02-02 2002-05-21 Phoenix Prec Technology Corp Method for producing high-density multilayer circuit board
US6768064B2 (en) * 2001-07-10 2004-07-27 Fujikura Ltd. Multilayer wiring board assembly, multilayer wiring board assembly component and method of manufacture thereof
JP2003133674A (ja) * 2001-10-25 2003-05-09 Matsushita Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP2003142827A (ja) * 2001-10-31 2003-05-16 Sony Corp 多層プリント配線基板及びその製造方法
US6809269B2 (en) * 2002-12-19 2004-10-26 Endicott Interconnect Technologies, Inc. Circuitized substrate assembly and method of making same
JP4199198B2 (ja) * 2003-01-16 2008-12-17 富士通株式会社 多層配線基板およびその製造方法
KR20040104144A (ko) * 2003-06-03 2004-12-10 삼성전기주식회사 솔더 레지스트 패턴 형성 방법
JP2005217056A (ja) * 2004-01-28 2005-08-11 Kyocera Corp 配線基板およびその製造方法
JP5125389B2 (ja) * 2007-10-12 2013-01-23 富士通株式会社 基板の製造方法
CN101707854B (zh) * 2009-10-29 2011-08-10 深南电路有限公司 线路板的加工方法及线路板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145230A (ja) * 1991-11-22 1993-06-11 Fujitsu Ltd ガラスセラミツク基板の配線パターン形成方法
JP2001015913A (ja) 1999-06-25 2001-01-19 Ibiden Co Ltd 片面回路基板とその製造方法、および多層プリント配線板の製造方法
JP2002084064A (ja) 2000-09-08 2002-03-22 Ibiden Co Ltd プリント基板の製造方法
KR20090021090A (ko) * 2007-08-24 2009-02-27 니혼도꾸슈도교 가부시키가이샤 다층 와이어링 기판 및 그의 제조 방법, 및 ic 검사 장치에 사용하기 위한 기판 및 그의 제조 방법

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