JPH0682832A - 表示装置 - Google Patents
表示装置Info
- Publication number
- JPH0682832A JPH0682832A JP4255698A JP25569892A JPH0682832A JP H0682832 A JPH0682832 A JP H0682832A JP 4255698 A JP4255698 A JP 4255698A JP 25569892 A JP25569892 A JP 25569892A JP H0682832 A JPH0682832 A JP H0682832A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- gate
- layer
- display device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000010409 thin film Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- 229910052782 aluminium Inorganic materials 0.000 claims description 9
- 239000010410 layer Substances 0.000 abstract description 81
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 15
- 239000011159 matrix material Substances 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 21
- 238000000034 method Methods 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
いられるTFT基板多層配線の平坦化を図る。 【構成】 TFT基板1の上には複数本のゲートライン
8と複数本の信号ライン9とが互いに交差して設けられ
ている。各ゲートライン8と信号ライン9との交点にス
イッチング駆動用の薄膜トランジスタ7及び画素電極6
が配置されている。ゲートライン8はTFT基板1に設
けられた第1のトレンチ12に形成された半導体層13
からなる。又信号ライン9は、TFT基板1に設けられ
た第2のトレンチ15に形成された金属層17からな
る。半導体層13と金属層17は交差部において第2絶
縁層16により互いに電気的に絶縁されている。
Description
液晶ディスプレイで代表される表示装置に関する。より
詳しくは、画素電極とスイッチング用の薄膜トランジス
タ(TFT)が集積的に形成されたTFT基板の多層配
線技術に関する。
に用いられるTFT基板上には、互いに直交する複数本
のゲートラインと信号ラインとが積層配列されている。
両ラインの各交差箇所には画素電極とスイッチング駆動
用の薄膜トランジスタがマトリクス状に集積形成されて
いる。薄膜トランジスタのゲート電極はゲートラインに
接続され、ソース電極は信号ラインに接続され、ドレイ
ン電極は対応する画素電極に接続されている。ゲートラ
インに線順次でゲートパルスを印加すると対応する薄膜
トランジスタが行毎に選択される。一方、信号ラインを
介して供給された画像信号は選択された薄膜トランジス
タにより対応する画素電極に書き込まれ表示駆動が行な
われる。
上に形成されたゲートライン102と信号ライン103
の交差箇所を示す模式的な斜視図である。ゲートライン
102は一方向に沿って線状にパタニングされたポリシ
リコン薄膜からなり、信号ライン103は直交方向に沿
って線状にパタニングされたアルミニウム等の金属薄膜
からなる。両ラインは互いに交差しており段差部104
が生じる。なお、図示を省略しているが、ゲートライン
102と信号ライン103の間には層間絶縁膜が介在し
ており両者の電気的絶縁を図っている。
01の表面には微細な凹凸の集合が形成される。基板表
面は液晶配向膜で被覆されており所定のラビング処理等
を施こす事により液晶分子を配向させる。しかしなが
ら、段差104による微細な凹凸の為、均一なラビング
処理を施こす事ができず、液晶分子の配向性が劣化する
という課題がある。
す。ゲートライン102の上には層間絶縁膜105を介
して信号ライン103が交差している。表示装置を高精
細化する為に、デバイスの微細化を進める上で、ゲート
ライン102や信号ライン103のパタンはますます細
くなってきている。この為、段差部104において信号
ライン103を構成するアルミニウム金属パタンに段切
れ106が発生し、断線故障が多発するという課題があ
る。
題に鑑み、本発明はゲートラインと信号ラインの交差部
に発生する段差を除去もしくは削減し、基板表面の平坦
化を図って液晶の配向劣化を防止するとともに、配線の
断線故障を防止し併せて配線抵抗の増大を抑制する事を
目的とする。かかる目的を達成する為に以下の手段を講
じた。即ち、絶縁基板上に形成された複数本のゲートラ
インと、このゲートラインに交差して配置された信号ラ
インと、前記ゲートラインと信号ラインとの交点に薄膜
トランジスタ及び画素電極を配置してなるTFT基板を
有する表示装置において、前記ゲートラインが前記絶縁
基板に設けられた溝部あるいはトレンチに形成されたゲ
ート配線層からなる事を特徴とする。さらに、前記信号
ラインが、前記絶縁基板に設けられた他の溝部あるいは
トレンチに形成された信号配線層からなる事を特徴とす
る。好ましくは、前記溝部と前記他の溝部の交差箇所に
おいてゲート配線層と信号配線層は中間絶縁層を介して
互いに絶縁されている。又、前記ゲート絶縁層は前記溝
部の内壁に沿って形成されたポリシリコン等の多結晶半
導体層からなり、前記信号配線層は前記他の溝部に埋設
されたアルミニウムもしくはアルミニウムを主成分とす
る金属層から構成されている。
る。ゲートラインを構成する多結晶半導体層は絶縁基板
の主面内に設けられたトレンチの内壁に沿って形成され
ており基板表面の平坦化が図られる。さらに平坦化を進
める為に、信号ラインを構成する金属層もトレンチに沿
って埋設されている。この場合、ゲートライン用のトレ
ンチと信号ライン用のトレンチは互いに交差する事にな
る。交差箇所においてゲート配線層と信号配線層を互い
に電気的に絶縁する為に中間絶縁層が介在している。か
かる構成により、交差箇所は完全に絶縁基板主面内に埋
め込まれ平坦化が実現できる。従って、液晶配向の劣化
を効果的に抑制でき、配線断線故障を防ぐ事ができると
ともに、配線抵抗の増大を防ぐ事もできる。
詳細に説明する。図1は本発明にかかるアクティブマト
リクス型液晶表示装置の基本的な構成を示す模式図であ
り、(A)は全体構造を表わしており、(B)は本発明
の特徴事項であるトレンチ配線を模式的に表わしてい
る。(A)に示す様に、本表示装置は下側の絶縁基板あ
るいはTFT基板1と上側のガラス基板又は対向基板2
とを所定の間隙を介して貼り合わせたフラットパネル構
造を有しており、間隙内には液晶層3が封入充填されて
いる。この液晶層3は例えばツイストネマティック配向
されており、両基板の内表面には所定の配向処理が施さ
れている。このフラットパネル構造の両面には一対の偏
光板4及び5が貼着されており液晶層3の分子配向変化
を透過率変化として検出する。
に配列した画素電極6が形成されている。個々の画素電
極6に対応してスイッチング駆動用の薄膜トランジスタ
あるいはTFT7が集積形成されている。又、互いに直
交する複数のゲートライン8と信号ライン9もパタニン
グ形成されている。TFT7のゲート電極は対応するゲ
ートライン8に接続されており、ソース電極は対応する
信号ライン9に接続されており、ドレイン電極は対応す
る画素電極6に接続されている。
0及びカラーフィルタ11が積層形成されている。カラ
ーフィルタ11のRGB各セグメントは夫々画素電極6
に整合して配列されている。
には一方向に沿って延設された第1の溝部あるいはトレ
ンチ12が形成されている。この第1のトレンチ12の
内壁に沿って例えばポリシリコン等からなる多結晶半導
体層13が堆積されており、上述したゲートライン8を
構成している。第1のトレンチ12の内部にはPSG
(燐の添加されたガラス)からなる第1絶縁層14が埋
め込まれている。図から明らかな様に、ゲートライン8
を構成するゲート配線層はTFT基板1内表面に埋設さ
れており平坦化が図られる。
に第2のトレンチ15が延設されている。この第2のト
レンチ15の内部には同じくPSG等からなる第2絶縁
層16を介してアルミニウムあるいはアルミニウムを主
成分とする金属層17が埋設されており、前述した信号
ライン9を構成する。この金属層17と半導体層13は
交差箇所において第2絶縁層16(中間絶縁層)によっ
て互いに電気的に分離されている。本例では、ゲートラ
イン8に加えて信号ライン9を構成する信号配線層もト
レンチ内に設けられており基板表面の平坦化が一層効果
的に図られている。特に、ゲートライン8と信号ライン
9の交差箇所には段差が全く存在しない。
層16及び金属層17の上にはさらにPSG等からなる
第3絶縁層18が被覆されている。その上にはP−Si
N膜19が成膜されており、配線層全体を保護してい
る。場合によっては、このP−SiN膜19を水素拡散
源として利用し、水素をポリシリコンからなる半導体層
13に導入しその低抵抗化を図る。
った交差部の断面形状を表わしている。図から明らかな
様に、信号ラインを構成する金属層17は、ゲートライ
ンを構成する半導体層13から第2絶縁層16により完
全に電気的に分離されており配線短絡故障が発生する惧
れはない。
例を示している。TFT基板1の内表面には一方向に沿
って第1のトレンチ12が形成されている。このトレン
チ12の内壁にはポリシリコン等からなる半導体層13
が堆積されており、ゲートラインを構成する。この第1
のトレンチ12はPSGからなる第1絶縁層14により
埋め込まれている。
のトレンチ15が設けられている。従って、この第2の
トレンチ15は第1のトレンチ12と平行に設けられて
いる事になる。第2のトレンチ15の内部にはアルミニ
ウム等からなる金属層17が埋め込まれている。この金
属層17は、場合によっては信号ラインの一部分を構成
する。あるいは、TFTの他の配線部分を構成しても良
い。本応用例では、半導体層13と金属層17が第1絶
縁層14を介して互いに積層配置されており、且つ同一
のトレンチ12に沿って延設されている。従って、TF
T基板1の表面積を有効に活用でき、微細化に寄与す
る。半導体層13と金属層17の積層構造は、さらに第
2絶縁層16、第3絶縁層18及びP−SiN膜19に
よって順に被覆されており、基板1表面の平坦化が図ら
れている。
ルミニウム金属層の配線抵抗値とトレンチ深さとの関係
を示す。配線長を1000μmに設定し配線幅を2μm
に設定している。グラフから明らかな様に、トレンチを
深くする程配線抵抗値が低下している。この様に、本発
明にかかるトレンチ配線構造は配線抵抗を下げる上でも
顕著な効果を奏する。
を参照して、図1及び図2に示した本発明にかかるトレ
ンチ配線の形成工程を詳細に説明する。先ず図5の工程
Aにおいて石英基板51を用意する。石英ガラスは耐熱
性に優れており、成膜技術及び半導体製造技術を駆使す
る事ができ微細な薄膜トランジスタが集積形成されたT
FT基板の製造に適している。工程Bにおいて基板51
の主面内に一方向に沿って第1のトレンチ52を形成す
る。この第1のトレンチ52は、例えばウェットエッチ
ングにより形成されその深さは1〜4μm程度が好まし
い。次に工程Cにおいて、石英基板51の主面全体にポ
リシリコン膜53を堆積する。その膜厚は例えば400
nm程度であり、トレンチ52の内壁を完全に被覆する事
ができる。なお、このポリシリコン膜53は例えば薄膜
トランジスタ(図示せず)のゲート電極材料として用い
られるものである。続いて工程Dにおいてドライエッチ
ング等によりポリシリコン膜を所定の形状にパタニング
し、ゲート配線層54を形成する。このパタニングはゲ
ート電極形成と同時に行なわれる。ゲート配線層54は
第1のトレンチ52の内壁に沿って形成されており、基
板51の平坦化に寄与できる。ゲート配線層54の配線
抵抗を小さくする為には、トレンチ52を深めに設けれ
ば良い。工程Eにおいて基板51の表面全体にPSGか
らなる第1絶縁層55を堆積する。LPCVD法を用い
400nmの厚みで成膜する事により、第1のトレンチ5
2を完全に埋め込む事ができる。
1絶縁層を全面的に除去し、第1のトレンチ52内のみ
に第1絶縁層55を残す。この処理は、例えばCF4 /
O2=95/5の混合ガスを用いてドライエッチングに
より行なわれる。工程Gにおいて基板51の主面を再び
ウェットエッチングし、第1のトレンチ52に直交する
第2のトレンチ56を形成する。この時、第1のトレン
チ52と第2のトレンチ56の交差部において、ゲート
配線層54の端面57が、第2のトレンチ56の内壁上
に露出する事になる。続いて、工程Hにおいて基板51
の表面全体にPSGからなる第2絶縁層58をLPCV
D法により堆積する。この処理により、第2のトレンチ
56内壁部に露出していたゲート配線層54の端面部は
第2絶縁層58により完全に被覆され電気的な絶縁が図
られる。工程Iにおいて基板51の主面全体にスパッタ
法で金属アルミニウム膜59を堆積する。その膜厚は例
えば600nmに設定されており、第2のトレンチ56内
部を完全に埋め込む事ができる。
属アルミニウム膜をドライエッチングあるいはウェット
エッチングにより全面的に除去し平坦化を図る。この結
果、第2のトレンチ56の内部に埋め込まれた金属アル
ミニウムにより信号配線層60が形成される。図から明
らかな様に、信号配線層60は第2絶縁層58を介して
ゲート配線層54から電気的に絶縁されている。工程K
において基板51の主面全体に渡ってPSGからなる第
3絶縁層61をLPCVD法により堆積する。その膜厚
は例えば600nmに設定されている。最後に工程Lにお
いて第3絶縁層61の上にP−SiN膜62を堆積し保
護膜あるいはパッシベーション膜とする。その膜厚は例
えば500nmである。
ートラインと信号ラインが互いに直交して配列されたア
クティブマトリクス型液晶表示装置等において、所謂ト
レンチ配線技術を利用して多層配線を行なっている。ゲ
ート配線層及び信号配線層はトレンチ内に埋め込まれ、
両者の交差部分には表面的な段差が生じない。この為、
基板表面の平坦化が可能となり液晶層の配向性が向上す
るという効果がある。又、ゲート配線と信号配線の交差
部において層間絶縁膜による段差が発生しない為配線断
線故障を有効に防止する事ができるという効果がある。
さらに、段差箇所におけるステップカバーに起因して発
生する抵抗の増大が防げるので微細化した場合でも従来
に比し配線抵抗を低く抑える事ができるという効果があ
る。
模式図である。
図である。
式的な断面図である。
である。
ある。
ある。
Claims (6)
- 【請求項1】 絶縁基板上に形成された複数本のゲート
ラインと、このゲートラインに交差して配置された信号
ラインと、前記ゲートラインと信号ラインとの交点に薄
膜トランジスタ及び画素電極を配置してなるTFT基板
を有する表示装置において、 前記ゲートラインが、前記絶縁基板に設けられた溝部に
形成されたゲート配線層からなる事を特徴とする表示装
置。 - 【請求項2】 前記信号ラインが、前記絶縁基板に設け
られた他の溝部に形成された信号配線層からなる事を特
徴とする請求項1記載の表示装置。 - 【請求項3】 前記溝部と他の溝部の交差箇所において
ゲート配線層と信号配線層は中間絶縁層を介して互いに
絶縁されている事を特徴とする請求項2記載の表示装
置。 - 【請求項4】 前記ゲート配線層が前記溝部の内壁に沿
って形成された多結晶半導体層からなり、前記信号配線
層が前記他の溝部に埋設された金属層からなる事を特徴
とする請求項2記載の表示装置。 - 【請求項5】 前記金属層が、アルミニウムもしくはア
ルミニウムを主成分とする金属からなる事を特徴とする
請求項4記載の表示装置。 - 【請求項6】 前記信号ラインの少なくとも一部はゲー
トラインの溝部に沿って絶縁層を介し前記ゲート配線層
と平行に積層されている事を特徴とする請求項2記載の
表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25569892A JP3230294B2 (ja) | 1992-08-31 | 1992-08-31 | 表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25569892A JP3230294B2 (ja) | 1992-08-31 | 1992-08-31 | 表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0682832A true JPH0682832A (ja) | 1994-03-25 |
JP3230294B2 JP3230294B2 (ja) | 2001-11-19 |
Family
ID=17282400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25569892A Expired - Lifetime JP3230294B2 (ja) | 1992-08-31 | 1992-08-31 | 表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3230294B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10213813A (ja) * | 1997-01-29 | 1998-08-11 | Sony Corp | 液晶表示装置およびその製造方法 |
AT407091B (de) * | 1997-06-30 | 2000-12-27 | Heimel Helmut | Verfahren zur bestimmung des alkohol- und extraktgehalts einer wässrigen lösung |
KR100381122B1 (ko) * | 1999-08-30 | 2003-04-23 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
US6762805B2 (en) | 2001-06-08 | 2004-07-13 | Nec Lcd Technologies, Ltd. | Active matrix type liquid crystal display device and method of fabricating the same |
KR100690000B1 (ko) * | 2000-02-21 | 2007-03-08 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
US7329611B2 (en) | 2002-04-11 | 2008-02-12 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
KR100860468B1 (ko) * | 2002-04-17 | 2008-09-25 | 엘지디스플레이 주식회사 | 액정표시장치용 기판 |
JP2011257728A (ja) * | 2010-06-11 | 2011-12-22 | Lg Display Co Ltd | 薄膜トランジスタ基板及びその製造方法並び該薄膜トランジスタを有する平板表示素子 |
WO2021053957A1 (ja) * | 2019-09-17 | 2021-03-25 | ソニー株式会社 | 容量構造体、トランジスタアレイ基板およびトランジスタアレイ基板の製造方法、並びに、液晶表示装置および電子機器 |
-
1992
- 1992-08-31 JP JP25569892A patent/JP3230294B2/ja not_active Expired - Lifetime
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10213813A (ja) * | 1997-01-29 | 1998-08-11 | Sony Corp | 液晶表示装置およびその製造方法 |
AT407091B (de) * | 1997-06-30 | 2000-12-27 | Heimel Helmut | Verfahren zur bestimmung des alkohol- und extraktgehalts einer wässrigen lösung |
KR100381122B1 (ko) * | 1999-08-30 | 2003-04-23 | 샤프 가부시키가이샤 | 액정 표시 장치 및 그 제조 방법 |
KR100690000B1 (ko) * | 2000-02-21 | 2007-03-08 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
US6762805B2 (en) | 2001-06-08 | 2004-07-13 | Nec Lcd Technologies, Ltd. | Active matrix type liquid crystal display device and method of fabricating the same |
US7643100B2 (en) | 2002-04-11 | 2010-01-05 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
US7525732B2 (en) | 2002-04-11 | 2009-04-28 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
US7329611B2 (en) | 2002-04-11 | 2008-02-12 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
US7678454B2 (en) | 2002-04-11 | 2010-03-16 | Nec Corporation | Method for forming finely-structured parts, finely-structured parts formed thereby, and product using such finely-structured part |
KR100860468B1 (ko) * | 2002-04-17 | 2008-09-25 | 엘지디스플레이 주식회사 | 액정표시장치용 기판 |
US7671953B2 (en) | 2002-04-17 | 2010-03-02 | Lg Display Co., Ltd. | Substrate for liquid crystal display |
US7826021B2 (en) | 2002-04-17 | 2010-11-02 | Lg Display Co., Ltd. | Substrate for liquid crystal display |
JP2011257728A (ja) * | 2010-06-11 | 2011-12-22 | Lg Display Co Ltd | 薄膜トランジスタ基板及びその製造方法並び該薄膜トランジスタを有する平板表示素子 |
US8436356B2 (en) | 2010-06-11 | 2013-05-07 | Lg Display Co., Ltd. | Thin film transistor substrate, method of fabricating the same and flat display having the same |
KR101274719B1 (ko) * | 2010-06-11 | 2013-06-25 | 엘지디스플레이 주식회사 | 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자 |
US8796690B2 (en) | 2010-06-11 | 2014-08-05 | Lg Display Co., Ltd. | Thin film transistor substrate, method of fabricating the same and flat display having the same |
WO2021053957A1 (ja) * | 2019-09-17 | 2021-03-25 | ソニー株式会社 | 容量構造体、トランジスタアレイ基板およびトランジスタアレイ基板の製造方法、並びに、液晶表示装置および電子機器 |
Also Published As
Publication number | Publication date |
---|---|
JP3230294B2 (ja) | 2001-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6683669B1 (en) | Apparatus and method for fabricating substrate of a liquid crystal display device and interconnects therein | |
JP3391343B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
JP2001125134A (ja) | アクティブマトリクス基板及びその製造方法 | |
CN1987572B (zh) | 液晶显示装置及其制造方法 | |
JPH07104312A (ja) | 液晶表示装置の製造方法 | |
JP3617800B2 (ja) | Tftアレイ基板とその製造方法それを用いた液晶表示装置 | |
JPH061314B2 (ja) | 薄膜トランジスタアレイ | |
KR100268104B1 (ko) | 공통 전극 라인을 갖는 평면 구동 방식 액정 표시 장치 및그 제조 방법 | |
KR19990006908A (ko) | 액정표시장치와 그 제조방법 | |
US7808567B2 (en) | Pixel structures, methods of forming the same and multi domain vertical alignment LCDs | |
JPH0682832A (ja) | 表示装置 | |
JP2002162640A (ja) | 横電界型液晶表示装置及びその製造方法 | |
JPH0213928A (ja) | 薄膜トランジスタアレイ | |
JPH0728093A (ja) | 表示用アクティブマトリクス基板 | |
JP3713197B2 (ja) | 液晶表示装置 | |
US6248634B1 (en) | Field-effect transistor and fabrication method thereof and image display apparatus | |
KR100386458B1 (ko) | 액정 표시 장치용 어레이 기판 및 그의 제조 방법 | |
JPS60261174A (ja) | マトリツクスアレ− | |
JPH07270824A (ja) | 液晶表示装置及びその製造方法 | |
JP4646244B2 (ja) | 表示用制御基板およびその製造方法、液晶表示パネル、電子情報機器 | |
JP2003177417A (ja) | 液晶表示装置 | |
JPH03114028A (ja) | 薄膜トランジスタマトリクスとその製造方法 | |
JP2901499B2 (ja) | アクティブマトリクス基板 | |
JPS61134785A (ja) | 画像表示装置 | |
KR100315922B1 (ko) | 4장의마스크를이용한액정표시장치용박막트랜지스터기판의제조방법및액정표시장치용박막트랜지스터기판 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |