KR101274429B1 - 쉬프트 레지스터 유닛, 게이트 구동회로 및 표시장치 - Google Patents

쉬프트 레지스터 유닛, 게이트 구동회로 및 표시장치 Download PDF

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Abstract

본 발명은 쉬프트 레지스터, 게이트 구동회로 및 표시장치를 개시한다. 쉬프트 레지스터는 제1 클럭신호, 제2 클럭신호, 프레임 스타트 신호, 고전압신호 및 저전압신호 등이 입력되는 입력모듈과, 입력모듈에 연결되어, 다수개의 박막트랜지스터를 포함하고, 제1 클럭신호, 제2 클럭신호 및 프레임 스타트 신호에 근거하여 게이트 구동신호를 생성하는 처리모듈 - 처리모듈은 쉬프트 레지스터 유닛의 이벨류에이션 단계에서 박막트랜지스터 사이에 형성된 제1 노드의 전압이 전원신호의 저전압 레벨보다 낮도록 제어하고, 제 2 노드를 제어하여 리셋시키고, 고전압신호의 입력단, 저전압신호의 입력단 및 박막트랜지스터로 형성된 적어도 하나 이상의 과도상태 직류통로를 신속히 차단함 - 과, 처리모듈에 연결되어, 처리모듈이 생성한 게이트 구동신호를 출력하는 출력모듈을 포함한다. 본 발명은 과도상태 전류를 줄여, 쉬프트 레지스터의 소모전력을 감소시킨다.

Description

쉬프트 레지스터 유닛, 게이트 구동회로 및 표시장치{SHIFT REGISTER UNIT, GATE DRIVE CIRCUIT AND DISPLAY APPARATUS}
본 발명은 디스플레이 구동기술에 관한 것으로서, 특히, 쉬프트 레지스터 유닛, 게이트 구동회로 및 표시장치에 관한 것이다.
디스플레이 구동기술에서, 주사 라인(scan line) 및 데이터 라인(data line)이 교차하여 액티브 매트릭스(active matrix)를 구성한다. 주사 라인의 구동회로는 통상적으로 쉬프트 레지스터(Shift Register)를 이용하고, 쉬프트 레지스터는 유형에 따라 각각 동적 쉬프트 레지스터와 정적 쉬프트 레지스터로 나뉘고, 동적 쉬프트 레지스터의 구조는 상대적으로 간단하고, 비교적 적은 수량의 박막트랜지스터(Thin Film Transisotr) 소자가 요구되지만, 그 소모전력이 크고, 작동 주파수 대역이 한정되어 있으며, 정적 쉬프트 레지스터는 비교적 많은 박막트랜지스터 소자가 필요하지만, 작동 주파수 대역이 크고, 소모전력이 비교적 작다. 쉬프트 레지스터의 성능에 대하여 고찰할 때, 소모전력, 신뢰성 및 면적 등의 인자를 종합적으로 고려해야 하지만, 표시패널이 점점 대형화되어 감에 따라, 소비전력 및 신뢰성이 쉬프트 레지스터의 주요 성능에 대한 참고지표가 되었다.
도 1a 는 종래기술 중 하나의 쉬프트 레지스터 유닛의 구조를 도시한 개략도이고, 도 1b 는 종래기술 중 하나의 쉬프트 레지스터 유닛의 동작 타이밍을 도시한 도면으로서, 도 1a 및 도 1b 에 도시된 바와 같이, 종래기술은 출력단(OUT)과 리셋 박막트랜지스터(M5)의 게이트 전극 사이를 연결하는 피드백 박막트랜지스터(M4)를 통하여 리셋 박막트랜지스터(M5)의 자동 온-오프를 실현한다. 구체적으로, 이벨류에이션(evaluation) 단계시 출력단에서는, 클럭신호(ck1)는 고전압 레벨이고, 출력단(out)의 출력은 저전압 레벨이 되며, 피드백 박막트랜지스터(M4)가 턴-온 상태가 되어, 리셋 박막트랜지스터(M5)가 턴-오프 상태가 되고; 출력단(out)의 리셋단계에서, 클럭신호(ck1)는 저전압 레벨이 되고, 박막트랜지스터(M3)를 턴-온 상태로 만들어, 나아가 리셋 박막트랜지스터(M5)가 턴-온 상태로 되어, 출력단(out)에 충전을 진행한다. 도 2a 는 두번째 종래기술의 쉬프트 레지스터 유닛의 구조를 도시한 개략도이고, 도 2b 는 두번째 종래기술의 쉬프트 레지스터 유닛의 동작 타이밍을 도시한 도면으로, 도 2a 및 2b 에 도시된 바와 같이, 두번째 종래기술은 서로 위상이 반전되는 클럭신호의 제어를 채택하여, 피드백 박막트랜지스터(M5)를 출력단 및 VDD 사이에 연결시킨다. 출력단의 이벨류에이션(evaluation) 단계에서, 출력은 저전압 레벨로 변하고, 피드백 박막트랜지스터(M5)는 턴-온 상태가 되고 박막트랜지스터(M1)를 턴-오프 상태로 만들고, 출력단이 저전압 레벨을 유지하도록 하며; 출력단의 리셋 단계에서, 클럭신호(CLK)가 저전압 레벨로 변하여, 박막트랜지스터(M3)를 턴-온 상태로 만들고, 나아가 박막트랜지스터(M1)를 턴-온 상태가 되도록 함으로써, VDD가 출력단(out)에 충전을 진행한다.
그러나, 출력단에 부하가 걸려있기 때문에, 그 전압 변화의 속도가 비교적 늦고; 첫번째 종래기술에 대해 설명하면, 출력단(out)의 이벨류에이션(evaluation) 단계에서, 출력단은 고전압 레벨에서 저전압 레벨로 변화하는데 일정 시간이 필요하고, 출력단의 전압이 예정된 임계값 전압보다 낮을 경우에야, 비로소 박막트랜지스터(M4)가 턴-온 상태가 될 수 있고, 박막트랜지스터(M4)가 턴-온 상태가 되기 전에는 박막트랜지스터(M5)는 여전히 턴-온 상태를 유지하고, 나아가 VDD로부터 박막트랜지스터(M5,M2)를 통하여 VSS에 이르는 직류통로가 존재하며; 두번째 종래기술에 대해 설명하면, 리셋 단계에서, 출력단은 저전압 레벨로부터 고전압 레벨로 변하는데 일정 시간이 필요하고, 박막트랜지스터(M5)가 신속히 턴-오프 상태가 되지 않아, 나아가 VDD로부터 박막트랜지스터(M5,M3)를 통하여 VSS에 이르는 직류통로가 존재한다. 직류통로의 존재는 의외의 과도전류의 생성을 초래하여, 나아가 쉬프트 레지스터의 소모전력을 높인다.
본 발명은 직류통로를 제거하여, 과도 상태 전류를 낮추고, 쉬프트 레지스터의 소모전력을 줄일 수 있는 쉬프트 레지스터 유닛, 게이트 구동회로 및 표시장치를 제공한다.
본 발명이 제공하는 쉬프트 레지스터 유닛은 제1 클럭신호, 제2 클럭신호, 프레임 스타트 신호, 고전압신호 및 저전압신호가 입력되는 입력모듈과 - 일 프레임 동안, 상기 제1 클럭신호와 상기 제2 클럭신호의 위상 반전신호가 서로 동일함 -, 상기 입력모듈에 연결되고, 다수개의 박막트랜지스터를 포함하며, 상기 제1 클럭신호, 상기 제2 클럭신호 및 상기 프레임 스타트 신호에 근거하여 게이트 구동신호를 생성하는 처리모듈 - 상기 처리모듈은 상기 쉬프트 레지스터 유닛의 이벨류에이션 단계에서 상기 박막트랜지스터 사이의 제1 노드의 전압이 전원신호의 저전압 레벨보다 낮도록 제어하고, 제2 노드를 리셋 제어함으로써, 상기 고전압신호의 입력단, 상기 저전압신호의 입력단 및 적어도 하나의 박막트랜지스터가 형성하는 과도상태의 직류통로를 신속히 차단함 - 과, 및 상기 처리모듈에 연결되고, 상기 처리모듈이 생성한 상기 게이트 구동신호를 출력하는 출력모듈을 포함한다.
본 발명이 제공하는 게이트 구동신호는 순차적으로 연결된 n개의 쉬프트 레지스터 유닛을 포함하고, 그 중 n은 양의 정수이고, 상기 n개의 쉬프트 레지스터 유닛은 상술한 쉬프트 레지스터 유닛을 이용하고, 제i번째 쉬프트 레지스터 유닛의 출력모듈과 제i+1번째 쉬프트 레지스터 유닛의 입력모듈이 연결됨으로써, 상기 제i번째 쉬프트 레지스터 유닛에서 출력되는 게이트 구동신호를 상기 제i+1번째 쉬프트 레지스터 유닛에 입력하여, 상기 제i+1번째 쉬프트 레지스터 유닛의 프레임 스타트 신호로 작용하고, i∈(1, n)이고, i는 양의 정수이며, 하나의 쉬프트 레지스터 유닛의 제1 클럭신호 입력단에는 제1 클럭신호를 입력하고, 상기 쉬프트 레지스터 유닛의 제2 클럭신호 입력단에는 제2 클럭신호를 입력하고, 상기 쉬프트 레지스터 유닛과 이웃하는 전단 및 후단 쉬프트 레지스터 유닛의 제1 클럭신호 입력단에는 모두 제2 클럭신호를 입력하고, 상기 쉬프트 레지스터 유닛과 이웃하는 전단 및 후단 쉬프트 레지스터 유닛의 제2 클럭신호 입력단에는 모두 제1 클럭신호를 입력하며, 상기 n개 쉬프트 레지스터 유닛 중의 제1 쉬프트 레지스터 유닛의 입력모듈에는 외부로부터 프레임 스타트 입력신호가 입력된다.
본 발명이 제공하는 표시장치는 상술한 게이트 구동회로를 포함한다.
본 발명이 제공하는 쉬프트 레지스터 유닛, 게이트 구동회로 및 표시장치는, 입력모듈, 처리모듈 및 출력모듈을 통하여, 클럭신호를 근거로 하여 게이트 구동신호를 생성하는 동시에, 박막트랜지스터 사이에 형성된 제1 노드 및 제2 노드에 대하여 제어를 진행하여, 상기 쉬프트 레지스터 유닛의 이벨류에이션 단계에서 제1 노드의 전압이 전원신호의 저전압 레벨보다 낮아지게 하고, 나아가 제2 노드를 리셋 제어함으로써, 고전압신호의 입력단, 저전압신호의 입력단 및 적어도 하나 이상의 박막트랜지스터로 형성된 과도상태의 직류 통로를 신속히 차단하고, 이로써 과도상태 전류를 낮추고, 쉬프트 레지스터 유닛의 소모전력을 감소시킨다.
도 1a 는 첫번째 종래기술에 따른 쉬프트 레지스터 유닛의 구조를 도시한 개략도이고;
도 1b 는 첫번째 종래기술에 따른 쉬프트 레지스터 유닛의 동작 타이밍을 도시한 도면이고;
도 2a 는 두번재 종래기술에 따른 쉬프트 레지스터 유닛의 구조를 도시한 개략도이고;
도 2b 는 두번째 종래기술에 따른 쉬프트 레지스터 유닛의 동작 타이밍을 도시한 도면이고;
도 3 은 본 발명이 제공하는 쉬프트 레지스터 유닛의 제 1 실시예에 따른 연결구조를 도시한 개략도이고;
도 4 는 본 발명이 제공하는 쉬프트 레지스터 유닛의 제 2 실시예에 따른 연결구조를 도시한 개략도이고;
도 5 는 본 발명이 제공하는 쉬프트 레지스터 유닛의 제 3 실시예에 따른 구조를 도시한 개략도이고;
도 6 은 본 발명이 제공하는 쉬프트 레지스터 유닛의 제 3 실시예에 따른 동작 타이밍을 도시한 도면이고;
도 7 은 본 발명이 제공하는 쉬프트 레지스터 유닛의 제 4 실시예에 따른 구조를 도시한 개략도이고;
도 8 은 본 발명이 제공하는 쉬프트 레지스터 유닛의 제 4 실시예에 따른 동작 타이밍을 도시한 도면이고;
도 9 는 본 발명이 제공하는 쉬프트 레지스터 유닛의 제 4 실시예에 따라 이벨류에이션 단계에서 생성되는 과도상태 전류에 대한 시뮬레이션 실험결과를 도시한 그래프이고;
도 10 은 본 발명이 제공하는 쉬프트 레지스터 유닛의 제 4 실시예에 따라 리셋단계에서 생성되는 과도상태 전류에 대한 시뮬레이션 실험결과를 도시한 그래프이고;
도 11 은 본 발명이 제공하는 게이트 구동회로의 제 1 실시예에 따른 연결구조를 도시한 개략도이고;
도 12 는 본 발명이 제공하는 게이트 구동회로의 제 2 실시예에 따른 구조를 도시한 개략도이고;
도 13 은 본 발명이 제공하는 게이트 구동회로의 제 2 실시예에 따른 동작 타이밍을 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 입력모듈 2 : 처리모듈 3 : 출력모듈
21: 게이트 구동신호 생성부 22: 피드백 제어부
본 발명의 실시예의 목적, 기술방안 및 효과가 더욱 명확해지도록, 하기에서는 본 발명 실시예의 도면을 결합하여, 본 발명 실시예의 기술방안에 대한 명확하고 완성된 설명을 진행하고, 명백하게, 설명된 실시예는 단지 본 발명 실시예 중의 일부분일 뿐, 전체 실시예가 되지 않는다. 본 발명의 실시예에 기초하여, 본 영역의 당업자가 창조적 행위를 하지 않았다고 전제하더라도 획득할 수 있는 모든 기타 실시예는 본 발명의 보호 범위에 포함된다.
도 3 은 본 발명이 제공한 쉬프트 레지스터 유닛의 제1 실시예에 따른 연결구조를 도시한 개략도로서, 도 3 에 도시된 바와 같이, 본 실시예가 제공하는 쉬프트 레지스터 유닛은 입력모듈(1), 처리모듈(2) 및 출력모듈(3)을 포함한다. 그 중,입력모듈(1)은 신호들이 입력되고, 상기 신호들은 제1 클럭신호, 제2 클럭신호, 프레임 스타트 신호, 고전압신호 및 저전압신호를 포함하고, 그 중, 하나의 프레임 시간 동안, 상기 제1 클럭신호와 상기 제2 클럭신호의 위상 반전신호가 서로 동일하다. 처리모듈(2)은 입력모듈(1)에 연결되고, 다수개의 박막트랜지스터를 포함하며, 상기 제1 클럭신호, 상기 제2 클럭신호 및 상기 프레임 스타트 신호에 근거하여 게이트 구동신호를 생성하고, 뿐만 아니라 상기 쉬프트 레지스터 유닛의 이벨류에이션(evaluation) 단계에 있어서 상기 박막트랜지스터 사이에 형성된 제1 노드의 전압을 전원신호의 저전압 레벨보다 낮도록 제어하고, 제2 노드를 제어하여 리셋시킴으로써, 상기 고전압신호의 입력단, 상기 저전압신호의 입력단 및 적어도 하나의 박막트랜지스터로 형성된 과도상태의 직류통로를 신속히 차단한다. 출력모듈(3)은 처리모듈(2)에 연결되고, 처리모듈(2)이 생성한 상기 게이트 구동신호를 출력한다.
본 실시예가 제공하는 쉬프트 레지스터 유닛은, 입력모듈, 처리모듈 및 출력모듈을 통하여, 클럭신호에 근거하여 게이트 구동신호를 생성함과 동시에, 박막트랜지스터 사이에 형성된 제1 노드 및 제2 노드를 제어하여, 상기 쉬프트 레지스터 유닛의 이벨류에이션 단계에서 상기 박막트랜지스터 사이에 형성된 제1 노드의 전압은 전원신호의 저전압 레벨보다 낮고, 나아가 제2 노드를 리셋 제어함으로써, 고전압신호 입력단, 저전압신호 입력단 및 적어도 하나의 박막트랜지스터로 형성된 과도상태의 직류통로를 신속히 차단함으로써, 이로써 과도상태 전류를 낮추고, 쉬프트 레지스터 유닛의 소모전력을 감소시킨다.
도 4 는 본 발명에 제공하는 쉬프트 레지스터 유닛의 제2 실시예에 따른 연결구조를 도시한 개략도로서, 도 4 에 도시된 바와 같이, 본 실시예가 제공하는 쉬프트 레지스터 유닛은, 도 3 이 도시하는 기초 위에, 처리모듈(2)이 게이트 구동신호 생성부(21) 및 피드백 제어부(22)를 구체적으로 포함할 수 있다. 그 중, 게이트 구동신호 생성부(21)는 입력모듈(1)에 연결되면서, 적어도 이벨류에이션 박막트랜지스터와 리셋 박막트랜지스터를 포함할 수 있고, 상기 이벨류에이션 박막트랜지스터를 턴-온 상태 또는 턴-오프 상태로 제1 노드가 구동하고, 상기 리셋 박막트랜지스터를 턴-온 상태 또는 턴-오프 상태는 제2 노드가 구동하며, 상기 제1 클럭신호, 상기 제2 클럭신호 및 상기 프레임 스타트 신호에 근거하여 게이트 구동신호를 생성한다. 피드백 제어부(22)는 게이트 구동신호 생성부(21)에 연결되면서, 상기 쉬프트 레지스터 유닛의 이벨류에이션 단계에 있어서 상기 제1 노드의 전압이 전원신호의 저전압 전압보다 낮도록 제어하고, 상기 제2 노드를 리셋 제어함으로써, 상기 고전압신호 입력단, 적어도 하나의 박막트랜지스터 및 저전압신호 입력단으로 형성되는 과도상태 직류통로를 신속히 차단한다.
도 5 는 본 발명이 제공한 쉬프트 레지스터 유닛의 제3 실시예에 따른 구조를 도시한 개략도로서, 도 5 에 도시된 바와 같이, 본 실시예가 제공하는 쉬프트 레지스터 유닛은 상술한 제2 실시예에 기초하여, 구체적으로 입력모듈은 초기신호 입력단(10), 제1 클럭신호 입력단(30), 제2 클럭신호 입력단(40), 고전압신호 입력단(50) 및 저전압신호 입력단(60)을 포함한다. 그 중, 초기신호 입력단(10)에는 프레임 스타트 신호가 입력되고, 제1 클럭신호 입력단(30)에는 제1 클럭신호가 입력되고, 제2 클럭신호 입력단(40)에는 제2 클럭신호가 입력되고, 고전압신호 입력단(50)에는 고전압신호가 입력되고, 저전압신호 입력단(60)은 저전압신호가 입력된다. 본 실시예에 따른 쉬프트 레지스터 유닛의 출력모듈는 구체적으로 출력단(20)을 포함할 수 있고, 출력단(20)은 게이트 구동신호 생성부에서 생성된 게이트 구동신호를 출력하고, 뿐만 아니라 상기 게이트 구동신호는 이웃하는 하단의 쉬프트 레지스터 유닛의 초기신호 입력단(10)에 입력된다.
구체적으로, 본 실시예가 제공하는 쉬프트 레지스터 유닛에서 게이트 구동신호 생성부는 구체적으로 제2 박막트랜지스터(M2) 및 제4 박막트랜지스터(M4)를 포함할 수 있다. 그 중, 제2 박막트랜지스터(M2)는 구체적으로 본 실시예에서 이벨류에이션 박막트랜지스터로 작용할 수 있고, 제2 박막트랜지스터의 소스 전극은 출력모듈의 출력단(20)에 연결되고, 제2 박막트랜지스터의 드레인 전극은 제 1 클럭신호의 입력단(30)에 연결된다. 제4 박막트랜지스터(M4)는 구체적으로 본 실시예에서 리셋 박막트랜지스터로 작용하고, 제4 박막트랜지스터(M4)의 소스 전극은 출력단(20)에 연결되고, 제 4 박막트랜지스터(M4)의 드레인 전극은 고전압신호 입력단(50)에 연결된다.
도 5 에 도시된 바와 같이, 본 실시예가 제공하는 쉬프트 레지스터 유닛에서 피드백 제어부는 구체적으로 제1 박막트랜지스터(M1), 제3 박막트랜지스터(M3) 및 제 5 박막트랜지스터(M5)를 포함할 수 있다. 그 중, 제1 박막트랜지스터(M1)의 게이트 전극은 제2 클럭신호 입력단(40)에 연결되고, 제1 박막트랜지스터(M1)의 소스 전극은 초기신호 입력단(10)에 연결된다. 제3 박막트랜지스터(M3)의 게이트 전극 및 소스 전극은 제2 클럭신호 입력단(40)에 연결된다. 제 5 박막트랜지스터(M5)의 드레인 전극은 제2 클럭신호 입력단(40)에 연결된다.
더 나아가, 도 5 에 도시된 바와 같이, 본 실시예에 있어서, 제1 박막트랜지스터(M1)의 드레인 전극, 제2 박막트랜지스터(M2)의 게이트 전극 및 제5 박막트랜지스터(M5)의 게이트 전극이 수렴된 곳에 제1 노드(N1)를 형성한다. 제3 박막트랜지스터(M3)의 드레인 전극, 제4 박막트랜지스터(M4)의 게이트 전극 및 제 5 박막트랜지스터(M5)의 소스 전극이 수렴된 곳에 제2 노드(N2)를 형성한다.
도 6 은 본 발명이 제공하는 쉬프트 레지스터 유닛의 제3 실시예의 동작 타이밍을 도시한 도면으로서, 도 6 에 도시된 바와 같이, 본 실시예에서, 쉬프트 레지스터 유닛의 입력신호는 두 개의 위상이 서로 반전되고, 듀티 사이클이 50％인 제1 클럭신호(XCLKB) 및 제2 클럭신호(XCLK)를 포함하고, 쉬프트 레지스터 유닛의 제1 클럭신호 입력단(30)과 제2 클럭신호 입력단(40)에 각각 입력된다. 본 실시예에서 서로 인접한 두 개의 쉬프트 레지스터 유닛의 클럭신호는 서로 반대되는데, 즉 하나의 쉬프트 레지스터 유닛의 제1 클럭신호 입력단(30)에 외부로부터 제1 클럭신호(XCLKB)가 입력된다면, 제2 클럭신호 입력단(40)에는 외부로부터 제2 클럭신호(XCLK)가 입력되고, 상기 쉬프트 레지스터 유닛과 서로 이웃하는 전단의 쉬프트 레지스터 유닛의 제1 클럭신호 입력단(30)에는 외부로부터 제2 클럭신호(XCLK)가 입력되면서, 제2 클럭신호 입력단(40)에는 외부로부터 제1 클럭신호 (XCLKB)가 입력되며, 뿐만 아니라 상기 쉬프트 레지스터 유닛과 서로 이웃하는 하단의 쉬프트 레지스터 유닛에서도 제1 클럭신호 입력단(30)에는 외부로부터 제2 클럭신호(XCLK)가 입력되면서, 제2 클럭신호 입력단(40)에는 외부로부터 제1 클럭신호(XCLKB)가 입력된다. 고전압 레벨신호 VDD가 쉬프트 레지스터 유닛의 고전압신호 입력단(50)에 입력되고, 저전압 레벨신호 VSS가 쉬프트 레지스터 유닛의 저전압신호 입력단(60)에 입력되며, 프레임 스타트 입력신호 STV는 제1 쉬프트 레지스터 유닛의 초기신호 입력단(10)에 입력되고, 다른 나머지 쉬프트 레지스터 유닛의 초기신호 입력단(10)에 입력되는 것은 전단 쉬프트 레지스터 유닛 출력단(20)의 출력신호다.
더 나아가, 본 실시예가 제공하는 쉬프트 레지스터 유닛은 각 박막트랜지스터에 대응되는 보조 박막트랜지스터를 더 포함할 수 있는데, 즉 제1 박막트랜지스터(M1), 제2 박막트랜지스터(M2), 제3 박막트랜지스터(M3), 제4 박막트랜지스터(M4) 및 제5 박막트랜지스터(M5)에 각각 대응되는 보조의 박막트랜지스터를 설치하고, 각 보조 박막트랜지스터의 연결방식은 대응되는 박막트랜지스터의 연결방식과 동일하게 형성한다. 다시 말해, 쉬프트 레지스터 유닛에서 제1 박막트랜지스터(M1)의 연결방식과 동일하게 대응하는 보조 박막트랜지스터(이하 M1')을 설치할 수 있는데, M1'의 게이트 전극이 제2 클럭신호 입력단에 연결되고, M1'의 소스 전극이 초기신호 입력단에 연결되며, 제2 박막트랜지스터(M2)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M2')를 설치할 수 있는데, M2'의 소스 전극이 출력모듈의 출력단에 연결되고, M2'의 드레인 전극이 제1 클럭신호의 입력단에 연결되고, 제3 박막트랜지스터(M3)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M3')를 설치할 수 있는데, M3'의 게이트 전극과 소스 전극이 제2 클럭신호의 입력단에 연결되며, 제4 박막트랜지스터(M4)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M4')를 설치할 수 있는데, M4'의 소스 전극이 출력모듈의 출력단에 연결되고, M4'의 드레인 전극이 상기 고전압신호 입력단에 연결되며, 제5 박막트랜지스터(M5)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M5')를 설치할 수 있는데, 즉 M5'의 소스 전극이 제2 클럭신호 입력단에 연결된다.
더 나아가, 본 실시예가 제공하는 쉬프트 레지스터 유닛은 커패시터(C)를 추가적으로 포함할 수 있는데, 상기 커패시터(C)의 일단과 제1 노드(N1)가 서로 연결되고, 타단은 출력단(20)과 연결된다. 제2 박막트랜지스터(M2)의 크기가 충분히 크다면, 기생용량(Cdg)은 하나의 펄스 시간 동안 제1 노드(N1)의 전압을 유지할 수 있기 때문에, 본 실시예에 있어서 커패시터(C)의 기능은 제2 박막트랜지스터(M2) 자체의 기생용량(Cgd)으로 대신할 수 있고, 이로써 쉬프트 레지스터 유닛이 설치되는 면적을 줄일 수도 있다.
주지되어야 할 것으로, 본 실시예에서 제1 박막트랜지스터(M1), 제2 박막트랜지스터(M2), 제3 박막트랜지스터(M3), 제4 박막트랜지스터(M4), 제5 박막트랜지스터(M5)는 모두 저전압 레벨 신호를 통하여 턴-온 상태가 되는 P형 트랜지스터이거나 또는 고전압 레벨 신호를 통하여 턴-온 상태가 되는 N형 트랜지스터로 실현할 수 있고, 본 실시예에 있어서는 P형 트랜지스터를 예를 들어 설명한 것이다.
계속해서, 상술한 도 5 및 도 6 를 참고하면, 본 실시예의 쉬프트 레지스터 유닛에 있어서 각 박막트랜지스터(M1~M5)는 모두 저전압 레벨에서 턴-온 상태가 되고, 저전압 레벨에서는 턴-오프 상태가 된다. 여기에서 제1 쉬프트 레지스터 유닛을 예로서 설명하면, 상기 쉬프트 레지스터 유닛 중의 제1 클럭신호 입력단(30)에 제2 클럭신호(XCLK)가 입력되고, 제2 클럭신호 입력단(40)에 제1 클럭신호(XCLK)가 입력되며, 초기신호 입력단(10)에는 프레임 스타트 신호 STV가 입력된다.
초기상태 하에서, 제1 클럭신호 입력단(30) 및 제2 클럭신호 입력단(40)에 입력된 신호는 저전압 레벨이고, 초기신호 입력단(10)에 입력된 신호는 고전압 레벨이다. 즉 t1 단계에서, 제1 박막트랜지스터(M1)는 제2 클럭신호 입력단(40)의 저전압 레벨 구동 하에서 턴-온 상태로 되고, 이때 초기신호 입력단(10)에는 저전압이 인가되고, 나아가 제1 노드(N1)의 전위는 고전압 레벨이 되고, 제1 노드(N1)의 고전압 레벨은 제2 박막트랜지스터(M2) 및 제5 박막트랜지스터(M5)를 턴-오프 상태로 구동하여, 제2 노드(N2)가 공백상태가 된다. 제3 박막트랜지스터(M3)는 제1 클럭신호 입력단(30)의 저전압 레벨 구동 하에서 턴-온 상태로 되고, 더 나아가 제2 노드(N2) 및 제2 클럭신호 입력단(40)과 연결시켜, 제2 노드(N2)의 전위는 공백상태에서 저전압 레벨로 된다. 제4 박막트랜지스터(M4)는 제2 노드(N2)의 저전압 레벨 구동 하에서 턴-온 상태가 되고, 출력단(20)은 고전압신호 입력단(50)에 의해 고전압이 된다. 따라서, t1 단계에서, 제1, 제3 및 제4 박막트랜지스터(M1,M3,M4)는 턴-온 상태가 되고, 제2 및 제5 박막트랜지스터(M2,M5)는 턴-오프 상태가 되며, 제1 노드(N1)는 고전압 레벨이 되고, 제2 노드(N2)는 저전압 레벨이 되어, 고전압 레벨이 출력된다. 제2 박막트랜지스터(M2)가 턴-오프 상태이기 때문에 고전압 레벨 신호 입력단(50)으로부터 제4 및 제2 박막트랜지스터(M4,M2)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t2 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 고전압 레벨이고, 제2 클럭신호 입력단(40)에 입력된 신호는 저전압 레벨이며, 초기신호 입력단(10)은 고전압 레벨이 된다. 제1 박막트랜지스터(M1)는 제2 클럭신호 입력단(40)의 저전압 레벨 구동 하에서 턴-온 상태가 되고, 이때 초기신호 입력단(10)은 고전압 레벨이 되고, 나아가 제1 노드(N1)의 전위는 고전압 레벨이 되어, 제1 노드(N1)의 고전압 레벨이 제2 박막트랜지스터(M2) 및 제5 박막트랜지스터(M5)를 턴-오프 상태로 구동한다. 제3 박막트랜지스터(M3) 또한 제2 클럭신호 입력단(40)의 저전압 레벨 구동 하에서 턴-온 상태로 되고, 나아가 제2 노드(N2)와 제2 클럭신호 입력단(40)이 연통되며, 제2 노드(N2)의 전위는 저전압 레벨로 되고, 나아가 제4 박막트랜지스터(M4)를 턴-온 상태로 구동시켜, 출력단(20)은 고전압 신호 입력단(50)에 의해 고전압 레벨이 된다. 따라서, t2 단계에 있어서, 제1, 제3 및 제4 박막트랜지스터(M1,M3,M4)는 턴-온 상태가 되고, 제2 및 제5 박막트랜지스터(M2,M5)는 턴-오프 상태가 되며, 제1 노드(N1)가 고전압 레벨로 되고, 제2 노드(N2)가 저전압 레벨로 되어, 고전압 레벨이 출력된다. 제1 클럭신호 입력단(30)이 고전압 레벨이 되고, 제2 박막트랜지스터(M2)가 턴-오프 상태가 되기 때문에, 고전압신호 입력단(50)으로부터 제4 및 제2 박막트랜지스터(M4,M2)를 거쳐 제 1 클럭신호 입력단(30)에 이르는 직류 통로가 제거된다.
t3 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 저전압 레벨이 되고, 제2 클럭신호 입력단(40)에 입력된 신호는 고전압 레벨이 되며, 초기신호 입력단(10)은 고전압 레벨이 된다. 제2 클럭신호 입력단(40)의 고전압 레벨은 제1 박막트랜지스터(M1) 및 제3 박막트랜지스터(M3)를 턴-오프 상태로 구동하여, 제1 노드(N1)를 여전히 고전압 레벨으로 유지시키고, 제2 노드(N2)도 여전히 저전압 레벨으로 유지시킴으로써, 제1 노드(N1)의 고전압 레벨이 제2 박막트랜지스터(M2) 및 제5 박막트랜지스터(M5)를 턴-오프 상태로 유지시킨다. 제2 노드(N2)의 저전압 레벨은 제4 박막트랜지스터(M4)를 턴-온 상태로 구동시켜, 출력단(20)은 고전압 레벨의 출력을 유지한다. 따라서, t3 단계에 있어서, 제4 박막트랜지스터(M4)는 턴-온 상태가 되고, 제1, 제2, 제3 및 제5 박막트랜지스터(M1,M2,M3,M5)는 턴-오프 상태가 되며, 제1 노드(N1)는 고전압 레벨이 되고, 제2 노드(N2)는 저전압 레벨이 되어, 고전압 레벨이 출력된다. 제2 박막트랜지스터(M2)가 턴-오프 상태이기 때문에, 고전압 신호 입력단(50)으로부터 박막트랜지스터(M4,M2)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t4 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 고전압 레벨이 되고, 제2 클럭신호 입력단(40)에 입력된 신호는 저전압 레벨이 되며, 초기신호 입력단(10)은 저전압 레벨이 되어, 이 구간 동안은 쉬프트 레지스터 유닛의 프리슈트(pre-shoot) 단계에 해당한다. 제2 클럭신호 입력단(40)의 저전압 레벨은 제1 박막트랜지스터(M1) 및 제3 박막트랜지스터(M3)를 턴-온 상태로 구동시키고, 초기신호 입력단(10)의 저전압 레벨 작용하에 저전압 레벨이 제1 노드(N1)로 전송되고, 나아가 커패시터(C)에 대하여 충전을 진행하며, 또한 제2 박막트랜지스터(M2)를 턴-온 상태로 구동시켜, 출력단(20)에 고전압이 전송된다. 동시에, 제1 노드(N1)의 저전압 레벨은 제5 박막트랜지스터(M5)를 턴-온 상태로 구동시켜, 제2 노드(N2)와 제2 클럭신호 입력단(40)을 연통시키고, 더 나아가 제2 노드(N2)는 제2 클럭신호 입력단(40)의 저전압 레벨 작용하에 저전압 레벨로 유지된다. 제2 노드(N2)의 저전압 레벨은 제4 박막트랜지스터(M4)를 턴-온 상태로 구동시켜, 더 나아가 고전압 레벨이 출력단(20)으로 출력된다. 따라서, t4 단계에서, 제1, 제2, 제3, 제4 및 제5 박막트랜지스터(M1,M2,M3,M4,M5)는 전부 턴-온 상태가 되고, 제1 및 제2 노드(N1,N2)는 저전압 레벨이 되어, 고전압 레벨이 출력된다. 제1 클럭신호 입력단(30)이 고전압 레벨이 되기 때문에, 고전압 신호 입력단(50)으로부터 제2 및 제4 박막트랜지스터(M2,M4)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t5 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 저전압 레벨이 되고, 제2 클럭신호 입력단(40)에 입력된 신호는 고전압 레벨이 되며, 초기신호 입력단(10)은 고전압 레벨이 되어, 이 구간 동안은 쉬프트 레지스터 유닛의 이벨류에이션(evaluation) 단계에 해당된다. 제2 클럭신호 입력단(40)의 고전압 레벨은 제1 박막트랜지스터(M1) 및 제3 박막트랜지스터(M3)를 턴-오프 상태로 구동시켜, 제1 노드(N1)는 공백상태가 되고, 프리슈트 단계에서 커패시터 양단의 전압차이가 제1 노드(N1)의 전압을 하강시켜, 제1 노드(N1)의 공백상태를 제거함으로써, 제2 박막트랜지스터(M2) 및 제5 박막트랜지스터(M5)는 턴-온 상태가 된다. 커패시터를 통한 부트스트랩(bootstrap) 현상 때문에, 제1 노드(N1)의 전압하강 후에 전압은 전원전압의 저전압 레벨보다 낮고, 다시 말해 제2 클럭신호 입력단의 저전압 레벨보다 낮으며, 대략적으로 VSS-VDD이다. 제5 박막트랜지스터(M5)가 턴-온 상태로 유지되면서, 그 기생용량의 전압값은 VSS-2VDD로, 비교적 큰 개통상태의 전류를 생성하고, 제2 노드(N2)는 고전압 레벨까지 가속적으로 상승한다. 제2 노드(N2)의 고전압 레벨은 제4 박막트랜지스터(M4)를 턴-오프 상태로 구동시키고, 제1 클럭신호 입력단(30)의 저전압 레벨이 신속히 출력단으로 전송된다. 따라서, t5 단계에 있어서, 제2 및 제5 박막트랜지스터(M2,M5)는 턴-온 상태가 되고, 제1, 제3 및 제4 박막트랜지스터(M1,M3,M4)는 턴-오프 상태가 되며, 제1 노드(N1)는 저전압 레벨이 되고, 제2 노드(N2)는 고전압 레벨이 되어, 저전압이 출력된다. 제4 박막트랜지스터가 턴-오프 상태로 되기 때문에, 고전압 신호 입력단(50)로부터 제2 및 제4 박막트랜지스터(M2,M4)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t6 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 고전압 레벨이 되고, 제2 클럭신호 입력단(40)에 입력된 신호는 저전압 레벨이 되며, 초기신호 입력단(10)은 고전압 레벨이 되어, 이 구간 동안은 쉬프트 레지스터 유닛의 리셋 단계에 해당된다. 제2 클럭신호 입력단(40)의 저전압 레벨은 제1 박막트랜지스터(M1) 및 제3 박막트랜지스터(M3)를 턴-온 상태로 구동시키고, 초기신호 입력단(10)의 고전압 레벨 작용하에 고전압 레벨이 제1 노드(N1)로 전송되고, 또한 제2 박막트랜지스터(M2) 및 제5 박막트랜지스터(M5)를 턴-오프 상태로 구동시킨다. 제3 박막트랜지스터(M3)가 턴-온 상태로 된 후, 제2 노드(N2)는 제2 클럭신호 입력단(40)의 저전압 레벨의 작용 하에 저전압 레벨을 유지한다. 제2 로드(N2)의 저전압 레벨은 제4 박막트랜지스터(M4)를 턴-온 상태로 구동시키고, 더 나아가 고전압 레벨이 출력단(20)으로 출력된다. 따라서, t6 단계에 있어서, 제1, 제3 및 제4 박막트랜지스터는 턴-온 상태가 되고, 제2 및 제5 박막트랜지스터(M2,M5)는 턴-오프 상태가 되며, 내부 제1 노드(N1)는 고전압 레벨이 되고, 내부 제2 노드(N2)는 저전압 레벨이 되어, 고전압 레벨이 출력된다. 제2 박막트랜지스터(M2)가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제2 및 제4 박막트랜지스터(M2,M4)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
도 7 은 본 발명이 제공하는 쉬프트 레지스터 유닛의 제4 실시예에 따른 구조를 도시한 개략도로서, 도 7 에 도시된 바와 같이, 본 실시예가 제공하는 쉬프트 레지스터 유닛은 상술한 제2 실시예에 기초하여, 입력모듈, 출력모듈 및 게이트 구동신호 생성부가 상술한 제3 실시예와 유사하므로, 여기에서 동일한 설명을 반복하지는 않는다.
도 7 에 도시된 바와 같이, 본 실시예가 제공하는 쉬프트 레지스터 유닛의 피드백 제어부는 구체적으로 제1 박막트랜지스터(M1), 제3 박막트랜지스터(M3),제5 박막트랜지스터(M5) 및 제6 박막트랜지스터(M6)를 포함한다. 그 중, 제1 박막트랜지스터(M1)의 게이트 전극은 제2 클럭신호 입력단(40)에 연결되고, 제1 박막트랜지스터(M1)의 소스 전극은 초기신호 입력단(10)에 연결된다. 제3 박막트랜지스터(M3)의 게이트 전극과 소스 전극은 동일하게 제2 클럭신호 입력단(40)에 연결된다. 제5 박막트랜지스터(M5)의 드레인 전극은 고전압 신호 입력단(50)에 연결된다. 제6 박막트랜지스터(M6)의 게이트 전극은 제1 클럭신호 입력단(30)에 연결된다.
더 나아가, 도 7 에 도시된 바와 같이, 본 실시예에 있어서, 제1 박막트랜지스터(M1)의 드레인 전극, 제2 박막트랜지스터(M2)의 게이트 전극 및 제5 박막트랜지스터(M5)의 게이트 전극이 수렴되는 곳에 제1 노드(N1)가 형성된다. 제3 박막트랜지스터(M3)의 드레인 전극, 제4 박막트랜지스터(M4)의 게이트 전극 및 제6 박막트랜지스터(M6)의 소스 전극이 수렴되는 곳에 제2 노드(N2)가 형성된다. 제5 박막트랜지스터(M5)의 소스 전극 및 제6 박막트랜지스터(M6)의 드레인 전극이 수렴되는 곳에 제3 노드(N3)가 형성된다.
도 8 은 본 발명이 제공하는 쉬프트 레지스터 유닛의 제4 실시예의 동작 타이밍을 도시한 개략도로서, 도 8 에 도시된 바와 같이, 본 실시예에서, 쉬프트 레지스터 유닛의 입력신호는 두 개의 위상이 서로 반전되고, 듀티 사이클이 50％인 제1 클럭신호(XCLKB) 및 제2 클럭신호(XCLK)가 되며, 쉬프트 레지스터 유닛의 제1 클럭신호 입력단(30)과 제2 클럭신호 입력단(40)으로 각각 입력된다. 본 실시예에서 서로 인접한 두 개의 쉬프트 레지스터 유닛의 클럭신호는 서로 반대되는데, 즉 하나의 쉬프트 레지스터 유닛의 제1 클럭신호 입력단(30)에 외부로부터 제1 클럭신호(XCLKB)가 입력된다면, 제2 클럭신호 입력단(40)에는 외부로부터 제2 클럭신호(XCLK)가 입력되고, 상기 쉬프트 레지스터 유닛과 서로 이웃하는 전단 쉬프트 레지스터 유닛의 제1 클럭신호 입력단(30)에는 외부로부터 제2 클럭신호(XCLK)가 입력되고, 제2 클럭신호 입력단(40)에는 외부로부터 제1 클럭신호 (XCLKB)가 입력되며, 뿐만 아니라 상기 쉬프트 레지스터 유닛과 서로 이웃하는 하단 쉬프트 레지스터 유닛에서도 제1 클럭신호 입력단(30)에는 외부로부터 제2 클럭신호(XCLK)가 입력되면서, 제2 클럭신호 입력단(40)에는 외부로부터 제1 클럭신호(XCLKB)가 입력된다. 고전압신호 VDD가 쉬프트 레지스터 유닛의 고전압신호 입력단(50)에 입력되고, 저전압신호(VSS)는 쉬프트 레지스터 유닛의 저전압신호 입력단(60)에 입력되며, 프레임 스타트 신호 STV는 제1 쉬프트 레지스터 유닛의 초기신호 입력단(10)에 입력되고, 다른 나머지 쉬프트 레지스터 유닛의 초기신호 입력단(10)에 입력되는 것은 전단 쉬프트 레지스터 유닛의 출력단(20)의 출력신호이다.
더 나아가, 본 실시예가 제공하는 쉬프트 레지스터 유닛은 각 박막트랜지스터에 대응되는 보조 박막트랜지스터를 포함할 수 있는데, 즉 제1 박막트랜지스터(M1), 제2 박막트랜지스터(M2), 제3 박막트랜지스터(M3), 제4 박막트랜지스터(M4), 제5 박막트랜지스터(M5) 및 제6 박막트랜지스터(M6)에 각각 대응되는 보조의 박막트랜지스터를 설치하고, 각 보조 박막트랜지스터의 연결방식은 대응되는 박막트랜지스터의 연결방식과 동일하다. 즉 쉬프트 레지스터 유닛에서 제1 박막트랜지스터(M1)의 연결방식과 동일하게 대응하는 보조 박막트랜지스터(이하 M1')을 설치할 수 있는데, M1'의 게이트 전극이 제2 클럭신호 입력단에 연결되고, M1'의 소스 전극이 초기신호 입력단에 연결되며, 제2 박막 트랜지스터(M2)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M2')를 설치할 수 있는데, M2'의 소스 전극이 출력모듈의 출력단에 연결되고, M2'의 드레인 전극이 제1 클럭신호의 입력단에 연결되고, 제3 박막트랜지스터(M3)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M3')를 설치할 수 있는데, M3'의 게이트 전극과 소스 전극이 제2 클럭신호의 입력단에 연결되며, 제4 박막트랜지스터(M4)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M4')를 설치할 수 있는데, M4'의 소스 전극이 출력모듈의 출력단에 연결되고, M4'의 드레인 전극이 상기 고전압신호 입력단에 연결되며, 제5 박막트랜지스터(M5)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M5')를 설치할 수 있는데, M5'의 드레인 전극이 고전압신호 입력단에 연결되며, 제6 박막트랜지스터(M6)의 연결방식과 동일하게 대응되는 보조 박막트랜지스터(이하 M6')를 설치할 수 있는데, M6'의 게이트 전극은 제1 클럭신호 입력단에 연결된다.
더 나아가, 본 실시예가 제공하는 쉬프트 레지스터 유닛은 커패시터(C)를 추가적으로 포함할 수 있는데, 상기 커패시터(C)의 일단은 제1 노드(N1)에 연결되고, 타단은 출력단(20)에 연결된다. 제2 박막트랜지스터(M2)의 크기가 충분히 크다면, 기생용량(Cdg)은 하나의 펄스 시간 동안 제1 노드(N1)의 전압을 유지할 수 있기 때문에, 본 실시예에 있어서 커패시터(C)의 기능은 제2 박막트랜지스터(M2) 자체의 기생용량(Cgd)으로 대신할 수도 있고, 이로써 쉬프트 레지스트 장치가 설치되는 면적을 줄일 수도 있다.
주지되어야 할 것으로, 본 실시예에서 제1 박막트랜지스터(M1), 제2 박막트랜지스터(M2), 제3 박막트랜지스터(M3), 제4 박막트랜지스터(M4), 제5 박막트랜지스터(M5)는 모두 저전압 신호를 통해서 턴-온 상태가 되는 P형 트랜지스터 또는 고전압 신호를 통해 턴-온 상태가 되는 N형 트랜지스터를 통해 실현할 수 있고, 본 실시예에 있어서는 P형 트랜지스터를 예를 들어 설명한 것이다.
계속해서, 상술한 도 7 및 도 8 을 참조하면, 본 실시예의 쉬프트 레지스터 유닛에 있어서 각 박막트랜지스터(M1~M6)는 모두 저전압 레벨에서 턴-온 상태가 되고, 고전압 레벨에서는 턴-오프 상태가 된다. 여기에서 제1 쉬프트 레지스터 유닛을 예로서 설명하면, 상기 쉬프트 레지스터 유닛의 제1 클럭신호 입력단(30)에는 제2 클럭신호(XCLK)가 입력되고, 제2 클럭신호 입력단(40)에는 제1 클럭신호(XCLK)가 입력되며, 초기신호 입력단(10)에는 프레임 스타트 신호 STV가 입력된다.
초기상태 하에서, 제1 클럭신호 입력단(30) 및 제2 클럭신호 입력단(40)에 입력된 신호는 모두 저전압 레벨이 되고, 초기신호 입력단(10)에 입력된 신호는 고전압 레벨이 된다. 즉 t1 단계에서, 제1, 제3, 제4 및 제6 박막트랜지스터(M1,M3,M4,M6)는 턴-온 상태로 되고, 제2 및 제5 박막트랜지스터(M2,M5)는 턴-오프 상태가 되며, 내부 제1 노드(N1)는 고전압 레벨이 되고, 제2 및 제3 노드(N2,N3)는 저전압 레벨이 되어, 고전압 레벨이 출력된다. 제2 박막트랜지스터(M2)가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제4 및 제2 박막트랜지스터(M4,M2)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다. 제5 박막트랜지스터(M5)가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제5, 제6 및 제3 박막트랜지스터(M5,M6,M3)를 거쳐 제2 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t2 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 고전압 레벨이고, 제2 클럭신호 입력단(40)에 입력된 신호는 저전압 레벨이며, 초기신호 입력단(10)은 고전압 레벨이 된다. 따라서, t2 단계에 있어서, 제1, 제3 및 제4 박막트랜지스터(M1,M3,M4)는 턴-온 상태가 되고, 제2, 제5 및 제6 박막트랜지스터(M2,M5,M6)는 턴-오프 상태가 되며, 내부 제1 노드(N1)는 고전압 레벨이 되고, 내부 제2 및 제3 노드(N2,N3)가 저전압 레벨이 되어, 고전압 레벨이 출력된다. 제1 클럭신호 입력단(30)은 고전압 레벨이 되고, 제2 박막트랜지스터(M2)가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제4 및 제2 박막트랜지스터(M4,M2)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다. 제5 및 제6 박막트랜지스터(M5,M6)가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제5, 제6 및 제3 박막트랜지스터(M5,M6,M3)를 거쳐 제2 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t3 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 저전압 레벨이 되고, 제2 클럭신호 입력단(40)에 입력된 신호는 고전압 레벨이 되며, 초기신호 입력단(10)은 고전압 레벨이 된다. 따라서, t3 단계에 있어서, 제4 및제6 박막트랜지스터(M4,M6)가 턴-온 상태로 되지만, 제1, 제2, 제3 및 제5 박막트랜지스터(M1,M2,M3,M5)는 턴-오프 상태가 되고, 제1 노드(N1)는 고전압 레벨이 되며, 제2 및 제3 노드(N2,N3)는 저전압 레벨이 되어, 고전압 레벨이 출력된다. 제2 박막트랜지스터(M2)가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 박막트랜지스터(M4,M2)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다. 제2 클럭신호 입력단(40)이 고전압 레벨이고, 제3 및 제5 박막트랜지스터가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제5, 제6 및 제3 박막트랜지스터(M5,M6,M3)를 거쳐 제2 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t4 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 고전압 레벨이 되고, 제2 클럭신호 입력단(40)에 입력된 신호는 저전압 레벨이 되며, 초기신호 입력단(10)은 저전압 레벨이 되어, 이 구간 동안이 쉬프트 레지스터 유닛의 프리슈트(preshoot) 단계에 해당된다. 제2 클럭신호 입력단(40)의 저전압 레벨은 제1 박막트랜지스터(M1) 및 제3 박막트랜지스터(M3)를 턴-온 상태로 구동시키고, 초기신호 입력단(10)에는 저전압 레벨의 작용 하에서 저전압 레벨이 제1 노드(N1)에 전송되고, 나아가 커패시터(C)에 대하여 충전을 진행한다. 이때 제2 박막트랜지스터(M2) 또한 턴-온 상태가 되고, 더 나아가 출력단(20)에 고전압 레벨이 전송된다. 동시에, 제1 노드(N1)의 저전압 레벨은 제5 박막트랜지스터(M5)를 턴-온 상태로 구동시켜, 제3 노드 및 제2 클럭신호 입력단(40)을 연통시키고, 더 나아가, 제3 노드에는 고전압 레벨 신호 입력단(50)의 작용 하에서 고전압 레벨로 변화된다. 제6 박막트랜지스터(M6)는 제1 클럭신호 입력단(30)의 고전압 레벨 구동 하에서 턴-오프 상태가 된다. 제3 박막 트랜지스터(M3)의 턴-온 상태는 제2 노드(N2)의 전압을 하강시키고, 제4 박막트랜지스터(M4)를 턴-온 상태로 구동시켜, 더 나아가 출력단(20)에서는 고전압 레벨이 출력된다. 따라서, t4 단계에서, 제1, 제2, 제3, 제4 및 제5 박막트랜지스터(M1,M2,M3,M4,M5)는 전부 턴-온 상태가 되고, 제6 박막트랜지스터(M6)는 턴-오프 상태가 되며, 제1 및 제2 노드(N1,N2)가 모두 저전압 레벨이 되고, 제3 노드가 고전압 레벨이 되어, 출력단(20)에서는 고전압 레벨이 출력된다. 제1 클럭신호 입력단(30)이 고전압 레벨이기 때문에, 고전압신호 입력단(50)으로부터 제2 및 제4 박막트랜지스터(M2,M4)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다. 제6 박막트랜지스터(M6)는 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제5, 제6 및 제3 박막트랜지스터(M5,M6,M3)를 거쳐 제2 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t5 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 저전압 레벨이 되고, 제2 클럭신호 입력단(40)에 입력된 신호는 고전압 레벨이 되며, 초기신호 입력단(10)에는 고전압 레벨이 입력되어, 이 구간 동안이 쉬프트 레지스터 유닛의 이벨류에이션(evaluation) 단계가 된다. 제2 클럭신호 입력단(40)의 고전압 레벨은 제1 박막트랜지스터(M1) 및 제3 박막트랜지스터(M3)를 턴-오프 상태로 구동시켜, 제1 노드(N1)는 공백상태가 되고, 프리슈트 단계에서 커패시터 양단의 전압차이는 제1 노드(N1)의 전압을 하강시키고, 제1 노드(N1)의 공백상태를 제거함으로써, 제2 박막트랜지스터(M2) 및 제5 박막트랜지스터(M5)는 턴-온 상태가 된다. 커패시터를 통한 부트스트랩(bootstrap) 효과 때문에, 제1 노드(N1)의 전압하강 후의 전압은 전원전압의 저전압 레벨보다 낮고, 즉 제2 클럭신호 입력단의 저전압 레벨보다 낮으며, 대략적으로 VSS-VDD이다. 제1 클럭신호 입력단(30)의 저전압 레벨은 제6 박막트랜지스터(M6)를 턴-온 상태로 구동시킨다. 제5 박막트랜지스터(M5)가 턴-온 상태가 된 후, 그 기생용량의 전압값은 VSS-2VDD으로, 비교적 큰 개통상태의 전류를 생성하고, 턴-온 상태의 제6 박막트랜지스터를 거쳐 제2 노드(N2)를 고전압 레벨까지 상승시킨다. 제2 노드(N2)의 고전압 레벨은 제4 박막트랜지스터(M4)를 턴-오프 상태로 구동시키고, 제1 클럭신호 입력단(30)의 저전압 레벨이 신속하게 출력단(20)으로 출력시킨다. 따라서, t5 단계에 있어서, 제2, 제5 및 제6 박막트랜지스터(M2,M5,M6)는 턴-온 상태가 되고, 제1, 제3 및 제4 박막트랜지스터(M1,M3,M4)는 턴-오프 상태가 되며, 내부 제1 노드(N1)는 저전압 레벨이 되고, 내부 제2 및 제3 노드(N2,N3)는 고전압 레벨이 되며, 저전압 레벨이 출력된다. 제4 박막트랜지스터가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제2 및 제4 박막트랜지스터(M2,M4)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다. 제2 클럭신호 입력단(40)은 고전압 레벨이 되고, 제3 박막트랜지스터(M6)는 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제5, 제6 및 제3 박막트랜지스터(M5,M6,M3)를 거쳐 제2 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
t6 단계에 있어서, 제1 클럭신호 입력단(30)에 입력된 신호는 고전압 레벨이 되고, 제2 클럭신호 입력단(40)에 입력된 신호는 저전압 레벨이 되며, 초기신호 입력단(10)에는 고전압 레벨이 입력되어, 이 구간 동안이 쉬프트 레지스터 유닛의 리셋 단계가 된다. 제2 클럭신호 입력단(40)의 저전압 레벨이 제1 박막트랜지스터(M1) 및 제3 박막트랜지스터(M3)를 턴-온 상태로 구동시키고, 초기신호 입력단(10)은 고전압 레벨의 작용하에 제1 노드(N1)로 고전압 레벨이 전송되고, 또한 제2 박막트랜지스터(M2) 및 제5 박막트랜지스터(M5)를 턴-오프 상태로 구동시킨다. 제1 클럭신호 입력단(30)의 고전압 레벨은 제6 박막트랜지스터(M6)를 턴-오프 상태로 구동시킨다. 제3 박막트랜지스터(M3)가 턴-온 상태로 된 후, 제2 노드(N2)에는 제2 클럭신호 입력단(40)의 저전압 레벨의 작용하에 저전압 레벨이 유지된다. 제2 노드(N2)의 저전압 레벨이 제4 박막트랜지스터(M4)를 턴-온 상태로 구동시키고, 더 나아가 출력단에 고전압 레벨이 전송된다. 따라서, t6 단계에 있어서, 제1, 제3 및 제4 박막트랜지스터는 턴-온 상태가 되고, 제2, 제5 및 제6 박막트랜지스터(M2,M5,M6)는 턴-오프 상태가 되며, 내부 제1 노드(N1)는 고전압 레벨이 되고, 내부 제2 노드(N2)는 저전압 레벨이 되어, 고전압 레벨이 출력된다. 제1 클럭신호 입력단은 고전압 레벨이 되고, 제2 박막트랜지스터(M2)가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)로부터 제2 및 제4 박막트랜지스터(M2,M4)를 거쳐 제1 클럭신호 입력단(30)에 이르는 직류통로가 제거된다. 제5 및 제6 박막트랜지스터(M6)가 턴-오프 상태이기 때문에, 고전압신호 입력단(50)으로부터 제5, 제6 및 제3 박막트랜지스터(M5,M6,M3)를 거쳐 제2 클럭신호 입력단(30)에 이르는 직류통로가 제거된다.
도 9 및 도 10 은 각각 본 실시예가 제공하는 쉬프트 레지스터 유닛의 제4 실시예에서 이벨류에이션 단계 및 리셋 단계에 생성된 과도상태 전류의 시뮬레이션 결과를 도시한 그래프로서, 그 중, 점선은 종래기술의 쉬프트 레지스터 유닛의 구조를 이용하여 생성된 과도상태 전류를 표시하고, 실선은 본 실시에의 쉬프트 레지스터 유닛의 구조를 채용하여 생성된 과도상태의 전류를 표시하는데, 도 9 및 도 10 에 도시된 바와 같이, 본 실시예가 제공하는 쉬프트 레지스터 유닛은 이벨류에이션 단계 및 리셋 단계에서 생성된 과도상태 전류가 모두 종래기술보다 크게 낮아짐을 알 수 있다. 시뮬레이션 실험결과의 비교해 보면, 240RGB × 320의 픽셀 매트릭스를 갖는 AMOLED를 구동시킴에 있어서, 본 실시예의 쉬프트 레지스터 유닛의 구조를 이용했을 때 소모되는 평균 전류는 약 25.2 ㎂/frame 인데, 종래기술의 쉬프트 레지스터 유닛의 구조를 이용했을 때 소모되는 평균 전류는 약 33.5㎂/frame 이다. 이와 같이 두 개를 서로 비교했을 때, 본 발명은 25％의 평균 소모전력을 절약할 수 있다.
본 실시예는 쉬프트 레지스터 유닛의 구조 개량을 통하여, 제2 박막트랜지스터(M2)를 구동하는 제1 노드(N1) 및 제4 박막트랜지스터(M4)를 구동하는 제2 노드(N2)를 제어함으로써, 쉬프트 레지스터 유닛의 이벨류에이션 단계에서 생성된 제1 노드(N1)의 전압은 전원전압의 저전압 레벨보다 낮고, 더 나아가 제5 박막트랜지스터(M5)를 턴-온 상태로 구동시킴으로써, 제2 노드(N2)의 전압이 상승되도록 제어하여, 제4 박막트랜지스터(M4)는 신속히 턴-오프 상태가 되고, 내부 노드의 전압을 신속히 리셋시켜, 직류통로의 과도상태 전류를 곧바로 차단함으로써, 종래기술에서 출력단의 전압변화에 의해 피드백 원인으로 초래되는 과도상태 전류의 발생을 막는다. 동시에, 본 실시예는 상술한 제3 실시예를 기초로, 제5 박막트랜지스터(M5)의 소스 전극을 제2 클럭신호 입력단(40)으로부터 고전압신호 입력단(50)으로 변경하면서, 동시에 제6 박막트랜지스터(M6)를 추가하고 있고, 제6 박막트랜지스터(M6)의 주요작용은 고전압신호 입력단(50)으로부터 제5 및 제3 박막트랜지스터(M5,M3)를 거친 과도상태 통전 누설전류를 차단하여, 쉬프트 레지스터 유닛의 전력소모가 더욱 낮아지도록 한다.
도 11 은 본 발명이 제공하는 게이트 구동회로의 제1 실시예에 따른 연결구조를 도시한 개략도로서, 도 11 에 도시된 바와 같이, 본 실시예가 제공하는 게이트 구동회로는, 순차적으로 연결된 n개의 쉬프트 레지스터 유닛을 포함하고, 그 중 n은 양의 정수이고, 본 실시예에서 각 쉬프트 레지스터 유닛은 도 3, 도 4, 도 5 및 도 7 에 도시된 실시예 중 임의의 어느 하나의 쉬프트 레지스터 유닛을 이용할 수 있다. 그 중, 제i번째 쉬프트 레지스터 유닛 SRi의 출력모듈(3)는 제i＋1번째 쉬프트 레지스터 유닛의 입력모듈(1)에 연결되고, 이로써 상기 제i번째 쉬프트 레지스터 유닛에서 출력된 게이트 구동신호는 상기 제i＋1번째 쉬프트 레지스터 유닛에 입력되어, 상기 제i＋1번째 쉬프트 레지스터 유닛의 프레임 스타트 신호로 작용하며, 그 중, i∈(1, n)이고, i는 양의 정수이다. 뿐만 아니라, 이들 중 하나의 쉬프트 레지스터 유닛의 제1 클럭신호 입력단에는 제1 클럭신호가 입력되고, 제2 클럭신호 입력단에는 제2 클럭신호가 입력되며, 상기 쉬프트 레지스터 유닛과 이웃하는 전단 및 하단 쉬프트 레지스터 유닛의 제1 클럭신호 입력단에는 모두 제2 클럭신호가 입력되고, 상기 쉬프트 레지스터 유닛과 이웃하는 전단 및 하단 쉬프트 레지스터 유닛의 제2 클럭신호 입력단에는 모두 제1 클럭신호가 입력된다. 그 중, n개의 쉬프트 레지스터 유닛 중에서 첫번째 쉬프트 레지스터 유닛의 입력모듈은 외부의 프레임 스타트 입력신호에 연결된다.
도 12 는 본 발명이 제공하는 게이트 구동회로의 제2 실시예에 따른 구조를 도시한 개략도로서, 도 12 에 도시된 바와 같이, 본 실시예에서는 구체적인 게이트 구동회로를 제공하는데, 본 실시예가 제공하는 게이트 구동회로 또한 순차적으로 연결된 n개의 쉬프트 레지스터 유닛을 포함하고, 그 중 n은 양의 정수이고, 본 실시예의 각각의 쉬프트 레지스터 유닛은 상술한 도 3, 도 4, 도 5 및 도 7 에 도시된 실시예 중 임의의 하나의 쉬프트 레지스터 유닛을 이용할 수 있다. 그 중, 각각의 쉬프트 레지스터 유닛의 고전압신호 입력단(50)은 모두 외부에서 제공하는 고전압신호 VDD에 연결되고, 각각의 쉬프트 레지스터 유닛의 저전압신호 입력단(60)은 균일하게 외부에서 제공하는 저전압신호 VSS에 연결되어 있다.
제1 쉬프트 레지스터 유닛 SR1의 제1 클럭신호 입력단(30)에는 외부로부터 제1 클럭신호(XCLKB)가 연결되고, 제1 쉬프트 레지스터 유닛 SR1의 제 2 클럭신호 입력단(40)은 외부로부터 제공된 제 2 클럭신호(XCLK)가 연결되며, 제2 쉬프트 레지스터 유닛 SR2의 제1 클럭신호 입력단(30)은 외부로부터 제공된 제2 클럭신호(XCLK)가 연결되고, 제2 쉬프트 레지스터 유닛 SR2의 제2 클럭신호 입력단(40)에는 외부로부터 제공된 제1 클럭신호(XCLKB)가 인가되며, 제3 쉬프트 레지스터 유닛 SR3의 제1 클럭신호 입력단(30)에는 외부로부터 제공된 제1 클럭신호(XCLKB)가 인가되고, 제3 쉬프트 레지스터 유닛 SR3의 제2 클럭신호 입력단(40)에는 외부로부터 제공된 제2 클럭신호(XCLK)가 연결된다. 이와 같은 순차적 진행에서 유추할 수 있듯이, j가 기수일 때, 제j번째 쉬프트 레지스터 유닛 SRj의 제 1 클럭신호 입력단에는 외부로부터 제공된 제1 클럭신호(XCLKB)가 연결되고, 제j번째 쉬프트 레지스터 유닛 SRj의 제2 클럭신호 입력단(40)에는 외부로부터 제공된 제2 클럭신호(XCLK)가 연결된다. j가 우수일 때, 제j번째 쉬프트 레지스터 유닛 SRj의 제1 클럭신호 입력단에는 외부로부터 제공된 제2 클럭신호(XCLK)가 연결되고, 제j번째 쉬프트 레지스터 유닛 SRj의 제2 클럭신호 입력단(40)에는 외부로부터 제공된 제1 클럭신호(XCLKB)가 연결된다. 당연하게, 제1 쉬프트 레지스터 유닛 SR1의 제1 클럭신호 입력단(30)에는 외부로부터 제공된 제2 클럭신호(XCLK)가 연결되고, 제1 쉬프트 레지스터 유닛 SR1의 제2 클럭신호 입력단(40)에는 외부로부터 제공된 제1 클럭신호(XCLKB)가 연결된다면, 후속되는 다른 쉬프트 레지스터 유닛의 입력단(30,40)의 연결방식도 상술한 것과 상반될 것이다.
제1 쉬프트 레지스터 유닛의 초기신호 입력단(10)에는 외부로부터 제공된 프레임 스타트 신호(STV)가 연결된다. 제1 쉬프트 레지스터 유닛 출력모듈의 출력단(20)은 제2 쉬프트 레지스터 유닛 입력모듈의 초기신호 입력단(10)에 연결됨으로써, 제1 쉬프트 레지스터 유닛이 출력한 게이트 구동신호를 제2 쉬프트 레지스터 유닛에 입력하여, 제2 쉬프트 레지스터 유닛에서 프레임 스타트 신호로 작용한다. 제2 쉬프트 레지스터 유닛 출력모듈의 출력단(20)은 제3 쉬프트 레지스터 유닛 입력모듈의 초기신호 입력단에 연결됨으로써, 제2 쉬프트 레지스터 유닛이 출력한 게이트 구동신호를 제3 쉬프트 레지스터 유닛에 입력하여, 제3 쉬프트 레지스터 유닛에서 프레임 스타트 신호로 작용한다. 여기에서 유추할 수 있듯이, 제i번째 쉬프트 레지스터 유닛의 출력모듈이 제i＋1번째 쉬프트 레지스터 유닛의 입력모듈에 연결됨으로써, 상기 제i번째 쉬프트 레지스터 유닛이 출력한 게이트 구동신호가 상기 제i＋1번째 쉬프트 레지스터 유닛에 입력되어, 상기 제i＋1번째 쉬프트 레지스터 유닛에서 프레임 스타트 신호로 작용하며, 그 중, i∈(1, n) 이고, i는 양의 정수이다. 제n－1번째 쉬프트 레지스터 유닛 출력모듈(20)의 출력단은 제n번째 쉬프트 레지스터 유닛 입력모듈의 초기신호 입력단(10)에 연결됨으로써, 제n－1번째 쉬프트 레지스터 유닛이 출력한 게이트 구동신호는 제n번째 쉬프트 레지스터 유닛에 입력되어, 제n번째 쉬프트 레지스터 유닛에서 프레임 스타트 신호로 작용한다.
도 13 은 본 발명이 제공하는 게이트 구동회로의 제2 실시예에 따른 동작 타이밍을 도시한 도면으로서, 도 13 에 도시된 바와 같이, 본 실시예가 제공하는 게이트 구동회로에서 각각의 쉬프트 레지스터 유닛의 동작 과정과 상술한 도 5 또는 도 7 에 도시된 쉬프트 레지스터 유닛의 동작 과정이 유사하므로, 여기에서 동일한 내용을 반복적으로 설명하지 않는다.
본 실시예가 추가적으로 제공하는 표시장치는, 상술한 도 11 또는 도 12 에 도시된 게이트 구동회로를 포함할 수 있다.
최종적으로 설명할 것으로서: 이상의 실시예는 본 발명의 기술방안을 설명하기 위한 것일 뿐, 여기에 한정되는 것은 아니며, 본 영역의 당업자는 당연히 상술된 본 발명을 이해할 수 있을 뿐만 아니라, 본 발명에 대한 상세한 설명을 참고하여: 상술한 각 실시예의 기술방안을 단순히 수정하거나, 또는 그 중 일부 기술특징에 대해 단순한 치환을 진행할 수 있으며, 이러한 단순한 수정 또는 치환에 대응되는 기술방안의 본질은 본 발명의 각 실시예에서 제시한 기술방안의 정신이나 범위를 결코 벗어나지 못할 것이다.

Claims (14)

  1. 쉬프트 레지스터 유닛으로서,
    제1 클럭신호, 제2 클럭신호, 프레임 스타트 신호, 고전압신호 및 저전압신호가 입력되는 입력모듈 - 일 프레임 동안, 상기 제1 클럭신호와 상기 제2 클럭신호의 위상 반전신호가 서로 동일함 -;
    상기 입력모듈에 연결되고, 다수개의 박막트랜지스터를 포함하며, 상기 제1 클럭신호, 상기 제2 클럭신호 및 상기 프레임 스타트 신호에 근거하여 게이트 구동신호를 생성하는 처리모듈 - 상기 처리모듈은 상기 쉬프트 레지스터 유닛의 이벨류에이션 단계에서 상기 박막트랜지스터 사이에 형성된 제1 노드의 전압이 전원신호의 저전압 레벨보다 낮도록 제어하고, 상기 박막트랜지스터 사이에 형성된 제2 노드를 리셋 제어함으로써, 상기 고전압신호의 입력단, 상기 저전압신호의 입력단 및 적어도 하나의 박막트랜지스터로 형성되는 과도상태의 직류통로를 신속히 차단함 -; 및
    상기 처리모듈에 연결되고, 상기 처리모듈이 생성한 상기 게이트 구동신호를 송신하는 출력모듈
    을 포함하는 쉬프트 레지스터 유닛.
  2. 제1항에 있어서,
    상기 처리모듈은,
    상기 입력모듈과 연결되고, 적어도 하나 이상의 이벨류에이션 박막트랜지스터 및 리셋 박막트랜지스터를 포함하는 게이트 구동신호 생성부, - 상기 이벨류에이션 박막트랜지스터의 턴-온 및 턴-오프는 제1 노드를 통해 구동되고, 상기 리셋 박막트랜지스터의 턴-온 및 턴-오프는 제2 노드를 통해 구동되고, 상기 게이트 구동신호 생성부는 상기 제1 클럭신호, 상기 제2 클럭신호 및 상기 프레임 스타트 신호에 근거하여 게이트 구동신호를 생성함 -; 및
    상기 게이트 구동신호 생성부와 연결되는 피드백 제어부 - 상기 피드백 제어부는 상기 쉬프트 레지스터 유닛의 이벨류에이션 단계에서 상기 박막트랜지스터 사이에 형성된 제1 노드의 전압이 전원신호의 저전압 레벨보다 낮도록 제어하고, 상기 제2 노드를 리셋 제어함으로써, 상기 고전압신호의 입력단, 적어도 하나의 박막트랜지스터 및 상기 저전압신호의 입력단으로 형성되는 과도상태 직류통로를 신속히 차단함 -
    를 포함하는 쉬프트 레지스터 유닛.
  3. 제2항에 있어서,
    상기 입력모듈은,
    프레임 스타트 신호가 입력되는 초기신호 입력단;
    제1 클럭신호 또는 제2 클럭신호가 입력되는 제1 클럭신호 입력단;
    제2 클럭신호 또는 제1 클럭신호가 입력되는 제2 클럭신호 입력단;
    고전압신호가 입력되는 고전압신호 입력단; 및
    저전압신호가 입력되는 저전압신호 입력단
    을 포함하는 쉬프트 레지스터 유닛.
  4. 제3항에 있어서,
    상기 출력모듈는 상기 처리모듈이 생성하는 게이트 구동신호를 전송하고, 상기 게이트 구동신호를 서로 이웃하는 하단의 쉬프트 레지스터 유닛에 입력하는 출력단을 포함하는 쉬프트 레지스터 유닛.
  5. 제4항에 있어서,
    상기 게이트 구동회로 생성부는,
    상기 이벨류에이션 박막트랜지스터가 되고, 소스 전극이 상기 출력모듈의 출력단에 연결되며, 드레인 전극이 상기 제1 클럭신호 입력단에 연결되는 제2 박막트랜지스터; 및
    리셋 박막트랜지스터가 되고, 소스 전극이 상기 출력모듈의 출력단에 연결되며, 드레인 전극이 상기 고전압신호 입력단에 연결되는 제4 박막트랜지스터
    를 포함하는 쉬프트 레지스터 유닛.
  6. 제5항에 있어서,
    상기 피드백 제어부는,
    게이트 전극이 상기 제2 클럭신호 입력단에 연결되고, 소스 전극이 초기신호 입력단에 연결되는 제1 박막트랜지스터;
    게이트 전극 및 소스 전극이 상기 제2 클럭신호 입력단에 연결되는 제3 박막트랜지스터; 및
    드레인 전극이 상기 제2 클럭신호 입력단에 연결되는 제5 박막트랜지스터
    를 포함하고,
    상기 제1 박막트랜지스터의 드레인 전극, 상기 제2 박막트랜지스터의 게이트 전극, 상기 제5 박막트랜지스터의 게이트 전극이 수렴된 곳에 상기 제1 노드를 형성하고, 상기 제3 박막트랜지스터의 드레인 전극, 상기 제4 박막트랜지스터의 게이트 전극 및 제5 박막트랜지스터의 소스 전극이 수렴된 곳에 상기 제2 노드를 형성하는 쉬프트 레지스터 유닛.
  7. 제5항에 있어서,
    상기 피드백 제어부는,
    게이트 전극이 상기 제2 클럭신호 입력단에 연결되고, 소스 전극이 초기신호 입력단에 연결되는 제1 박막트랜지스터;
    게이트 전극 및 소스 전극이 상기 제2 클럭신호 입력단에 연결되는 제3 박막트랜지스터;
    드레인 전극이 상기 고전압신호 입력단에 연결되는 제5 박막트랜지스터; 및
    게이트 전극이 상기 제1 클럭신호 입력단에 연결되는 제6 박막트랜지스터
    를 포함하고,
    상기 제1 박막트랜지스터의 드레인 전극, 상기 제2 박막트랜지스터의 게이트 전극, 상기 제5 박막트랜지스터의 게이트 전극이 수렴된 곳에 상기 제1 노드를 형성하고, 상기 제3 박막트랜지스터의 드레인 전극, 상기 제4 박막트랜지스터의 게이트 전극 및 제6 박막트랜지스터의 소스 전극이 수렴된 곳에 상기 제2 노드를 형성하고, 상기 제5 박막트랜지스터의 소스 전극 및 상기 제6 박막트랜지스터의 드레인 전극이 수렴된 곳에 제3 노드를 형성하는 쉬프트 레지스터 유닛.
  8. 제6항에 있어서,
    상기 제1 박막트랜지스터, 상기 제2 박막트랜지스터, 상기 제3 박막트랜지스터, 상기 제4 박막트랜지스터 및 제5 박막트랜지스터에 대응되는 각각의 보조 박막트랜지스터가 설치되고, 상기 각 보조 박막트랜지스터의 연결방식은 대응되는 각각의 박막트랜지스터의 연결방식과 동일한 쉬프트 레지스터 유닛.
  9. 제7항에 있어서,
    상기 제1 박막트랜지스터, 상기 제2 박막트랜지스터, 상기 제3 박막트랜지스터, 상기 제4 박막트랜지스터, 상기 제5 박막트랜지스터 및 상기 제6 박막트랜지스터에 대응되는 각각의 보조 박막트랜지스터가 설치되고, 상기 각 보조 박막트랜지스터의 연결방식은 대응되는 각각의 박막트랜지스터의 연결방식과 동일한 쉬프트 레지스터 유닛.
  10. 제5항 내지 제9항 중의 어느 한 항에 있어서,
    커패시터를 더 포함하고, 상기 커패시터의 일단은 상기 제1 노드에 연결되고, 타단은 상기 출력단에 연결되는 쉬프트 레지스터 유닛.
  11. 제6항 또는 제8항에 있어서,
    상기 제1 박막트랜지스터, 상기 제2 박막트랜지스터, 상기 제3 박막트랜지스터, 상기 제4 박막트랜지스터 및 상기 제5 박막트랜지스터는 P형 트랜지스터 및 N형 트랜지스터 중 어느 하나로 통일된 쉬프트 레지스터 유닛.
  12. 제7항 또는 제9항에 있어서,
    상기 제1 박막트랜지스터, 상기 제2 박막트랜지스터, 상기 제3 박막트랜지스터, 상기 제4 박막트랜지스터, 상기 제5 박막트랜지스터 및 상기 제6 박막트랜지스터는 P형 트랜지스터 및 N형 트랜지스터 중 어느 하나로 통일된 쉬프트 레지스터 유닛.
  13. 게이트 구동회로로서,
    순차적으로 연결된 n개의 쉬프트 레지스터 유닛
    을 포함하고,
    상기 n은 양의 정수이며, 상기 쉬프트 레지스트 장치는 청구항 제1항 내지 제9항 중의 어느 한 항의 쉬프트 레지스트 유닛을 채용하고,
    제i번째 쉬프트 레지스터 유닛의 출력모듈과 제i+1번째 쉬프트 레지스터 유닛의 입력모듈이 연결됨으로써, 상기 제i번째 쉬프트 레지스터 유닛에서 출력되는 게이트 구동신호가 상기 제i+1번째 쉬프트 레지스터 유닛에 입력되어, 상기 제i+1번째 쉬프트 레지스터 유닛의 프레임 스타트 신호로 작용하고 - i∈(1, n)이고, i는 양의 정수임 -,
    하나의 쉬프트 레지스터 유닛의 제1 클럭신호 입력단에는 제1 클럭신호가 입력되고, 상기 쉬프트 레지스터 유닛의 제2 클럭신호 입력단에는 제2 클럭신호가 입력되며, 상기 쉬프트 레지스터 유닛과 이웃하는 전단 및 후단 쉬프트 레지스터 유닛의 제1 클럭신호 입력단에는 모두 제2 클럭신호가 입력되고, 상기 쉬프트 레지스터 유닛과 이웃하는 전단 및 후단 쉬프트 레지스터 유닛의 제2 클럭신호 입력단에는 모두 제1 클럭신호가 입력되며,
    상기 n개 쉬프트 레지스터 유닛 중에서 제1 쉬프트 레지스터 유닛의 입력모듈에 외부의 프레임 스타트 입력신호가 입력되는 게이트 구동회로.
  14. 제13항에 기재된 게이트 구동회로를 포함하는 표시장치.
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