CN111243649B - 移位寄存器单元、显示面板 - Google Patents

Abstract

本发明涉及显示技术领域，提出一种移位寄存器单元以及显示面板。该移位寄存器单元包括移位寄存器电路和控制电路。移位寄存器电路用于向第一输出端输入第一移位信号；控制电路连接所述第一输出端，用于根据所述第一移位信号生成多个依次移位输出的第二移位信号；其中，每一所述第二移位信号的有效时段位于所述第一移位信号的有效时段内。该移位寄存器单元形成的栅极驱动电路能够通过相同数量的移位寄存器单元实现更精细的行向扫描，从而提高显示面板亮度控制精度。

Description

移位寄存器单元、显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、显示面板。

背景技术

像素驱动电路通常会采用内部补偿的设置方式以避免驱动晶体管电性差异造成的显示异常。内部补偿方式的像素驱动电路需要多个驱动信号(例如，Reset、Gate、EM信号)相互配合。

相关技术中，通常需要设置栅极驱动电路EM GOA用以输出使能信号EM。栅极驱动电路EM GOA一般包括级联的多个移位寄存器单元，为了简化栅极驱动电路EM GOA的结构，可以将每一级移位寄存器单元连接多行像素单元，以使每一级移位寄存器单元向多行像素单元同时输入使能信号EM，从而驱动多行像素单元同时发光。

在栅极驱动电路EM GOA中，为了使每一极移位寄存器单元连接多行像素单元，每一移位寄存器单元需要输出足够长的有效电平。相关技术中，通常通过增加时钟信号变化周期的方法增加移位寄存器单元输出有效电平的时长。然而，当时钟信号的变化周期增加时，使能信号EM有效电平的最小调节步长也会相应增加。同时，由于使能信号EM还用于控制像素单元的亮度，相应的，像素单元的亮度调节步长也会相应中增加，从而影响像素单元亮度调节的精度，最终导致显示面板亮度调节时出现亮度条闪屏的现象。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种移位寄存器单元、显示面板。该移位寄存器单元能够解决相关技术中显示面板亮度调节精度低的技术问题。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明的一个方面，提供一种移位寄存器单元，该移位寄存器单元包括移位寄存器电路、控制电路。移位寄存器电路用于向第一输出端输入第一移位信号；控制电路连接所述第一输出端，用于根据所述第一移位信号生成多个依次移位输出的第二移位信号；其中，每一所述第二移位信号的有效时段位于所述第一移位信号的有效时段内。

本发明的一种示例性实施例中，所述移位寄存器单元应用于显示面板，所述显示面板包括像素驱动电路，所述第二移位信号用作像素驱动电路的使能信号。

本发明的一种示例性实施例中，所述控制电路包括多个子控制电路；每一所述子控制电路连接所述第一输出端、控制信号端、第一电源端、第二电源端、第二输出端，用于响应所述控制信号端和第一输出端的有效电平信号将所述第一电源端的信号传输到所述第二输出端，以及用于响应所述控制信号端的无效电平信号将所述第二电源端的信号传输到所述第二输出端。

本发明的一种示例性实施例中，所述子控制电路还用于响应所述第一输出端的无效电平信号将所述第二电源端的信号传输到所述第二输出端。

本发明的一种示例性实施例中，所述子控制电路包括：第一P型晶体管、第二P型晶体管、第三N型晶体管。第一P型晶体管的控制端连接所述第一输出端，第一端连接第一电源端，第二端连接第一节点，用于响应所述第一输出端的有效电平以导通所述第一电源端和第一节点；第二P型晶体管的第一端连接所述第一节点、第二端第二输出端、控制端连接控制信号端，用于响应所述控制信号端的有效电平以导通第一节点和第二输出端；第三N型晶体管的第一端连接所述第二输出端、第二端连接第二电源端、控制端连接控制信号端，用于响应所述控制信号端的无效电平以导通第二电源端和第二输出端。

本发明的一种示例性实施例中，所述子控制电路包括第一P型晶体管、第二P型晶体管、第三N型晶体管、第四N型晶体管。第一P型晶体管的控制端连接所述第一输出端，第一端连接第一电源端，第二端连接第一节点，用于响应所述第一输出端的有效电平以导通所述第一电源端和第一节点；第二P型晶体管的第一端连接所述第一节点、第二端第二输出端、控制端连接控制信号端，用于响应所述控制信号端的有效电平以导通第一节点和第二输出端；第三N型晶体管的第一端连接所述第二输出端、第二端连接第二电源端、控制端连接控制信号端，用于响应所述控制信号端的无效电平以导通第二电源端和第二输出端。第四N型晶体管的第一端连接所述第二输出端、第二端连接第二电源端、控制端连接所述第一输出端，用于响应所述第一输出端的无效电平信号以导通所述第二输出端和第二电源端。

本发明的一种示例性实施例中，述移位寄存器电路包括：第一输入电路、第一输出电路、第二输入电路、第二输出电路、第一下拉电路、第二下拉电路、第三下拉电路。第一输入电路，连接输入端、第二节点、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述输入端的信号传输到第二节点；第一输出电路连接所述第二节点、第一输出端，第三电源端，用于响应所述第二节点的信号将所述第三电源端的信号传输到所述第一输出端；第二输入电路连接所述第一时钟信号端、第三电源端、第三节点，用于响应所述第一时钟信号端的信号将所述第三电源端的信号传输到所述第三节点；第二输出电路连接第三电源端、第三节点、第二时钟信号端、第四电源端、第一输出端、第四节点，用于响应所述第三节点、第二时钟信号端的信号将所述第三电源端的信号传输到所述第四节点，以及用于响应所述第四节点的信号将所述第四电源端的信号传输到所述第一输出端；第一下拉电路连接所述第二节点、第三节点、第一时钟信号端，用于响应所述第二节点的信号将所述第一时钟信号端的信号传输到所述第三节点；第二下拉电路连接所述第二节点、第三节点、第二时钟信号端、第四电源端，用于响应所述第二时钟信号端、第三节点的信号将所述第四电源端的信号传输到所述第二节点；第三下拉电路连接所述第四电源端、第二节点、第四节点，用于响应所述第二节点的信号将所述第四电源端的信号传输到所述第四节点。

本发明的一种示例性实施例中，所述第一输入电路包括第五晶体管，第五晶体管的第一端连接所述输入端，第二端连接所述第二节点，控制端连接所述第一时钟信号端。所述第一输出电路包括第六晶体管和第一电容，第六晶体管的第一端连接所述第三电源端，第二端连接所述第一输出端，控制端连接所述第二节点；第一电容连接于所述第二节点和第二时钟信号端之间。所述第二输入电路包括第七晶体管，第七晶体管的第一端连接所述第三电源端，第二端连接所述第三节点，控制端连接所述第一时钟信号端。所述第二输出电路包括：第八晶体管、第九晶体管、第十晶体管、第二电容、第三电容。第八晶体管的第一端连接第三电源端，控制端连接所述第三节点；第九晶体管的第一端连接所述第八晶体管的第二端，第二端连接所述第四节点，控制端连接所述第二时钟信号端；第十晶体管的第一端连接所述第四电源端，第二端连接所述第一输出端，控制端连接所述第四节点；第二电容连接于所述第二时钟信号端和所述第三节点之间；第三电容连接于所述第四节点和所述第四电源端之间。所述第一下拉电路包括第十一晶体管，第十一晶体管的第一端连接所述第三节点，第二端连接所述第一时钟信号端，控制端连接所述第二节点。所述第二下拉电路包括：第十二晶体管、第十三晶体管。第十二晶体管的第一端连接所述第四电源端，控制端连接所述第三节点；第十三晶体管的第一端连接所述第十二晶体管的第二端，第二端连接所述第二节点，控制端连接所述第二时钟信号端。所述第三下拉电路包括第十四晶体管，第十四晶体管的第一端连接第四节点，第二端连接第四电源端，控制端连接所述第二节点。

本发明的一种示例性实施例中，所述控制电路还包括多个反相器，反相器与所述子控制电路一一对应设置，连接于所述多个子控制电路的第二输出端。

根据本发明的一个方面，提供一种一种显示面板，该显示面板包括栅极驱动电路，所述栅极驱动电路包括多个级联的上述的移位寄存器单元。

本公开提供一种移位寄存器单元、显示面板，该移位寄存器单元包括移位寄存器电路、控制电路。移位寄存器电路用于向第一输出端输入第一移位信号；控制电路连接所述第一输出端，用于根据所述第一移位信号生成多个依次移位输出的第二移位信号；其中，每一所述第二移位信号的有效时段位于所述第一移位信号的有效时段内。该栅极驱动电路可以通过较少数量的移位寄存器单元输出第一移位信号，同时，通过控制电路根据将第一移位信号生成多个依次移位输出的第二移位信号，从而可以通过第二移位信号向像素行输入使能信号。一方面，该移位寄存器单元形成的栅极驱动电路结构简单，从而使得显示面板的边框宽度较小；另一方面，该显示面板的像素行可以通过更多数量的第二移位信号行向扫描，从而减小了同时扫描的像素单元的行数，进而提高了显示面板亮度控制精度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种像素驱动电路的结构示意图；

图2为图1像素驱动电路一种示例性实施例中部分节点的时序图；

图3为图1像素驱动电路另一种示例性实施例中部分节点的时序图；

图4为相关技术中一种移位寄存器单元的结构示意图；

图5为图4中移位寄存器单元一种示例性实施例中部分节点的时序图；

图6为本公开移位寄存器单元一种示例性实施例的结构示意图；

图7为本公开移位寄存器单元一种示例性实施例中第二移位信号的时序图；

图8为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图9为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图10为图9中移位寄存器单元一种示例性实施例中部分节点的时序图；

图11为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图12为本公开移位寄存器单元另一种示例性实施例的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1、2所示，图1为相关技术中一种像素驱动电路的结构示意图。图2为图1像素驱动电路一种示例性实施例中部分节点的时序图。该像素驱动电路包括第一到第七晶体管M1-M7、电容C、发光单元OLED，其中，第一到第七晶体管M1-M7为P型晶体管。该像素驱动电路驱动方法包括三个阶段：复位阶段、补偿阶段和发光阶段。如图2所示，在复位阶段T1：使能信号端EM为高电平信号，复位信号端Reset为低电平信号，栅极驱动信号端Gate为高电平信号，第一晶体管M1、第七晶体管M7导通，第二晶体管M2、第四晶体管M4、第五晶体管M5、第六晶体管M6关断，参考电压端Vref向第一节点N1和第二节点N2输入复位信号。在补偿阶段T2：使能信号端EM为高电平信号，复位信号端Reset为高电平信号，栅极驱动信号端Gate为低电平信号，第一晶体管M1、第七晶体管M7、第五晶体管M5、第六晶体管M6关断，第二晶体管M2、第四晶体管M4导通，数据信号端Vdata向第一节点输入补偿电压V，其中，补偿电压V＝Vdata+Vth，Vdata为数据信号端Vdata的信号电压，Vth为第三晶体管M3的阈值电压。在发光阶段：使能信号端EM为低电平信号，复位信号端Reset为高电平信号，栅极驱动信号端Gate为高电平信号，第一晶体管M1、第七晶体管M7、第二晶体管M2、第四晶体管M4关断，第五晶体管M5、第六晶体管M6导通，发光单元OLED在第一电源端VDD和第二电源端VSS之间电压作用下发光。此外，使能信号端EM的信号还可以调节像素单元的发光亮度。例如，如图3所示，为图1像素驱动电路另一种示例性实施例中部分节点的时序图。在T4时段使能信号EM可以持续为高电平，从而使得发光单元OLED处于关闭状态，通过控制T4的时长可以控制在一帧中该行像素单元的发光亮度，其中，使能信号EM持续高电平时长越长，发光单元OLED的发光亮度越低。应用该像素驱动电路的多行像素单元还可以共用同一使能信号端，例如，如图3所示的使能信号端EM的时序，该使能信号端输出的使能信号在T1和T2阶段配合图3所示的复位信号端Reset和栅极驱动信号端Gate的信号驱动本行像素单元，在T2和T3时段，该使能信号能够配合下一行像素单元的复位信号和栅极驱动信号完成复位阶段和补偿阶段。

如图4、5所示，图4为相关技术中一种移位寄存器单元的结构示意图，图5为图4中移位寄存器单元一种示例性实施例中部分节点的时序图。该移位寄存器单元包括第五晶体管T5到第十四晶体管T14、第一电容C1到第三电容C3、反向器PI。如图5所示，该移位寄存器单元驱动方式包括5个阶段，其中，第五晶体管T5到第十四晶体管T14可以为P型晶体管，第一电源信号端VGL持续为低电平，第二电源信号端VGH持续为高电平。在第一阶段T1，第一时钟信号端CLK1为低电平，第二时钟信号端CLK2为高电平，输入端Input为低电平，第五晶体管T5，第六晶体管T6、第十四晶体管T14导通，第二电源端VGH向第三电容C3预冲高电平信号，输出端Eout为高电平；在第二阶段T2，第一时钟信号端CLK1为高电平，第二时钟信号端CLK2为高电平，输入端Input为低电平，第十一晶体管T11导通，第一时钟信号端向电容C2充入高电平信号，以关断第十二晶体管T12，输出端Eout输出高电平；在第三阶段T3，第一时钟信号端CLK1为高电平，第二时钟信号端CLK2前部分为低电平，输入端Input为低电平，第八晶体管T8在电容C2高电平作用下关断，输出端Eout输出高电平；在第四阶段T4，第一时钟信号端CLK1为低电平，第二时钟信号端CLK2为高电平，输入端Input为低电平，第五晶体管T5，第六晶体管T6、第七晶体管T7、第十一晶体管T11导通，第一电源端VGL和第一时钟信号端向第二电容C2预冲低电平，输出端Eout输出高电平；在第五阶段T5，第一时钟信号端CLK1前部分时段为低电平，第二时钟信号端CLK2为高电平，输入端Input为高电平，第五晶体管T5导通，第六晶体管T6、第十一晶体管T11关断，输出端Eout维持上一时段的高电平。在第五阶段T5以后，第二时钟信号端CLK2变为低电平时，第八晶体管T8、第九晶体管T9、第十晶体管T10导通，输出端Eout输出低电平。如图5所示，为了使得输出端Eout能够同时连接多行像素单元，输出端Eout需要输出较长时长的高电平。相关技术中通常可以通过增加第一时钟信号端和第二时钟信号端的周期增加输出端Eout输出高电平的时长。例如，如图5所示，第一时钟信号端和第二时钟信号端的周期可以4H，其中1H为图2中栅极驱动信号端Gata输出低电平的时长。此时，输出端Eout输出高电平的时长为6H。输出端Eout可以连接两行像素单元，其中，输出端Eout中前3H时长的高电平可以用于完成两行像素单元的复位阶段和补偿阶段，后续的高电平时长能够影响像素单元的亮度，其中，输出端Eout高电平时长越长，像素单元的发光时长越短，像素单元的亮度越低。该移位寄存器单元可以通过输入端Input的信号控制输出端Eout高电平的时长，从而控制像素单元的亮度，例如，当输入端Input的低电平时长增加4H时，输出端Eout的高电平时长增加4H，像素单元发光时长减少4H，从而降低了像素单元的发光亮度。然而，由于第一时钟信号端CLK1和第二时钟信号端的CLK2的变化周期为4H，输入端Input信号的有效电平(低电平)步长变化量需要匹配设置为4H的倍数，输出端Eout才能输出有效电平(高电平)步长变化量相同的移位信号。因此，在通过输入端Input调节像素单元亮度时，亮度调节的最小步长为4H，该亮度调节的最小步长较长，从而影响像素单元亮度调节精度。

基于此，本示例性实施例提供一种移位寄存器单元，如图6所示，为本公开移位寄存器单元一种示例性实施例的结构示意图。该移位寄存器单元包括移位寄存器电路1、控制电路2。移位寄存器电路1用于向第一输出端OUT1输入第一移位信号；控制电路2连接所述第一输出端OUT1，用于根据所述第一移位信号生成多个依次移位输出的第二移位信号；其中，每一所述第二移位信号的有效时段位于所述第一移位信号的有效时段内。

如图7所示，为本公开移位寄存器单元一种示例性实施例中第二移位信号的时序图。其中，第一移位信号和第二移位信号的有效时段可以为高电平信号。第一移位信号Sg1的时序可以与图5中输出端Eout的时序相同，其高电平时长均为6H。多个第二移位信号可以包括第二移位信号Sg21、Sg22、Sg23、Sg24，第二移位信号Sg21、Sg22、Sg23、Sg24依次移位输出，第二移位信号Sg21、Sg22、Sg23、Sg24的高电平时长可以为3H，且相邻第二移位信号间隔1H移位输出。该第二移位信号可以分别向一行像素单元提供使能信号。例如，第二移位信号Sg21可以在第一时间段T1和第二时间段T2向一行像素单元提供复位阶段和补偿阶段的使能信号，第二移位信号Sg21可以通过第三时段T3的高电平时长影响该像素单元的发光亮度。显然，第二移位信号可以将影响像素单元发光的高电平时长控制到1H。一方面，该移位寄存器单元形成的栅极驱动电路能够通过较少数量的移位寄存器单元实现较多行数像素单元的驱动。另一方面，该移位寄存器单元形成的栅极驱动电路能够在不改变移位寄存器单元数量的前提下提高显示面板亮度调节的精度。

本示例性实施例中，如图8所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图，该移位寄存器电路可以包括：第一输入电路11、第一输出电路12、第二输入电路13、第二输出电路14、第一下拉电路15、第二下拉电路16、第三下拉电路17。第一输入电路11连接输入端Input、第二节点N2、第一时钟信号端CLK1，用于响应所述第一时钟信号端CLK1的信号将所述输入端Input的信号传输到第二节点N2；第一输出电路12连接所述第二节点N2、第一输出端OUT1，第三电源端VGL2，用于响应所述第二节点N2的信号将所述第三电源端VGL2的信号传输到所述第一输出端OUT1；第二输入电路13连接所述第一时钟信号端CLK1、第三电源端VGL2、第三节点N3，用于响应所述第一时钟信号端CLK1的信号将所述第三电源端VGL2的信号传输到所述第三节点N3；第二输出电路14连接第三电源端VGL2、第三节点N3、第二时钟信号端CLK2、第四电源端VGH2、第一输出端OUT1、第四节点N4，用于响应所述第三节点N3、第二时钟信号端CLK2的信号将所述第三电源端VGL2的信号传输到所述第四节点N4，以及用于响应所述第四节点N4的信号将所述第四电源端VGH2的信号传输到所述第一输出端OUT1；第一下拉电路15连接所述第二节点N2、第三节点N3、第一时钟信号端CLK1，用于响应所述第二节点N2的信号将所述第一时钟信号端CLK1的信号传输到所述第三节点N3；第二下拉电路16连接所述第二节点N2、第三节点N3、第二时钟信号端CLK2、第四电源端VGH2，用于响应所述第二时钟信号端CLK2、第三节点N3的信号将所述第四电源端VGH2的信号传输到所述第二节点N2；第三下拉电路17连接所述第四电源端VGH2、第二节点N2、第四节点N4，用于响应所述第二节点N2的信号将所述第四电源端VGH2的信号传输到所述第四节点N4。

本示例性实施例中，如图8所示，所述第一输入电路11可以包括第五晶体管T5，第五晶体管的第一端连接所述输入端Input，第二端连接所述第二节点N2，控制端连接所述第一时钟信号端CLK1。所述第一输出电路12可以包括第六晶体管T6和第一电容C1，第六晶体管T6的第一端连接所述第三电源端VGL2，第二端连接所述第一输出端OUT1，控制端连接所述第二节点N2；第一电容C1连接于所述第二节点N2和第二时钟信号端CLK2之间。所述第二输入电路13可以包括第七晶体管T7，第七晶体管T7的第一端连接所述第三电源端VGL2，第二端连接所述第三节点N3，控制端连接所述第一时钟信号端CLK1。所述第二输出电路14可以包括：第八晶体管T8、第九晶体管T9、第十晶体管T10、第二电容C2、第三电容C3。第八晶体管T8的第一端连接第三电源端VGL2，控制端连接所述第三节点N3；第九晶体管T9的第一端连接所述第八晶体管T8的第二端，第二端连接所述第四节点N4，控制端连接所述第二时钟信号端CLK2；第十晶体管T10的第一端连接所述第四电源端VGH2，第二端连接所述第一输出端OUT1，控制端连接所述第四节点N4；第二电容连接于所述第二时钟信号端CLK2和所述第三节点N3之间；第三电容连接于所述第四节点N4和所述第四电源端VGH2之间。所述第一下拉电路15可以包括第十一晶体管T11，第十一晶体管T11的第一端连接所述第三节点N3，第二端连接所述第一时钟信号端CLK1，控制端连接所述第二节点N2。所述第二下拉电路16可以包括：第十二晶体管T12、第十三晶体管T13。第十二晶体管T12的第一端连接所述第四电源端VGH2，控制端连接所述第三节点N3；第十三晶体管T13的第一端连接所述第十二晶体管T12的第二端，第二端连接所述第二节点N2，控制端连接所述第二时钟信号端CLK2。所述第三下拉电路17可以包括第十四晶体管T14，第十四晶体管T14的第一端连接第四节点N4，第二端连接第四电源端VGH2，控制端连接所述第二节点N2。

其中，第五到第十四晶体管可以为P型晶体管，第三电源端VGL2的信号为低电平，第四电源端VGH2的电平为高电平。该移位寄存器电路的驱动方法可以与图4中移位寄存器单元驱动方法相同，其中，图8中所示的移位寄存器电路的第一输出端OUT1的信号和图4所示的移位寄存器单元输出端Nout的信号时序相同。应该理解的是，在其他示例性实施例中，该移位寄存器电路还可以有其他的驱动方法，例如第一时钟信号端CLk1和第二时钟信号端CLK2的变化周期还可以为5H、6H等。该移位寄存器电路还可以有其他的结构，这些都属于本公开的保护范围。

本示例性实施例中，如图9所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述控制电路2可以包括4个子控制电路21、22、23、24；子控制电路21连接所述第一输出端OUT1、控制信号端CN1、第一电源端VGL1、第二电源端VGH1、第二输出端OUT21，用于响应所述控制信号端CN1和第一输出端OUT1的有效电平信号将所述第一电源端VGL1的信号传输到所述第二输出端OUT21，以及用于响应所述控制信号端的无效电平信号将所述第二电源端VGH1的信号传输到所述第二输出端OUT21。子控制电路22连接所述第一输出端OUT1、控制信号端CN2、第一电源端VGL1、第二电源端VGH1、第二输出端OUT22，用于响应所述控制信号端和第一输出端OUT1的有效电平信号将所述第一电源端VGL1的信号传输到所述第二输出端OUT22，以及用于响应所述控制信号端的无效电平信号将所述第二电源端VGH1的信号传输到所述第二输出端OUT22。子控制电路23连接所述第一输出端OUT1、控制信号端CN3、第一电源端VGL1、第二电源端VGH1、第二输出端OUT23，用于响应所述控制信号端和第一输出端OUT1的有效电平信号将所述第一电源端VGL1的信号传输到所述第二输出端OUT23，以及用于响应所述控制信号端的无效电平信号将所述第二电源端VGH1的信号传输到所述第二输出端OUT23。子控制电路24连接所述第一输出端OUT1、控制信号端CN4、第一电源端VGL1、第二电源端VGH1、第二输出端OUT24，用于响应所述控制信号端和第一输出端OUT1的有效电平信号将所述第一电源端VGL1的信号传输到所述第二输出端OUT24，以及用于响应所述控制信号端的无效电平信号将所述第二电源端VGH1的信号传输到所述第二输出端OUT24。

本示例性实施例中，如图9所示，所述子控制电路21可以包括：第一P型晶体管T11、第二P型晶体管T21、第三N型晶体管T31。第一P型晶体管的控制端连接所述第一输出端OUT1，第一端连接第一电源端VGL1，第二端连接第一节点N11，用于响应所述第一输出端OUT1的有效电平以导通所述第一电源端VGL1和第一节点N11；第二P型晶体管的第一端连接所述第一节点N11、第二端第二输出端OUT21、控制端连接控制信号端CN1，用于响应所述控制信号端CN1的有效电平以导通第一节点N11和第二输出端OUT21；第三N型晶体管T31的第一端连接所述第二输出端OUT21、第二端连接第二电源端VGH1、控制端连接控制信号端CN1，用于响应所述控制信号端CN1的无效电平以导通第二电源端VGH1和第二输出端OUT21。所述子控制电路22可以包括：第一P型晶体管T12、第二P型晶体管T22、第三N型晶体管T32。第一P型晶体管的控制端连接所述第一输出端OUT1，第一端连接第一电源端VGL1，第二端连接第一节点N12，用于响应所述第一输出端OUT1的有效电平以导通所述第一电源端VGL1和第一节点N12；第二P型晶体管的第一端连接所述第一节点N12、第二端第二输出端OUT22、控制端连接控制信号端CN2，用于响应所述控制信号端CN2的有效电平以导通第一节点N12和第二输出端OUT22；第三N型晶体管T32的第一端连接所述第二输出端OUT22、第二端连接第二电源端VGH1、控制端连接控制信号端CN2，用于响应所述控制信号端CN2的无效电平以导通第二电源端VGH1和第二输出端OUT22。所述子控制电路23可以包括：第一P型晶体管T13、第二P型晶体管T23、第三N型晶体管T33。第一P型晶体管的控制端连接所述第一输出端OUT1，第一端连接第一电源端VGL1，第二端连接第一节点N13，用于响应所述第一输出端OUT1的有效电平以导通所述第一电源端VGL1和第一节点N13；第二P型晶体管的第一端连接所述第一节点N13、第二端第二输出端OUT23、控制端连接控制信号端CN3，用于响应所述控制信号端CN3的有效电平以导通第一节点N13和第二输出端OUT23；第三N型晶体管T33的第一端连接所述第二输出端OUT23、第二端连接第二电源端VGH1、控制端连接控制信号端CN3，用于响应所述控制信号端CN3的无效电平以导通第二电源端VGH1和第二输出端OUT23。所述子控制电路24可以包括：第一P型晶体管T14、第二P型晶体管T24、第三N型晶体管T34。第一P型晶体管的控制端连接所述第一输出端OUT1，第一端连接第一电源端VGL1，第二端连接第一节点N14，用于响应所述第一输出端OUT1的有效电平以导通所述第一电源端VGL1和第一节点N14；第二P型晶体管的第一端连接所述第一节点N14、第二端第二输出端OUT24、控制端连接控制信号端CN4，用于响应所述控制信号端CN4的有效电平以导通第一节点N14和第二输出端OUT24；第三N型晶体管T34的第一端连接所述第二输出端OUT24、第二端连接第二电源端VGH1、控制端连接控制信号端CN4，用于响应所述控制信号端CN4的无效电平以导通第二电源端VGH1和第二输出端OUT24。其中，第一电源端信号可以为低电平信号，第二电源端信号可以为高电平信号。第一输出端OUT1和控制信号端的有效电平可以为低电平，无效电平可以为高电平。

如图10所示，为图9中移位寄存器单元一种示例性实施例中部分节点的时序图。以子控制电路21为例进行说明，在第一输出端OUT1输出低电平阶段，当控制信号端CN1为低电平时，第二P型晶体管T21导通，第三N型晶体管T31关断，第一电源端VGL1向第二输出端OUT21输出低电平信号，当控制信号端CN1为高电平时，第二P型晶体管T21关断，第三N型晶体管T31导通，第二电源端VGH1向第二输出端OUT21输出高电平信号。从而可以通过控制信号端CN1的信号控制第二输出端OUT21输出预设的信号。第二输出端OUT21、OUT22、OUT23、OUT24的信号可以与图7中信号Sg21、Sg22、Sg23、Sg24的反向信号相同。如图11所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。该控制电路还可以包括4个反相器PI1、PI2、PI3、PI4，每个反相器与上述4个子控制电路的第二输出端连接，以对第二输出端的信号进行反向，从而得到图7中的信号Sg21、Sg22、Sg23、Sg24。

应该理解的是，在其他示例性实施例中，该控制电路还可以根据第一移位信号生成其他数量的第二移位信号。相应的，该控制电路还可以包括其他数量的子控制电路。其中，控制电路数量与第二移位信号数量相同。此外，第二移位信号还可以向多行像素单元提供使能信号。

本示例性实施例中，所述子控制电路还可以用于响应所述第一输出端OUT1的无效电平信号将所述第二电源端VGH1的信号传输到所述第二输出端OUT2。如图12所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。所述子控制电路21还可以第四N型晶体管T41。第四N型晶体管T41的第一端连接所述第二输出端OUT21、第二端连接第二电源端VGH1、控制端连接所述第一输出端OUT1，用于响应所述第一输出端OUT1的无效电平信号以导通所述第二输出端OUT21和第二电源端VGH1。所述子控制电路22还可以第四N型晶体管T42。第四N型晶体管T42的第一端连接所述第二输出端OUT22、第二端连接第二电源端VGH1、控制端连接所述第一输出端OUT1，用于响应所述第一输出端OUT1的无效电平信号以导通所述第二输出端OUT22和第二电源端VGH1。所述子控制电路23还可以第四N型晶体管T43。第四N型晶体管T43的第一端连接所述第二输出端OUT23、第二端连接第二电源端VGH1、控制端连接所述第一输出端OUT1，用于响应所述第一输出端OUT1的无效电平信号以导通所述第二输出端OUT23和第二电源端VGH1。所述子控制电路24还可以第四N型晶体管T44。第四N型晶体管T44的第一端连接所述第二输出端OUT24、第二端连接第二电源端VGH1、控制端连接所述第一输出端OUT1，用于响应所述第一输出端OUT1的无效电平信号以导通所述第二输出端OUT24和第二电源端VGH1。设置第四N型晶体管可以进一步确保第一移位信号为高电平时，第二移位信号也为高电平。

本示例性实施例还提供一种一种显示面板，该显示面板包括栅极驱动电路，所述栅极驱动电路包括多个级联的上述的移位寄存器单元。该显示面板可以应用于电视、手机、平板电脑等显示装置。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (9)

1.一种移位寄存器单元，其特征在于，包括：

移位寄存器电路，用于向第一输出端输入第一移位信号；

控制电路，连接所述第一输出端，用于根据所述第一移位信号生成多个依次移位输出的第二移位信号；

其中，每一所述第二移位信号的有效时段位于所述第一移位信号的有效时段内；

所述控制电路包括多个子控制电路；

每一所述子控制电路连接所述第一输出端、控制信号端、第一电源端、第二电源端、第二输出端，用于响应所述控制信号端和第一输出端的有效电平信号将所述第一电源端的信号传输到所述第二输出端，以及用于响应所述控制信号端的无效电平信号将所述第二电源端的信号传输到所述第二输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元应用于显示面板，所述显示面板包括像素驱动电路，所述第二移位信号用作所述像素驱动电路的使能信号。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述子控制电路还用于响应所述第一输出端的无效电平信号将所述第二电源端的信号传输到所述第二输出端。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述子控制电路包括：

第一P型晶体管，控制端连接所述第一输出端，第一端连接第一电源端，第二端连接第一节点，用于响应所述第一输出端的有效电平以导通所述第一电源端和第一节点；

第二P型晶体管，第一端连接所述第一节点、第二端第二输出端、控制端连接控制信号端，用于响应所述控制信号端的有效电平以导通第一节点和第二输出端；

第三N型晶体管，第一端连接所述第二输出端、第二端连接第二电源端、控制端连接控制信号端，用于响应所述控制信号端的无效电平以导通第二电源端和第二输出端。

5.根据权利要求3所述的移位寄存器单元，其特征在于，所述子控制电路包括：

第一P型晶体管，控制端连接所述第一输出端，第一端连接第一电源端，第二端连接第一节点，用于响应所述第一输出端的有效电平以导通所述第一电源端和第一节点；

第二P型晶体管，第一端连接所述第一节点、第二端第二输出端、控制端连接控制信号端，用于响应所述控制信号端的有效电平以导通第一节点和第二输出端；

第三N型晶体管，第一端连接所述第二输出端、第二端连接第二电源端、控制端连接控制信号端，用于响应所述控制信号端的无效电平以导通第二电源端和第二输出端；

第四N型晶体管，第一端连接所述第二输出端、第二端连接第二电源端、控制端连接所述第一输出端，用于响应所述第一输出端的无效电平信号以导通所述第二输出端和第二电源端。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器电路包括：

第一输入电路，连接输入端、第二节点、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述输入端的信号传输到第二节点；

第一输出电路，连接所述第二节点、第一输出端，第三电源端，用于响应所述第二节点的信号将所述第三电源端的信号传输到所述第一输出端；

第二输入电路，连接所述第一时钟信号端、第三电源端、第三节点，用于响应所述第一时钟信号端的信号将所述第三电源端的信号传输到所述第三节点；

第二输出电路，连接第三电源端、第三节点、第二时钟信号端、第四电源端、第一输出端、第四节点，用于响应所述第三节点、第二时钟信号端的信号将所述第三电源端的信号传输到所述第四节点，以及用于响应所述第四节点的信号将所述第四电源端的信号传输到所述第一输出端；

第一下拉电路，连接所述第二节点、第三节点、第一时钟信号端，用于响应所述第二节点的信号将所述第一时钟信号端的信号传输到所述第三节点；

第二下拉电路，连接所述第二节点、第三节点、第二时钟信号端、第四电源端，用于响应所述第二时钟信号端、第三节点的信号将所述第四电源端的信号传输到所述第二节点；

第三下拉电路，连接所述第四电源端、第二节点、第四节点，用于响应所述第二节点的信号将所述第四电源端的信号传输到所述第四节点。

7.根据权利要求6所述的移位寄存器单元，其特征在于，

所述第一输入电路包括：

第五晶体管，第一端连接所述输入端，第二端连接所述第二节点，控制端连接所述第一时钟信号端；

所述第一输出电路包括：

第六晶体管，第一端连接所述第三电源端，第二端连接所述第一输出端，控制端连接所述第二节点；

第一电容，连接于所述第二节点和第二时钟信号端之间；

所述第二输入电路包括：

第七晶体管，第一端连接所述第三电源端，第二端连接所述第三节点，控制端连接所述第一时钟信号端；

所述第二输出电路包括：

第八晶体管，第一端连接第三电源端，控制端连接所述第三节点；

第九晶体管，第一端连接所述第八晶体管的第二端，第二端连接所述第四节点，控制端连接所述第二时钟信号端；

第十晶体管，第一端连接所述第四电源端，第二端连接所述第一输出端，控制端连接所述第四节点；

第二电容，连接于所述第二时钟信号端和所述第三节点之间；

第三电容，连接于所述第四节点和所述第四电源端之间；

所述第一下拉电路包括：

第十一晶体管，第一端连接所述第三节点，第二端连接所述第一时钟信号端，控制端连接所述第二节点；

所述第二下拉电路包括：

第十二晶体管，第一端连接所述第四电源端，控制端连接所述第三节点；

第十三晶体管，第一端连接所述第十二晶体管的第二端，第二端连接所述第二节点，控制端连接所述第二时钟信号端；

所述第三下拉电路包括：

第十四晶体管，第一端连接第四节点，第二端连接第四电源端，控制端连接所述第二节点。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制电路还包括：

多个反相器，与所述子控制电路一一对应设置，连接于所述多个子控制电路的第二输出端。

9.一种显示面板，其特征在于，包括栅极驱动电路，所述栅极驱动电路包括多个级联的权利要求1-8任意一项所述的移位寄存器单元。

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