CN110197697B - 移位寄存器、栅极驱动电路以及显示设备 - Google Patents

移位寄存器、栅极驱动电路以及显示设备 Download PDF

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Abstract

本发明公开了一种移位寄存器，栅极驱动电路以及显示设备。移位寄存器包括输入模块、上拉模块、下拉模块、脉宽控制模块和输出节点；输入模块包括接收触发信号的触发信号接收端，并被配置为在第一控制端(CK2)的控制下，控制下拉模块向输出节点输出低电平信号；脉宽控制模块配置为在第一控制端和第二控制端(CL1)的控制下，控制上拉模块向输出节点输出脉宽根据触发信号的脉宽的变化而变化的高电平信号，其中当上拉模块被控制为输出高电平信号时，下拉模块被控制为停止输出低电平信号；并且，当下拉模块被控制为输出低电平信号时，上拉模块被控制为停止输出高电平信号。本发明的移位寄存器，结构更简单，使得单级GOA版图面积更小，有利于窄边框显示。

Description

移位寄存器、栅极驱动电路以及显示设备
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动电路以及显示设备。
背景技术
在显示领域，为了不断改善显示画面，提高用户体验，高清、高ppi、窄边框显示成了研究的热门，但随着像素数目的提高，移位寄存器在一帧时间内所需扫描的行数增加，这就要求单级GOA的版图面积要更小，电路结构需要更简单。因此，如何去设计结构简单的GOA电路，是一个亟待解决的问题。
在GOA电路(Gate driver On Array，又称为栅极驱动电路)中，存在一类GOA电路，其用来控制像素发光的时间，这种GOA电路被称为EMGOA电路，其通常采用移位寄存器作为GOA单元电路来实现，移位寄存器输出的脉冲宽度决定了像素发光的时间。如果能够设计出结构上比现有技术中的移位寄存器电路简单的移位寄存器，则能够使单级GOA的版图面积更小，有利于窄边框显示。
发明内容
本发明的目的在于提供一种结构上比现有技术的移位寄存器简单的移位寄存器，能够使单级GOA的版图面积更小，有利于窄边框显示。
为了实现上述目的，本发明一方面提供了一种移位寄存器，包括输入模块、上拉模块、下拉模块、脉宽控制模块和输出节点，所述输入模块与所述下拉模块、所述脉宽控制模块分别连接，所述脉宽控制模块与所述上拉模块和所述下拉模块分别连接；所述输入模块包括接收触发信号的触发信号接收端，并被配置为在第一控制端(CK2)的控制下，控制所述下拉模块向所述输出节点输出低电平信号；所述脉宽控制模块配置为在所述第一控制端和第二控制端(CL1)的控制下，控制所述上拉模块向所述输出节点输出脉宽根据所述触发信号的脉宽的变化而变化的高电平信号，其中当所述上拉模块被控制为输出高电平信号时，所述下拉模块被控制为停止输出低电平信号；并且，当所述下拉模块被控制为输出低电平信号时，所述上拉模块被控制为停止输出高电平信号。
作为优选，所述脉宽控制模块包括第一节点和第二节点；所述第一节点连接在所述输入模块的输出端和所述下拉模块的输入端之间，并配置为在所述第一控制端的控制下控制所述下拉模块输出低电平信号；所述第二节点连接到所述上拉模块的输入端并配置为在所述第一控制端和所述第二控制端的控制下控制所述上拉模块输出高电平信号；并且当所述第二节点控制所述上拉模块输出高电平信号期间，所述第一节点控制所述下拉模块停止输出低电平信号。
作为优选，所述脉宽控制模块包括第三节点；所述第三节点配置为在所述上拉模块向所述输出节点输出高电平信号期间，在所述第一控制端和所述第二控制端的控制下将所述第二节点的电位保持在能够使所述上拉模块向所述输出节点输出高电平信号的电位。
作为优选，所述下拉模块包括第一晶体管(T9)、第二晶体管(T7)和第一电容器(C2)；所述第一晶体管的栅极连接所述第一节点，第一极连接低电位端，第二极连接所述输出节点；所述第二晶体管的栅极连接所述第一节点，第一极连接第一控制端，第二极连接所述第一电容器的一端；所述第一电容器的另一端连接所述第一节点。
作为优选，所述上拉模块包括第三晶体管(T8)；所述第三晶体管的栅极连接所述第二节点，第一极连接高电位端，第二极连接所述输出节点。
作为优选，所述上拉模块还包括第二电容器(C1)；所述第二电容器的一端连接高电位端，另一端连接所述第三晶体管的栅极。
作为优选，所述脉宽控制模块包括第四晶体管(T3)、第五晶体管(T4)、第六晶体管(T5)、第七晶体管(T6)和第三电容器(C3)；所述第四晶体管(T3)的栅极连接所述第一控制端，第一极连接低电位端，第二极连接所述第三节点；所述第五晶体管(T4)的栅极连接所述第三节点，第一极连接低电位端，第二极连接所述第六晶体管(T5)的第一极；所述第六晶体管(T5)的栅极连接所述第一控制端，第二极连接所述第七晶体管(T6)的第一极；所述第七晶体管(T6)的栅极连接所述第一节点，第二极连接高电位端；所述第二电容器(C3)一端连接所述第一控制端，另一端连接所述第三节点。
作为优选，所述脉宽控制模块还包括第八晶体管(T2)和第三电容器(C3)；所述第八晶体管的栅极连接所述第一节点，第一极连接所述第一控制端，第二极连接所述第三节点；所述第三电容器的一端连接所述第二控制端，另一端连接所述第三节点。
本发明另一方面提供了一种栅极驱动电路，包括上述的任一种移位寄存器。
本发明还一方面提供一种显示设备，包括上述栅极驱动电路。
本发明的移位寄存器，能够在第一控制端和第二控制端的控制下，通过脉宽控制模块控制上拉模块输出脉宽根据触发信号的脉宽的变化而变化的高电平信号，结构上非常简单，有利于减小GOA的版图面积，从而实现窄边框设计。
附图说明
图1为本发明实施例的移位寄存器的结构示意图；
图2为本发明一实施例的移位寄存器的电路示意图；
图3为图2所示实施例的移位寄存器的仿真时序图。
具体实施方式
此处参考附图描述本公开的各种方案以及特征。通过下面参照附图对给定为非限制性实例的实施例的优选形式的描述，本发明的这些和其它特性将会变得显而易见。本说明书可使用词组“在一种实施例中”、“在另一个实施例中”、“在又一实施例中”或“在其他实施例中”，其均可指代根据本公开的相同或不同实施例中的一个或多个。注意的是，在说明书全文中，相同的附图标记指代相同或相似的元件，并省略不必要的重复描述。此外，具体实施例中，以单数形式出现的元件并不排除可以以多个(复数个)形式出现。
图1为本发明实施例的移位寄存器的结构示意图。图1所示的移位寄存器，包括输入模块10、上拉模块12、下拉模块13、脉宽控制模块11和输出节点OUT，输入模块10与下拉模块12、脉宽控制模块11分别连接，脉宽控制模块11除了与输入模块10连接外还与上拉模块12和下拉模块13分别连接。
输入模块10包括接收触发信号的触发信号接收端(图中未示出)，并被配置为在第一控制端CK2的控制下，控制下拉模块13向输出节点输出低电平信号；脉宽控制模块11配置为在第一控制端CK2和第二控制端CL1的控制下，控制上拉模块12向输出节点OUT输出高电平信号，并且所输出的高电平信号的脉宽根据输入到输入模块10的触发信号的脉宽的变化而变化。在该寄存器电路中，当上拉模块12被控制为输出高电平信号时，下拉模块13被控制为停止输出低电平信号；并且，当下拉模块13被控制为输出低电平信号时，上拉模块12被控制为停止输出高电平信号。
由此，实现了输出信号的脉宽可变(可调)的移位寄存器。根据实施例的移位寄存器相比于现有技术的移位寄存器结构更简单，使单级GOA的版图面积更小，有利于窄边框显示。
下面，如图2所示，本发明一实施例的移位寄存器的电路具有以下结构。
脉宽控制模块11包括第一节点N1和第二节点N2。第一节点N1连接在输入模块10的输出端和下拉模块13的输入端之间，并在第一控制端CK2的控制下控制下拉模块13输出低电平信号。
第二节点N2连接到上拉模块12的输入端并配置为在第一控制端CK2和第二控制端CK1的控制下控制上拉模块12输出高电平信号；并且当第二节点N2控制上拉模块12输出高电平信号期间，第一节点N1控制下拉模块13停止输出低电平信号。
由此，通过设置这样工作的节点N1和N2，有序控制了上拉模块和下拉模块向输出节点输出高电平或低电平信号的时序。
在一优选实施例中，脉宽控制模块11还可以包括第三节点N3。第三节点N3设计为在上拉模块12向输出节点OUT输出高电平信号期间，在第一控制端CK2和第二控制端CK1的控制下将第二节点N2的电位保持在能够使上拉模块12向输出节点OUT输出高电平信号的电位。
由此，在实施例中，通过进一步设置这样工作的节点N3，通过第一控制端CK2和第二控制端CK1对节点N3的控制，调节了上拉模块保持输出高电平信号的时间，实现了脉宽可调的移位寄存器。
在下面的实施例中，设置第一控制端CK2和第二控制端CK1为时钟信号，并且CK2和CK1的时钟信号大致上反相设置(如图3所示)。并且，以P型晶体管为例对电路进行说明。
在实施例中，输入模块包括晶体管T1，栅极连接控制端CK2，当CK2为低时，开启T1，触发信号STV为高时，将STV信号的高电位传递到N1节点。N1与下拉模块13连接并可通过自身电位高低控制下拉模块13是否输出低电平信号。
现在，作为一种实现方式，下拉模块13可由第一晶体管T9构成，N1连接到T9的栅极从而控制T9的开启，T9的第一极接低电平(VGL)信号。因此，在P型晶体管的情况下，只有当N1为低时，T9的第二极才输出VGL信号；而N1为高时，输出节点OUT无输出。
在优选实施例中，作为另一种实现方式，下拉模块13可以由第一晶体管T9、第二晶体管T7和第一电容器C2构成。第一晶体管T9的栅极连接第一节点N1，第一极连接低电位端VGL，第二极连接输出节点OUT。第二晶体管T7的栅极连接第一节点N1，第一极连接第一控制端CK2，第二极连接第一电容器C2的一端。第一电容器C2的另一端连接第一节点N1。
对于具有此结构的下拉模块13，N1节点写入低电位后T7开启，C2存有负电位。当CK1跳低时，N1节点被拉得更低，因此增加了T9的驱动拉低能力。输出节点OUT甚至可以输出无阈值损失的低电位。而且T7的设置能够使得下拉模块输出的低电位信号不受到电容C2的影响而抖动，因此本实施例的移位寄存器电路更稳定。
下面，在描述一实施例的移位寄存器包括的脉宽控制模块11的结构之间，先描述上拉模块12的结构，如图2所示，上拉模块12包括第三晶体管T8。第三晶体管T8的栅极连接第二节点N2，第一极连接高电位端VGH，第二极连接输出节点OUT。
根据这样的上拉模块，节点N2可以控制上拉模块12是否输出高电平信号。即，在P型晶体管的示例中，N2为低时，上拉模块12输出高电平信号至OUT节点。
当然，上拉模块12的实施方式并不是唯一的。如图2所示，上拉模块12还可以包括电容C2，其能够起到在输出高脉冲时存储并保持高电位的作用。
下面，描述脉宽控制模块11的一种可能的实施方式的结构。如图所示，脉宽控制模块11可包括第四晶体管T3、第五晶体管T4、第六晶体管T5、第七晶体管T6和第三电容器C3；第四晶体管T3的栅极连接第一控制端CK2，第一极连接低电位端VGL，第二极连接第三节点N3；第五晶体管T4的栅极连接第三节点N3，第一极连接低电位端VGL，第二极连接第六晶体管T5的第一极；第六晶体管T5的栅极连接第一控制端CK2，第二极连接第七晶体管T6的第一极；第七晶体管T6的栅极连接第一节点N1，第二极连接高电位端VGH；第二电容器C3一端连接第一控制端CK2，另一端连接第三节点N3。
对于具有上述结构的脉宽控制模块11。在预备阶段，STV跳变为高电位VGH，CK2跳变为低电位VGL时，T1开启，将STV信号的高电位传递到N1节点，CK2的低电位将T3开启，N3被拉低，T4被开启，VGL传到N4点。CK1的低电位将T5开启，N2节点被拉低，T8开启，将输出OUT拉高至VGH。
此外，在另一些实施例中，在上述结构的基础上，脉宽控制模块11还可以包括第八晶体管T2和第三电容器C3；第八晶体管T2的栅极连接第一节点N1，第一极连接第一控制端CK2，第二极连接第三节点N3；第三电容器C3的一端连接第二控制端CK1，另一端连接第三节点N3。
当CK1跳变为高电位VGL，而CK2跳变为高电位VGH时，由于在此之前T3已经开启，则N3点拉至低电位，所以C3存储一个负电位，当CK1跳变到低电位时，N3点会被电容举到一个更低电位，T4可以无阈值损失地传到N4点，以开启T5从而N2节点被拉低。同样T2的设置也能够使N3更好地被拉低。
对于图2中所示的优选实施例的移位寄存器，包括由晶体管T1～T9及C1～C3三个电容构成，控制信号主要有时钟信号CK1、CK2，触发信号STV，电源信号由VGH、VGL构成，输出信号为OUT。
移位寄存器的工作过程主要包括t1、t2、t3、t4、t5四个阶段，如图3所示，其工作原理如下(此例中的晶体管均采用的是P型晶体管)：
第一阶段(预备阶段)t1：STV跳变为高电位VGH，CK2跳变为低电位VGL，T1开启，将STV信号的高电位传递到N1节点，T2T6T7关断。CK2的低电位将T3开启，N3被拉低。
第二阶段(上拉阶段)t2：CK1跳变为高电位VGL，CK2跳变为高电位VGH。由于在t1阶段T3开启，N3点拉至低电位，所以C3存储一个负电位，当CK1跳变到低电位时，N3点会被电容举到一个更低电位，T4可以很好的开启，VGL的低电位无阈值损失地传到N4点。CK1的低电位将T5开启，N2节点被拉低，T8开启，将输出OUT拉高至VGH。
第三阶段(高电位维持阶段)t3：在这个阶段STV仍为高电位，在CK1、CK2的高低跳变过程中，只要STV跳变为低的时刻不在CK2跳变为低的时刻，电路工作过程重复t1、t2阶段。
第四阶段(下拉阶段)t4：STV为低电位，CK2跳变为低电位。此时，T1开启，N1点写入低电位，T9开启，输出OUT被拉低。N1节点写入低电位后T7开启，C2存有负电位。当CK1跳低时，N1节点被拉得更低，增加了T9的驱动拉低能力。OUT输出无阈值损失的低电位。
第五阶段(低电位维持阶段)t5：STV始终为低电位，CK1、CK2周期性重复t4的工作过程，将N1点与N2点各自稳定在低电位和高电位，使输出OUT很好的维持在低电位。
本发明实施例的移位寄存器的优点在于：
一、结构简单，器件数目较少，控制信号简单；
二、通过调节STV的脉宽(即控制高电位维持阶段t3的时间)可以很好的实现不同脉宽EMGOA的输出。
在另一实施例中，提供了一种栅极驱动电路，包括上述各实施例中的任一种移位寄存器。实施例的栅极驱动电路相比于现有技术具有结构更简单，版图面积更小的优点。
在还一个实施例中，提供了一种显示设备，包括上面实施例的栅极驱动电路。因此本实施例的显示装置具有上述的栅极驱动电路的优点，比如，GOA稳定性高、能够实现窄边框设计。
显示装置具体至少可以包括液晶显示装置和有机发光二极管显示装置，例如该显示装置可以为液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件。
本文中所描述的电路，如无特别指明，可以指TFT电路或MOS管电路。本文提到的晶体管可以均为N型晶体管，在此情况下，高电平信号为有效信号；或者均为P型晶体管，在此情况下，低电平信号为有效信号。此外，上述任意一种晶体管的第一极为源极，第二极为漏极；或者，第一极为漏极，第二极为源极。所描述的晶体管可以通过非晶硅(a-Si)工艺、氧化物(Qxide)工艺、低温多晶硅(LTPS)工艺、高温多晶硅(HTPS)工艺等制备。
本发明不局限于上述特定实施例，在不背离本发明精神及其实质情况下，熟悉本领域的技术人员可根据本发明作出各种相应改变和变形，但这些相应改变和变形都应属于本发明所附权利要求的保护范围之内。

Claims (8)

1.一种移位寄存器，包括输入模块、上拉模块、下拉模块、脉宽控制模块和输出节点，所述输入模块与所述下拉模块、所述脉宽控制模块分别连接，所述脉宽控制模块与所述上拉模块和所述下拉模块分别连接；
所述输入模块包括接收触发信号的触发信号接收端，并被配置为在第一控制端(CK2)的控制下，控制所述下拉模块向所述输出节点输出低电平信号；
所述脉宽控制模块配置为在所述第一控制端和第二控制端(CK1)的控制下，控制所述上拉模块向所述输出节点输出脉宽根据所述触发信号的脉宽的变化而变化的高电平信号，其中
当所述上拉模块被控制为输出高电平信号时，所述下拉模块被控制为停止输出低电平信号；并且，当所述下拉模块被控制为输出低电平信号时，所述上拉模块被控制为停止输出高电平信号；
其中，所述脉宽控制模块包括第一节点和第二节点；
所述第一节点连接在所述输入模块的输出端和所述下拉模块的输入端之间，并配置为在所述第一控制端的控制下控制所述下拉模块输出低电平信号；
所述第二节点连接到所述上拉模块的输入端并配置为在所述第一控制端和所述第二控制端的控制下控制所述上拉模块输出高电平信号；并且
当所述第二节点控制所述上拉模块输出高电平信号期间，所述第一节点控制所述下拉模块停止输出低电平信号；
其中，所述脉宽控制模块包括第三节点；
所述第三节点配置为在所述上拉模块向所述输出节点输出高电平信号期间，在所述第一控制端和所述第二控制端的控制下将所述第二节点的电位保持在能够使所述上拉模块向所述输出节点输出高电平信号的电位。
2.如权利要求1所述的移位寄存器，其中
所述下拉模块包括第一晶体管(T9)、第二晶体管(T7)和第一电容器(C2)；
所述第一晶体管的栅极连接所述第一节点，第一极连接低电位端，第二极连接所述输出节点；
所述第二晶体管的栅极连接所述第一节点，第一极连接第二控制端，第二极连接所述第一电容器的一端；
所述第一电容器的另一端连接所述第一节点。
3.如权利要求1所述的移位寄存器，其中
所述上拉模块包括第三晶体管(T8)；
所述第三晶体管的栅极连接所述第二节点，第一极连接高电位端，第二极连接所述输出节点。
4.如权利要求3所述的移位寄存器，其中
所述上拉模块还包括第二电容器(C1)；
所述第二电容器的一端连接高电位端，另一端连接所述第三晶体管的栅极。
5.如权利要求1所述的移位寄存器，其中
所述脉宽控制模块包括第四晶体管(T3)、第五晶体管(T4)、第六晶体管(T5)、第七晶体管(T6)和第三电容器(C3)；
所述第四晶体管(T3)的栅极连接所述第一控制端，第一极连接低电位端，第二极连接所述第三节点；
所述第五晶体管(T4)的栅极连接所述第三节点，第一极连接低电位端，第二极连接所述第六晶体管(T5)的第一极；
所述第六晶体管(T5)的栅极连接所述第一控制端，第二极连接所述第七晶体管(T6)的第一极；
所述第七晶体管(T6)的栅极连接所述第一节点，第二极连接高电位端；
所述第三电容器(C3)一端连接所述第二控制端，另一端连接所述第三节点。
6.如权利要求5所述的移位寄存器，其中
所述脉宽控制模块还包括第八晶体管(T2)和第三电容器(C3)；
所述第八晶体管的栅极连接所述第一节点，第一极连接所述第一控制端，第二极连接所述第三节点；
所述第三电容器的一端连接所述第二控制端，另一端连接所述第三节点。
7.一种栅极驱动电路，包括如权利要求1～6中任一项所述的移位寄存器。
8.一种显示设备，包括如权利要求7所述的栅极驱动电路。
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