KR101271373B1 - 반도체 복합 소자 및 그 제조 방법 - Google Patents

반도체 복합 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101271373B1
KR101271373B1 KR1020070057154A KR20070057154A KR101271373B1 KR 101271373 B1 KR101271373 B1 KR 101271373B1 KR 1020070057154 A KR1020070057154 A KR 1020070057154A KR 20070057154 A KR20070057154 A KR 20070057154A KR 101271373 B1 KR101271373 B1 KR 101271373B1
Authority
KR
South Korea
Prior art keywords
light emitting
emitting device
common substrate
electrode
substrate
Prior art date
Application number
KR1020070057154A
Other languages
English (en)
Other versions
KR20070118552A (ko
Inventor
야스히로 다다
아키히코 한야
Original Assignee
스탄레 덴끼 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스탄레 덴끼 가부시키가이샤 filed Critical 스탄레 덴끼 가부시키가이샤
Publication of KR20070118552A publication Critical patent/KR20070118552A/ko
Application granted granted Critical
Publication of KR101271373B1 publication Critical patent/KR101271373B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

본 발명은 공통 기판; 제1 반도체 발광 장치; 및 제2 반도체 발광 장치를 포함하는 반도체 복합 소자를 제공한다. 상기 제1 반도체 발광 장치는, 상기 공통 기판의 일부에 직접 또는 접합층을 통해 형성된 발광층을 포함하는 에피택셜 성장층을 포함하도록 구성되어 있다. 상기 제2 반도체 발광 장치는, 상기 에피택셜 성장층이 접합되어 있지 않은 적어도 하나의 위치의 노치에 또는 상기 적어도 하나의 위치의 노치에 형성된 홈에 설치되어 있다. 본 발명은 이러한 구조를 갖는 반도체 복합 소자의 제조 방법을 또한 제공한다.

Description

반도체 복합 소자 및 그 제조 방법{SEMICONDUCTOR COMPOSITE DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 반도체 복합 소자와 관련된 실시예 1의 평면도이다.
도 2는 도 1의 A-A선을 따라 취한 단면도이다.
도 3은 본 발명의 반도체 복합 소자와 관련된 실시예 1의 일 내부 배선도이다.
도 4는 본 발명의 반도체 복합 소자와 관련된 실시예 1의 다른 내부 배선도이다.
도 5는 본 발명의 반도체 복합 소자와 관련된 실시예 2의 평면도이다.
도 6은 도 5의 A-A선을 따라 취한 단면도이다.
도 7은 본 발명의 반도체 복합 소자와 관련된 실시예 2의 실장도이다.
도 8은 본 발명의 반도체 복합 소자와 관련된 실시예 3의 단면도이다.
도 9는 본 발명의 반도체 복합 소자와 관련된 실시예 3의 일 실장도이다.
도 10은 본 발명의 반도체 복합 소자와 관련된 실시예 3의 다른 실장도이다.
도 11은 본 발명의 반도체 복합 소자의 일 실장도이다.
도 12는 본 발명의 반도체 복합 소자의 다른 실장도이다.
도 13은 본 발명의 반도체 복합 소자를 제조하는 처리 단계를 나타낸다.
도 14는 본 발명의 반도체 복합 소자의 부분 단면도이다.
도 15는 본 발명의 반도체 복합 소자의 일 실장도이다.
도 16은 종래의 반도체 복합 소자의 일 실장도이다.
본 발명은, 반도체 복합 소자 및 그 제조 방법에 관한 것이다. 특히, 동일한 기판 위에 복수의 발광 유닛을 포함하는 반도체 복합 소자 및 그 제조 방법에 관한 것이다.
하기와 같이, 반도체 물질로 구성된 동일한 기판 또는 동일한 장치 위에 형성된 각각 다른 방사 스펙트럼을 갖는 복수의 발광 유닛을 포함하는 반도체 발광 원이 제안되어 왔다.
이것은, (1) 동일한 기판 위에 순차적으로 성장된 각각 다른 방사 스펙트럼을 갖는 복수의 활성층(발광층)을 갖는 반도체 결정층을 포함하는 반도체 복합 발광 장치(예를 들면 특허 문헌 1: JP 특허 번호 3298390 참조);
(2) 동일한 기판 위에 동시에 또는 순차적으로 성장된 각각 다른 방사 스펙트럼을 갖는 발광층을 갖는 반도체 결정층을 포함하는 LED 디스플레이(예를 들면 특허 문헌 2: JP 2004-79933A 참조);
(3) 마이크로 범프를 통해 Si 다이오드 위에 페이스다운(facedown) 실장된 GaN 기반의 LED를 포함하는 반도체 발광 장치(예를 들면, 특허 문헌 3: WO 98/34285참조)
(4) 마이크로 범프를 통해 실장된 적색, 녹색, 청색 광을 방사하는 플립칩 타입의 반도체 발광 장치를 포함하는, 원색 반도체 발광 장치를 포함한다.
상기 종래의 기술 (1)에서, 발광층의 수의 증가는 에피택셜 성장 공정의 단계를 증가시킨다. 이것은 저생산성 및 증가된 생산 비용을 가지며, 확장된 리드 타임을 가져와서,모든 성장 처리에서 각각의 성장 조건에 우수한 재현성을 확보하는 것을 매우 어렵게 한다. 그러므로, 발광층은 방사 스펙트럼의 변화를 일으켜서, 결과의 반도체 복합 발광 장치로부터의 출사광은 색조의 큰 변화를 나타내고, 색조를 제어하는 것이 어려워지는 문제가 되었다.
상기 종래의 기술(2)에서, 화합물 반도체와 관련된 조성비 및 성장 온도는, 복수의 소망의 방사 스펙트럼을 갖는 발광층을 순서대로 또는 동시에 선택적으로 형성하도록 제어될 수 있다. 이 경우, 발광층의 형성시에 사용하는 성장 영역에 선택적인 조성 제어와 온도 제어를 매우 정밀하게 행하는 것은 고도의 기술을 요한다. 그러므로, 이 방법은 색조가 덜 변화하는 LED 디스플레이를 구현하기가 어려웠다.
상기 종래의 기술(3)에서, Si 다이오드에 실장된 LED가 배선 접합이 필요한 상부 전극을 가지면, 배선 접합의 열, 압력 및 진동이 Si 다이오드와 LED를 접속하는 마이크로 범프에 스트레스를 가한다. 이 스트레스는 접속 강도와 전기적 성질과 관련된 신뢰성을 손상시킨다. 그러므로, LED는 페이스다운 실장을 할 수 있는 구조를 갖고, LED 선택의 유연성을 제한하는 것으로 제한된다. 또한, LED 실장시, LED 와 Si 다이오드에 가해지는 부하의 억압은 실장 조건에 특정 제한을 요한다. 이 경우, 장치들 간의 접합 강도가 낮아져, 신뢰성을 저하시킬수 있었다.
상기 종래의 기술(4)에서, 반도체 발광 장치는 개별적으로 실장되어 있다. 그러므로, 인접한 장치들간의 간격이 확장되어 혼색의 성질을 저하시켰다.
본 발명은 상기 종래 기술의 문제점을 고려하여 이루어진 것으로, 열복사와 혼색이 우수하고, 품질 안정성과 신뢰성을 가지고, 높은 휘도를 가지고, 실장시에 발광 장치의 선택이 매우 유연한 반도체 복합 소자를 제공하는 것을 목적으로 한다.
본 발명의 청구항 1에 기재된 발명은, 공통 기판 상의 일부에 발광부를 포함하는 에피택셜 성장층이 설치된 제1 반도체 발광 소자와, 상기 공통 기판 상에 있어서 상기 에피택셜 성장층의 접합되지 않은 1개소 이상의 절결부, 또는, 상기 절결부에 있어서 상기 공통 기판 상에 설치된 1개소 이상의 오목부에 실장한 제2 반도체 발광 소자를 구비한 반도체 복합 소자로서, 상기 제1 반도체 발광 소자는, 상기 에피택셜 성장층이 직접 혹은 접합층을 통하여 공통 기판 상에 접합되고, 상기 제1 반도체 발광 소자의 상기 에피택셜 성장층은, 상기 공통 기판과는 상이한 성장 기판 상에 형성된 발광부를 포함하는, 반도체 복합 소자를 제공하는 것을 특징으로 한다.
삭제
삭제
본 발명의 청구항 2에 기재된 발명은, 청구항 1에 있어서, 상기 에피택셜 성장층은, 상기 성장 기판측과 반대의 면이 공통 기판측에 접합되어 있는 것을 특징으로 한다.
본 발명의 청구항 3에 기재된 발명은, 청구항 1 또는 청구항 2에 있어서, 상기 접합층은, 상기 에피택셜 성장층에 접하여 형성되는 오믹 전극층, 및 금속으로 이루어지는 접합 재료층을 가지는 것을 특징으로한다.
본 발명의 청구항 4에 기재된 발명은, 청구항 1 또는 청구항 2에 있어서, 상기 절결부에 있어서, 공통 기판상에는, 상기 접합층의 일부 또는 전부와 동일한 구성 재료로 이루어지는 제2 접합층이 형성되는 것을 특징으로 한다.
본 발명의 청구항 5에 기재된 발명은, 청구항 1 또는 청구항 2에 있어서, 상기 제2 반도체 발광 소자는, 상기 공통 기판측의 면과 대향하는 면에 전극이 형성되어 있는 것을 특징으로 한다.
본 발명의 청구항 6에 기재된 발명은, 청구항 1 또는 청구항 2에 있어서, 상기 공통 기판은, 상기 성장 기판보다 열 전도성 및 도전성이 높은 것을 특징으로 한다.
본 발명의 청구항 7에 기재된 발명은, 성장 기판 상에 발광부를 포함하는 에피택셜 성장층을 형성하는 공정과, 상기 에피택셜 성장층 상에 제1 전극부를 형성하는 공정과, 상기 성장 기판과는 상이한 공통 기판을 준비하는 공정과, 상기 공통 기판의 양면의 각각에 제2 전극부 및 제3 전극부를 형성하는 공정과, 상기 제1 전극부와 상기 제2 전극부를 맞붙여 제1 반도체 발광 소자를 형성하는 공정과, 상기 제1 반도체 발광 소자의 상기 에피택셜 성장층측으로부터, 상기 에피택셜 성장층과 상기 공통 기판의 사이 또는 상기 공통 기판에 도달하는 1개소 이상의 절결부, 혹은, 상기 공통 기판에 도달한 절결부에 설치된 오목부를 형성하는 공정과, 상기 절결부 또는 오목부내 저면에 제5 전극부를 형성하는 공정과, 상기 절결부 또는 오목부내에 제2 반도체 발광 소자를 실장하는 공정을 구비한 것을 특징으로 한다.
본 발명의 청구항 8에 기재된 발명은, 배선 패턴이 형성된 마더 기판과, 상기 마더 기판 상에 실장된 청구항 1 또는 청구항 2에 기재된 반도체 복합 소자를 가지고, 상기 반도체 복합 소자의 외부 접속용 전극이 상기 배선 패턴과 전기적으로 접속되어 있는 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
본 발명의 실시예들을 도 1-15를 참조하여 아래에 상세하게 기술한다. 아래 서술된 실시예들은 본 발명의 바람직한 특정 예들이고, 다양한 기술적인 바람직한 제한이 주어진 것이지만, 본 발명의 범위는 본 발명을 제한하는 다음의 설명에서 어떠한 특별한 기재가 존재하지 않으면 이들 실시예들에 한정되는 것은 아니다.
제1 실시예
도 1은 본 발명의 반도체 복합 소자와 관련된 제1 실시예의 평면도이고, 도 2는 도 1의 A-A선을 따라서 취한 단면도이다.
반도체 복합 소자(이후, "복합 장치"로 약칭한다)(1)는 제1 발광 영역(2)을 구성하는 제1 반도체 발광 장치(이후, "제1 발광 장치"로 약칭한다)(3), 제2 발광 영역(4)을 구성하는 제2 반도체 발광 장치(이후, "제2 발광 장치"로 약칭한다)(5)를 포함한다.
제1 발광 장치(3)는 다음과 같이 구성된다. 공통 기판(6)을 형성하기 위해, 소망의 성질(높은 전기 전도성, 높은 투과율, 높은 열전도성 및 높은 강도 등)을 갖는 Si, Al2O3, SiC, GaP로부터 적절히 선택된다. 제1 외부 접속 전극(7)은 공통 기판(6)의 하나의 표면 위에 형성된다. 제1 외부 접속 전극(7)은 공통 기판(6)으로부터 순서대로 Ti 또는 Ni의 습식층과 Au의 외부 접속전극층을 포함한다.
공통 기판(6)의 다른 표면 위에, 후술하는 접합층(8), 발광층을 포함하는 에피택셜 성장층(이후, "성장층"으로 약칭한다)(9), AuGeNi 합금으로 구성된 제2 외부 접속전극(10)이 공통 기판(6)으로부터 순서대로 형성되어 있다.
공통 기판(6) 위에, 노치(11)는 성장층(9)이 형성되어 있지 않은 채 형성되어 있다. 노치(11)는 제2 외부 접속 전극(10)과 성장층(9)이 존재하지 않는 영역이다. 노치(11)의 바닥을 통해 노출된 공통 기판(6) 위에, 발광 장치 접합 전극(12)이 제2 발광 장치(5)를 실장 및 접합하기 위해 형성된다. 발광 장치 접합 전극(12)은 우수한 전기 전도성을 확보하기 위해, Au 또는 AuZn으로 구성되어 있다.
제2 발광 장치(2) 상의 하부 전극(13)과 공통 기판(6)상의 노치(11)에 형성된 발광 장치 접합 전극(12) 사이의 공융(eutectic) 접합은 제2 발광 장치(5)를 노치(11)에 고정한다. 또한, 양 전극 사이에 전기 전도를 얻는다. 제2 발광 장치(5)는 하부 전극(13)의 반대의 다른 측 위에 형성된 상부 전극(14)을 갖는다.
상기와 같이 구성된 반도체 복합 소자(1)는 도 3과 도 4에 나타낸 것같은 2가지 방법으로 내부적으로 배선될 수 있다. 이들 중, 도 3에 나타낸 것같이 내부적으로 배선되면, 제1 발광 장치(3)는 제1 외부 접속 전극(7)이 N전극으로 기능하고, 제2 외부 접속 전극(10)이 P전극으로 기능하도록 구성된다. 이 경우, 제2 발광 장 치(5)는 하부 전극(13)이 N전극으로 기능하고, 상부 전극(14)이 P전극으로 기능하도록 구성된다.
한편, 도 4에 나타낸 것같이 내부적으로 배선되면, 제1 발광 장치(3)는 제1 외부 접속 전극(7)이 P전극으로 기능하고, 제2 외부 접속 전극(10)이 N전극으로 기능하도록 구성된다. 이 경우, 제2 발광 장치(5)는 하부 전극(13)이 P전극으로 기능하고, 상부 전극(14)이 N전극으로 기능하도록 구성된다.
제2 실시예
도 5는 본 발명의 반도체 복합 소자와 관련된 제2 실시예의 평면도이고, 도 6은 도 5의 A-A선을 따라서 취한 단면도이고, 도 7은 실장도이다.
본 발명에서, 공통 기판(6)상의 2개의 대향하는 위치에, 제1 발광 장치(3)에 제2 외부 접속 전극(10)과 성장층(9)이 없이 각각의 노치(11)가 형성된다. 홈(15)은 각각의 노치(11)의 바닥을 통해 노출된 공통 기판(6)에 형성되어 있다.
또한, 제2 발광 장치 접합 전극(12)은 홈(15)의 내부 바닥 위에 형성된다. 제2 발광 장치(2) 위의 하부 전극(13)과 접합 전극(12) 사이의 공융 접합은 제2 발광 장치(5)를 노치(11)에 고정하여, 양 전극 사이에 전기 전도를 얻는다.
다른 구성은 상기 실시예 1과 유사하여, 다음 설명으로부터 생략한다.
도 7은 마더보드에 실장된 본 실시예의 반도체 복합 소자를 나타낸다. 반도체 복합 소자(1)상의 제1 외부 접속 전극(7)이 남땜 및 도전성 접착제(비도시)등의 도전성 접합 물질을 통해 마더보드(16)상의 배선 패턴(17)에 접합되도록 반도체 복 합 소자(1)는 마더보드(16)에 고정되어 있다. 이들 전극들은 서로 전기적으로 전도된다.
제1 발광 장치(3)상의 제2 외부 접속전극(10)과 제2 발광 장치(5)상의 상부 전극(14)은 각각의 접합 배선(18)을 통해 마더보드(16)상의 분리된 배선패턴(17)에 접속된다.
제2 발광 장치(5)가 실장되어 있는 홈(15)은, 제2 발광 장치(5)를 밀봉하기 위해 적어도 한 종류 이상의 형광체를 포함하는 광투과 수지로 구성된 밀봉 수지(19)로 채워져 있다. 밀봉 수지(19)를 구성하는 광투과 수지는 제2 발광 장치(5)를 물, 먼지, 가스 등의 외부 환경으로부터 보호한다. 제2 발광 장치(5)의 출광면과 인터페이스를 형성하는 밀봉 수지(19)의 굴절률은 제2 발광 장치(5)의 출광면을 형성하는 반도체 물질의 굴절률에 가깝게 만들어질 수 있다. 이 경우, 제2 발광 장치(5)의 출광면으로부터 밀봉 수지(19)로 향하는 방사된 광을 추출하는 효율을 개선할 수 있다.
밀봉 수지(19)에 포함된 형광체는 제2 발광 장치(5)로부터 방사된 광의 일부에 의해 여기되어, 방사된 광보다 긴 파장을 갖는 광으로 변환한다. 변환된 광을 갖는 방사광의 추가의 혼색으로, 제2 발광 장치(5)로부터 방사된 광과 다른 색도를 갖는 광을 해방한다. 따라서, 제1 발광 장치(3)로부터의 광, 제2 발광 장치(5)로부터의 광, 및 형광체의 적절히 선택된 조합은 소망의 색도를 갖는 광을 방사하는 반도체 복합 소자를 실현할 수 있다.
또한, 광투과 수지로 구성된 밀봉 수지로 반도체 복합 소자(1)와 접합 배선 (18)을 밀봉하는 것이 가능하다. 이 경우, 밀봉 수지는 상기와 유사하게, 물, 먼지, 가스 등의 외부 환경으로부터 반도체 복합 소자(1)를 보호하고, 또한 접합 배선(18)을 진동과 임팩트 등의 기계적인 스트레스로부터 보호한다. 또한, 반도체 복합 소자(1)의 출광면을 통해 반도체 복합 소자(1)로부터 광투과 수지로 해방된 광을 효과적으로 유도하는 기능을 갖는다.
실시예 3
도 8은 본 발명의 반도체 복합 소자와 관련된 실시예 3의 단면도이고, 도 9 및 10은 실장도이다.
본 실시예 3에서, 제1 발광 장치(3)의 제2 외부 접속 전극(10)과 제2 발광 장치(5)의 상부 전극은 상기 실시예 2와 다르게, 동일한 면에 위치된 각각의 상부 면을 갖는다. 전극(10, 14) 사이에 위치 관계를 확실히 하기 위해, 제1 발광 장치(3)의 두께가 제2 발광 장치(5)의 두께보다 더 두껍게 만들어지도록 제1 발광 장치(3)가 제조된다.
Au 등으로 구성된 범프볼(28a)은 제2 외부 접속 전극(10) 위에 형성되고, Au 등으로 유사하게 구성된 범프볼(28b)은 제2 발광 장치(5) 위에 형성된다. 범프볼(28a, 28b)은 동일 면 위에 위치된 각각의 상부단을 갖는다.
도 8에서, 제2 발광 장치(5)상의 전극 쌍은 상부 전극(14)과 하부 전극(13)으로 구성되어 있지만, 양 전극 쌍이 제2 발광 장치(5)의 상부 면 위에 설치될 수 있다. 이 경우, 제2 발광 장치(5)의 상부면 위에 설치된 2개의 전극의 상부면과 제 1 발광 장치(3)상의 제2 외부 접속 전극(10)의 상부면이 동일 면 위에 위치한다.
다른 구성은 상기 실시예2와 유사하므로 다음의 설명에서 생략한다.
도 9는 마더보드와 투명기판 사이에 끼워져 실장된 본 실시예의 반도체 복합 소자를 나타낸다. 반도체 복합 소자(1)상의 제1 외부 접속 전극(7)이 납땜 및 도전성 접착제(비도시)등의 도전성 접합 물질을 통해 마더보드(16) 위의 배선패턴(17)에 접합되도록 반도체 복합 소자(1)가 마더보드(16)에 고정되어 있다. 이들 전극은 서로 전기적으로 전도된다. 제1 발광 장치(3) 상의 범프 볼(28a)과 제2 발광 장치(5) 상의 범프 볼(28b)은 투명 기판(29)상에 형성된 배선 패턴(비도시)에 접합되고, 서로 전기적으로 전도되게 된다.
제1 발광 장치(3)와 제2 발광 장치(5)로부터 방사된 광은 투명 기판(29)을 통해 투명 기판(29)의 외부로 해방된다. 다양한 처리(렌즈 처리와 확산 처리 등)가 소망의 장치에 따라서 투명 기판(29)에 인가될 수 있다.
제1 발광 장치(3) 상의 제2 외부 접속 전극(10)과 제2 발광 장치(5)상의 상부 전극(14)이 동일면에 위치한 각각의 상부면을 가지기 때문에, 이러한 실장 방법이 가능하게 된다. 또한, 제1 발광 장치(3) 상의 제2 외부 접속 전극(10)에 설치된 범프 볼(28a)과 제2 발광 장치(5) 상의 상부 전극(14)에 설치된 범프 볼(28b)은 동일한 면 위에 위치된 각각의 상부 단을 갖는다.
도 10은 마더보드 위에 실장된 본 실시예3의 반도체 복합 소자를 나타낸다. 반도체 복합 소자는, 제1 발광 장치(3) 상의 범프 볼(28a)과 제2 발광 장치(5) 상의 범프 볼(28b)이 마더보드(16) 상의 각각의 배선패턴(17)에 접합되도록 전기적 전도를 위해 마더 보드(16)상에 고정되어 있다.
제1 발광 장치(3)상에 부분적으로 형성된 제1 외부 접속 전극(7)은 전기 전도를 위해 다른 배선 패턴(17)에 접합 배선을 통해 접합되고, 미더 보드(16) 상의 범프볼(28a, 28b)에 접합된 배선 패턴(17)으로부터 분리되어 있다.
이 경우, 제1 발광 장치(3)의 공통 기판(6)은 광 투명성을 갖는 반도체 물질로 구성되어 있다. 그러므로, 에피택셜 성장층(9)의 내부로부터 방사된 광 중에서, 제1 외부 접속 전극(7)을 향해 진행하는 광은 공통 기판(6)을 통해 공통 기판(6)의 외부로 해방된다. 또한, 마더 보드(16)를 향해 진행하는 광은 마더보드(16)의 표면에서 반사되고, 유사하게 공통 기판(6)을 통해 공통 기판(6)의 외부로 해방된다.
따라서, 실장 방법은 방사된 광을 외부로 추출하는 효능을 향상시킨다. 광 추출 효능은, 설치된, 예를 들면, 반도체 복합 소자(1)가 실장되어 있는 마더 보드(16)의 표면 위에 인쇄된 반사층에 의해 더욱 개선될 수 있다.
제1 발광 장치(3) 상의 제2 외부 접속 전극(10)과 제2 발광 장치(5) 상의 상부 전극(14)이 동일 평면 위에 위치된 각각의 상부면을 갖기 때문에, 이러한 실장 방법이 가능해진다. 또한, 제1 발광 장치(3) 상의 제2 외부 접속 전극(10)에 설치된 범프 볼(28a)과 제2 발광 장치(5) 상의 상부 전극(14)에 설치된 범프 볼(28b)은 동일한 면상에 위치된 각각의 상부 단을 갖는다.
본 발명의 반도체 복합 소자(1)는 범용 패키지에 실장될 수 있다. 예를 들면, 도 11에 나타낸 표면 실장 패키지와 도 12에 나타낸 불릿 형상 패키지를 포함한다.
본 발명의 반도체 발광 장치의 제조 방법을 도 13을 참조하여 다음에 설명한다. 우선, 단계 a에서, 성장 기판(20)이 준비된다. 성장 기판(20)은 후술하는 에피택셜 성장 물질과 정합될 수 있는 격자 상수를 갖는 물질로 구성되어 있다. 적색 광 방사에 대한 발광층이 형성되면, GaAs 기반의 반도체가 사용된다.
단계 b에서, 발광층을 포함하는 에피택셜 성장층(9)이 성장 기판(20) 위에 형성되어 있다. 에피택셜 성장층(9)은 AlGaInP 기반의 반도체로 제조될 수 있다.
단계 c에서, 제1 전극(21)이 에피택셜 성장층(9) 위에 형성된다. 제1 전극은 AnZn 또는 Au의 오믹 전극층을 포함하고, AuSn 등의 공용 물질로 구성된 접합 물질층은 다음 단계에서 접합층(8)의 일부가 된다. 이 경우, SiO2의 반사층이 에피택셜 성장층(9)에 대해 제1 전극(21)의 측면에 부분적으로 설치될 수 있다.
단계 d에서, 단계 a-c와 별도로, 공통 기판(6)이 준비된다. 공통 기판(6)은 Si 기반의 반도체로 제조될 수 있다. 이 경우, GaAs 기반의 성장 기판(20)보다 높은 열전도성과 양호한 전기 전도성을 갖는 한, 물질은 Si 기반의 반도체에 한정되지 않는다. 또한, 소망의 성질(높은 전기전도성, 높은 투과성, 높은 열전도성 및 높은 강도)을 갖는 물질이 목표의 반도체 복합 소자에 따라서 사용하기 위해 Al2O3, SiC, GaP로부터 선택될 수 있다.
또한, 단계 e에서, 접합층(8)의 일부가 되는 제2 전극(22)은 공통 기판(6)의 일 면에 형성되고, 제1 외부 접속 전극(7)이 되는 제3 전극(23)은 다른 면에 형성된다. 제2 전극(22)은 공통 기판(6)으로부터 순서대로 형성된 Ti 또는Ni의 습식층 과, Au의 접합 물질층을 포함한다. 제3 전극(23)은 공통 기판(6)으로부터 순서대로 형성된 Ti 또는Ni의 습식층과, Au의 외부 접속 물질층을 포함한다.
다음에, 단계 a-c의 처리의 완료 후의 성장 기판(20)과 단계 d-e의 처리의 완료 후의 공통 기판(6)이 조립되어 단계 f로 이행한다.
단계 f에서, 성장 기판(20)상의 제1 전극(21)은 공통 기판(6)상의 제2 전극(22)에 대향한다.
단계 g에서, 성장 기판(20)상의 제1 전극(21)과 공통 기판(6)상의 제2 전극(22)은 서로 접촉하게 되고, 가열되고 가압되어 전극(21, 22)을 서로 접합한다. 이 경우, 제1 전극(21)에 포함된 AuSn의 접합층과 제2 전극(22)에 포함된 Au의 접합 물질층은, 접합부가 접합층(8)이 되도록 주로 용융되고 혼합된다. 공통 기판(6)과 에피택셜 성장층(9) 사이에 장벽층, 광반사층, 습식층 및 긴밀(intimate) 접촉층 등의 소망의 발광 장치성질에 따른 층을 설치할 수 있다. 이들 층은 제1 전극 위에 미리 설치될 수 있다. 또한, AuSn 등의 공용 물질을 통한 접합 이외에 상기 단계 g에서, 남땜 물질을 통한 접합, 수지 접착제를 통한 접합이 또한 가능할 수 있다. 한편, 금속 물질을 개재하지 않고 오직 열 크림핑에 의한 접합이 가능할 수 있다(이 경우, 전극(21, 22)과 접합층(8)이 형성되지 않는다).
단계 h에서, 성장 기판(20)은 에칭 등의 방법을 통해 제거된다. 반도체 복합 소자에 따라, 이 단계는 실행되지 않아서 성장 기판을 남겨놓을 수 있다.
단계 i에서, AuGeNi 등으로 구성되고, 제2 외부 접속 전극(10)이 되는 복수의 제4 전극(24)은 에피택셜 성장층(9) 위의 특정 위치에 형성되어 합금된다.
단계 j에서, 특정 형상과 크기를 갖는 복수의 노치(11)는 에피택셜 성장층(9)으로부터 접합층(8)을 통해 공통 기판(6)으로 연장하면서 특정 위치에 에칭 등에 의해 형성된다. 단계 j의 처리는 상기 단계 h에서 성장 기판(20)의 제거와 동시에 실행될 수 있다. 또한, 공통 기판에 홈을 형성할 수도 있다. 노치(1)는 공통 기판(6)에 도달하는 것이 항상 요구되지 않지만, 에피택셜 성장층(9)과 공통 기판(6) 사이에 위치된 접합층(8)에 도달하도록 형성될 수 있다. 상기 단계 b에서, 에피택셜 성장층(9)은 홈이 되는 영역에 미리 설치될 수 없으므로, 상기 단계 j를 삭제할 수 있다.
단계 k에서, AuZn 또는 Au로 구성되고, 발광 장치 접합 전극(12)이 되는 제5 전극(26)은 각 홈(11)의 바닥(25)에 형성된다. 이 경우, 상기 단계 j에 형성된 노치(11)가 에피택셜 성장층(9)에서 중지되어 그대로 접합층(8)을 남기면, 이 단계는 요구되지 않는다.
단계 l에서, 제2 발광 장치(5)가 되는 발광 장치(27)는 공용 또는 범프를 사용하는 방법을 통해 제5 전극(26)에 실장된다. 플립칩 유형의 반도체 발광 장치가 반도체 발광 장치(5)(비도시)로서 실장되면, 반도체 발광 장치의 전극은 범프를 통해 제5 전극(26) 위에 실장된다.
단계 m에서, 특정 다이싱 위치가 설정된다.
단계 n에서, 조립체는 개별 조각으로 다이싱되어 반도체 복합 소자(1)를 완성한다. 또한, 단계 l을 생략하고 다이싱된 개별 조각 위에 발광 장치(27)를 실장하는 단계의 플로우를 만들 수 있다.
실장된 발광 장치(27)를 수용하는 노치(11)는 노치(11)를 형성하기 위한 위치에서 단계(c) 뒤의 서브조립체를 통한 홀을 형성하는 단계를 제공함으로써 형성될 수 있다. 그 후, 이 서브 조립체는 공통 기판(6)과 접합되어, 공통 기판의 관통홀의 위치에 노치를 형성한다. 이 경우, 노치(11)를 형성하는 단계와 제5 전극(26)을 형성하는 단계가 생략될 수 있다.
제2 발광 장치(5)는 LED에 대응하고, 발광층의 구조에 따라서 간단한 PN 접합 구조, 싱글-헤테로(SH) 구조, 더블-헤테로(DH) 구조 및 퀀텀 웰 구조로 분류된다. 소망의 반도체 복합 소자(1)를 구현하기 위해 적절한 발광 장치가 선택된다.
반도체 복합 소자(1)를 구성하는 제1 발광 장치(3)와 제2 발광 장치(5)의 조합은 임의로 설정될 수 있다. 예를 들면, 다른 방사 스펙트럼을 갖는 발광 장치의 조합을 통해 다색광을 방사할 수 있는 반도체 복합 소자를 구현할 수 있다. 또한, 같은 방사 스펙트럼을 갖는 발광 장치의 조합을 통해 광출력 제어와 분배 제어를 행할 수 있는 반도체 복합 소자를 구현할 수 있다.
공통 기판(6) 상에 실장된 제2 발광 장치(5)의 수와 배열이 임의로 설정될 수 있다. 예를 들면, 반도체 복합 소자(1)로부터 광의 색도의 변동을 억제하기 위해, 반도체 복합 소자(1)의 중심 근처의 대칭 위치에 배열된다. 노치 또는 홈을 설치하는 위치는 도시된 것같이 공통 기판의 코너에 제한되지 않는다. 제1 반도체 발광 장치(3)는 제2 발광 장치(5)에 따라서 형상화되고 크기가 정해질 수 있다. 특히, 제2 발광 장치(5)의 형상에 따르는 소망의 형상으로 형성될 수 있다.
공통 기판(6)상의 제 5 전극(발광 장치 접합 전극(12))과 제2 발광 장치(5) 의 하부 전극(13)은 서로 임의로 접합될 수 있다. 예를 들면, 도 14에 나타낸 것같이 Au 등의 범프 볼(28)의 사이의 위치에 공융 접합 또는 플립칩 실장을 행할 수 있다. 특히, 제1 발광 장치와 제2 발광 장치의 발광 영역 사이의 거리를 단축하는 관점으로부터, 플립칩 설치의 사용이 바람직하다.
제1 발광 장치(3)의 제1 외부 접속 전극(7)과 제2 발광 장치(5)의 하부 전극(13)은 동일 도전형이다. 그러므로, 제1 발광 장치(3)의 제2 외부 접속 전극(10)과 제2 발광 장치(5)의 상부 전극(14)은 동일한 도전형이다.
본 발명의 반도체 복합 소자와 제조 방법에 관련된 실시예들이 상기 설명되어 있다. 다음의 설명은 본 발명과 실시예에 의해 얻어진 효과에 관한 것이다.
(1) 열 복사
제2 발광 장치(LED)는 발광층을 포함하는 에피택셜 성장층의 물질(예를 들면, GaAs 기반 반도체)보다 열전도성이 높은 물질로 구성된 공통 기판상에 설치될 수 있다. (에피택셜 성장층이 GaAs 기반 반도체로 구성되면, 공통 기판은 Si 기반 반도체로 구성된다). 그러므로, 에피택셜 성장층에 설치된 LED 보다, 자기 발생된 열이 LED로부터 외부(예를 들면, 실장 보드)로 효율적으로 전달될 수 있으므로, 열복사의 효과를 개선한다.
(2) 혼색
다른 방사 스펙트럼을 갖는 광을 방사하는 복수의 발광 유닛이 발광 유닛으로부터 광의 추가 혼색을 통해 임의의 색도 광을 얻기 위해 설치될 수 있다. 이 경우, 색도에서 더 적은 진동을 갖는 우수한 혼색을 확보하기 위해, 인접한 발광 유 닛 사이의 거리를 단축하는 것이 요구된다.
상기 서술된 것같이, 본 발명에서, 제1 발광 장치(3)는 제2 발광 장치(5)에 따라서 형상화되고, 크기가 정해질 수 있다. 특히, 제2 발광 장치(5)의 형상에 따른 소망의 형상으로 형성될 수 있다. 그러므로, 본 발명의 반도체 복합 소자는 양 발광 장치 사이(발광 영역 사이)에 쓸모없는 공간을 남기지 않고 조립될 수 있고, 확실히 우수한 혼색이 얻어진다.
발광 장치가 기판 위에 실장될 때, 발광 장치상의 전극과, 기판 위의 대응하는 전극이 공용 물질, 남땜, 범프볼 및 도전성 페이스트 중 하나를 통해 접속된다.
발광 장치를 설치하는데 있어, 나일론-기초 등의 고반사, 백색 플라스틱 케이싱이, 플라스틱 케이싱으로부터 반사를 사용함으로써 조명광으로서 발광 장치로부터 방사된 광을 효과적으로 활용하도록 사용될 수 있다.
플라스틱 케이싱에 발광 장치를 실장할 때, 상기 공용 물질, 납땜, 범프 볼 및 도전성 페이스트 중 하나를 사용하는 것이 고려될 수 있지만, 실제로는, 적절하지 않은 약간의 물질을 남기는 사용 조건의 제한을 부여할 수 있다.
예를 들면, AuSn 등의 물질의 공융 접합은 일반적으로 280℃ 근방의 열을 요한다. 공융 접합시의 열이 플라스틱 케이싱에 작용하여, 플라스틱 케이싱을 열적으로 변형시켜(색을 갈색 또는 황색으로 변화시킨다), 반사율을 저하시킨다. 그 결과, 발광 장치로부터 외부로 방사된 광을 추출하는 효율이 낮아지고, 휘도의 감소를 가져온다.
공용 온도보다 낮은 온도에서 사용하기 위한 조건이 주어진 도전성 페이스트 (실버 페이스트)가 이러한 문제를 방지하기 위해 사용된다. 도전성 페이스트는 160℃ 근방의 경화 온도를 갖는다. 그러므로, 플라스틱 케이싱을 변형시키지 않고 높은 휘도를 확보할 수 있다.
도전성 페이스트가 복수의 개별적인 발광 장치를 실장하기 위해 사용되면, 실장시의 도전성 페이스트의 스프레드가 다른 접합 물질보다 더 넓고, 따라서 다음의 문제를 발생시킨다. 즉, 발광 장치가 도 16에 나타낸 것같이 0.3mm x 0.3mm의 크기를 가질 때, 도전성 페이스트의 스프레드는 0.5mm의 지름을 갖는다. 그러므로, 3개의 발광 장치가 직각 삼각형의 정점 상에 위치하면, 각각 인접한 도전성 페이스트 사이의 거리는 회로-단락을 방지하도록 최소 0.1mm의 거리로 설정될 수 있다. 이 경우, 인접한 발광 장치 사이의 거리는 최소 0.22mm가 된다.
한편, 공용 물질과 범프 볼이 공통 기판과 제2 발광 장치 사이의 접합에 사용될 수 있기 때문에, 본 발명의 반도체 복합 소자는 도 15에 나타낸 것같이 구성된다. 즉, 0.3mm x 0.3mm의 제2 발광 장치가 상기와 같이 공융 접합을 통해 공통 기판상에 실장되면, 제1 발광 장치와 제2 발광 장치 사이의 거리는 0.1mm로 만들어질수 있다. 또한, 범프볼을 개재한 플립 실장은 그 거리를 0.05mm로 단축시킬수 있다.
도 15, 16과 같은 구성의 발광 장치가 다른 방사 스펙트럼을 갖는 광을 방사하는 장치이면, 인접한 발광 장치 사이에 더 짧은 거리를 갖는 본 발명의 반도체 복합 소자는 혼색이 더 우수하다.
본 발명의 반도체 복합 소자가 플라스틱 케이싱에 실장되면, 도전성 페이스 트가 사용되지만, 이 때 양호한 혼색이 이미 보장되고, 따라서 상기 문제는 발생되지 않는다.
(3) 품질 안정성
본 발명의 반도체 복합 소자에서, 광 성질과 전기 성질 등의 선택된 성질을 갖는 제2 발광 장치가 공통 기판상에 실장될 수 있다. 이것은, 종래 기술로서 공통 기판상에 발광층을 각각 포함하는 복수의 성장층을 형성하기 위한 것과는 다르다. 따라서, 성질상 더 적은 변동을 갖고, 우수한 재현성을 갖는 반도체 조립 장치를 제조할 수 있다. 예를 들면, 발광 장치로부터의 광의 방사에 따라서 선택된 제2 발광 장치의 조합은 반도체 복합 소자의 색조 제어를 용이하게 한다.
(4) 발광 장치의 선택의 유연성
본 발명의 반도체 복합 소자에서, 제2 반도체 발광 장치는 상기 서술된 것같이 공융 접합 및 범프볼을 개재한 플립칩 실장의 각종 실장법 등의 방법을 통해 공통 기판상에 실장될 수 있다. 상기 방법에 따라서, 제2 반도체 발광 장치는 한쌍의 전극을 반대측에 포함하는 유형과, 한쌍의 전극을 한측에 포함하는 유형의 발광 장치중 하나일 수 있다. 제2 반도체 발광 장치(5)가 배선 접합을 요하는 상부 전극(14)을 가져도, 제1 반도체 발광 장치의 신뢰성이 손상될 수 없다. 이와 같이 다양한 실장 방법을 선택하는 것이 가능하기 때문에, 사용가능한 발광 장치의 범위가 확장될 수 있어서 선택의 유연성을 증가시킨다.
(5) 고 휘도
본 발명의 반도체 복합 소자가 원색 발광 장치를 구성하기 위해 사용될 수 있다. 이 경우, 바람직하게, 녹색(G) 발광 장치가 제1 발광 장치로서 공통기판상에 실장되고, 2개의 장치, 즉 적색(R) 발광 장치와 청색(B) 발광 장치가 제2 발광 장치로서 실장된다.
백색(W) 광이 R, G, B광의 추가의 혼색을 통해 형성될 때, 일반적으로 R:G:B = 3:6:1로서 R,G,B광의 양의 비율을 결정하는 것이 적절하다. 녹색광은 가장 많은 양의 광을 요한다.
그러나, 현재의 상태에서는, 녹색 발광 장치가 다른 장치보다 방사 효율이 떨어진다. 그러므로, 백색 광을 방사하는 장치는 다른 발광 장치보다 녹색 발광 장치에서 더 많은 전류를 공급하여, R, G, B 광량의 균형을 유지한다.
적색, 녹색, 청색 발광 장치가 거의 동일한 방사 영역을 가지면, 정격 전류가 녹색 발광 장치로부터 결정될 수 있고, 그 때 오직 약간의 전류만이 적색 및 청색 발광 장치에 흐르게 된다. 그러므로, 백색 광이 얻어져도, 더 낮은 휘도를 갖는다.
한편, 본 발명의 반도체 복합 소자에서, 상기 서술한 것같이, 방사영역이 더 큰 제1 발광 장치가 녹색 발광 장치로서 공통 기판상에 실장되고, 녹색 발광 장치보다 방사 영역이 더 작은 2개의 장치 즉, 적색 및 청색 발광 장치가 제2 발광 장치로서 실장된다. 그러므로, 방사 표면의 전류 밀도를 거의 변화가 없게 유지하면서 녹색광의 양을 증가시킬수 있으므로, 신뢰성을 보유하면서 높은 휘도를 실현한다.
본 발명의 반도체 복합 소자는 휴대폰, 자동차 기계의 LCD 백라이트, TV, PC 모니터의 LCD 백라이트, 각종 표시기의 광원 등과 같이 이동 기기의 LCD 백라이트로서 유용하다.
본 발명에 따르면, 열 복사, 혼색, 품질 안정성 및 신뢰성이 우수하고, 높은 휘도와 실장 시에 발광 장치의 선택의 큰 유연성을 갖는 반도체 복합 발광 장치를 실현할 수 있게 된다.

Claims (8)

  1. 공통 기판 상의 일부에 발광부를 포함하는 에피택셜 성장층이 설치된 제1 반도체 발광 소자와,
    상기 공통 기판 상에 있어서 상기 에피택셜 성장층의 접합되지 않은 1개소 이상의 절결부, 또는, 상기 절결부에 있어서 상기 공통 기판 상에 설치된 1개소 이상의 오목부에 실장한 제2 반도체 발광 소자를 구비한 반도체 복합 소자로서,
    상기 제1 반도체 발광 소자는, 상기 에피택셜 성장층이 직접 혹은 접합층을 통하여 공통 기판 상에 접합되고,
    상기 제1 반도체 발광 소자의 상기 에피택셜 성장층은, 상기 공통 기판과는 상이한 성장 기판 상에 형성된 발광부를 포함하는 것을 특징으로 하는 반도체 복합 소자.
  2. 청구항 1에 있어서,
    상기 에피택셜 성장층은, 상기 성장 기판측과 반대의 면이 공통 기판측에 접합되어 있는 것을 특징으로 하는 반도체 복합 소자.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 접합층은, 상기 에피택셜 성장층에 접하여 형성되는 오믹 전극층, 및 금속으로 이루어지는 접합 재료층을 가지는 것을 특징으로 하는 반도체 복합 소자.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 절결부에 있어서, 공통 기판상에는, 상기 접합층의 일부 또는 전부와 동일한 구성 재료로 이루어지는 제2 접합층이 형성되는 것을 특징으로 하는 반도체 복합 소자.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 제2 반도체 발광 소자는, 상기 공통 기판측의 면과 대향하는 면에 전극이 형성되어 있는 것을 특징으로 하는 반도체 복합 소자.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 공통 기판은, 상기 성장 기판보다 열 전도성 및 도전성이 높은 것을 특징으로 하는 반도체 복합 소자.
  7. 성장 기판 상에 발광부를 포함하는 에피택셜 성장층을 형성하는 공정과,
    상기 에피택셜 성장층 상에 제1 전극부를 형성하는 공정과,
    상기 성장 기판과는 상이한 공통 기판을 준비하는 공정과,
    상기 공통 기판의 양면의 각각에 제2 전극부 및 제3 전극부를 형성하는 공정과,
    상기 제1 전극부와 상기 제2 전극부를 맞붙여 제1 반도체 발광 소자를 형성하는 공정과,
    상기 제1 반도체 발광 소자의 상기 에피택셜 성장층측으로부터, 상기 에피택셜 성장층과 상기 공통 기판의 사이 또는 상기 공통 기판에 도달하는 1개소 이상의 절결부, 혹은, 상기 공통 기판에 도달한 절결부에 설치된 오목부를 형성하는 공정과,
    상기 절결부 또는 오목부내 저면에 제5 전극부를 형성하는 공정과,
    상기 절결부 또는 오목부내에 제2 반도체 발광 소자를 실장하는 공정을 구비한 것을 특징으로 하는 반도체 복합 소자의 제조 방법.
  8. 배선 패턴이 형성된 마더 기판과,
    상기 마더 기판 상에 실장된 청구항 1 또는 청구항 2에 기재된 반도체 복합 소자를 가지고,
    상기 반도체 복합 소자의 외부 접속용 전극이 상기 배선 패턴과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 복합 장치.
KR1020070057154A 2006-06-12 2007-06-12 반도체 복합 소자 및 그 제조 방법 KR101271373B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006162534A JP2007335462A (ja) 2006-06-12 2006-06-12 半導体複合素子およびその製造方法
JPJP-P-2006-00162534 2006-06-12

Publications (2)

Publication Number Publication Date
KR20070118552A KR20070118552A (ko) 2007-12-17
KR101271373B1 true KR101271373B1 (ko) 2013-06-07

Family

ID=38820967

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070057154A KR101271373B1 (ko) 2006-06-12 2007-06-12 반도체 복합 소자 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7880180B2 (ko)
JP (1) JP2007335462A (ko)
KR (1) KR101271373B1 (ko)
CN (1) CN101090108B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103286B2 (ja) * 2007-06-12 2012-12-19 富士フイルム株式会社 バックライトユニット及び液晶表示装置
US8735913B2 (en) * 2011-04-01 2014-05-27 Visera Technologies Company Limited Light emitting semiconductor structure
JP2012248795A (ja) * 2011-05-31 2012-12-13 Toshiba Corp 半導体発光素子およびその製造方法
CN107851699B (zh) * 2015-09-15 2019-06-04 信越半导体株式会社 发光组件的安装方法
FR3068515B1 (fr) * 2017-06-30 2019-10-25 Aledia Dispositif optoélectronique comprenant des diodes électroluminescentes
US11637219B2 (en) 2019-04-12 2023-04-25 Google Llc Monolithic integration of different light emitting structures on a same substrate
KR102668393B1 (ko) * 2022-08-10 2024-05-24 엘지전자 주식회사 디스플레이 화소용 반도체 발광소자 패키지 및 이를 포함하는 디스플레이 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359402A (ja) 2001-03-29 2002-12-13 Lumileds Lighting Us Llc 高抵抗性基層の上に形成されたモノリシック直列／並列ｌｅｄアレイ
WO2005013365A2 (en) 2003-07-30 2005-02-10 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting device, light emitting module, and lighting apparatus
KR20050074491A (ko) * 2002-10-22 2005-07-18 크리 인코포레이티드 에이씨 동작용 발광 다이오드 어셈블리 및 그 제조 방법
JP2006128425A (ja) 2004-10-29 2006-05-18 Shin Etsu Handotai Co Ltd 発光素子および発光素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3298390B2 (ja) 1995-12-11 2002-07-02 日亜化学工業株式会社 窒化物半導体多色発光素子の製造方法
EP1959506A2 (en) 1997-01-31 2008-08-20 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a semiconductor light-emitting device
JP3893735B2 (ja) 1998-04-24 2007-03-14 松下電器産業株式会社 発光装置
US6936856B2 (en) * 2002-01-15 2005-08-30 Osram Opto Semiconductors Gmbh Multi substrate organic light emitting devices
JP2004079933A (ja) 2002-08-22 2004-03-11 Ishikawajima Harima Heavy Ind Co Ltd Ｌｅｄディスプレイとその製造方法
JP4280050B2 (ja) * 2002-10-07 2009-06-17 シチズン電子株式会社 白色発光装置
JP2004356116A (ja) * 2003-05-26 2004-12-16 Citizen Electronics Co Ltd 発光ダイオード
KR100586944B1 (ko) * 2003-12-26 2006-06-07 삼성전기주식회사 고출력 발광다이오드 패키지 및 제조방법
JP4747726B2 (ja) * 2004-09-09 2011-08-17 豊田合成株式会社 発光装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359402A (ja) 2001-03-29 2002-12-13 Lumileds Lighting Us Llc 高抵抗性基層の上に形成されたモノリシック直列／並列ｌｅｄアレイ
KR20050074491A (ko) * 2002-10-22 2005-07-18 크리 인코포레이티드 에이씨 동작용 발광 다이오드 어셈블리 및 그 제조 방법
WO2005013365A2 (en) 2003-07-30 2005-02-10 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting device, light emitting module, and lighting apparatus
JP2006128425A (ja) 2004-10-29 2006-05-18 Shin Etsu Handotai Co Ltd 発光素子および発光素子の製造方法

Also Published As

Publication number Publication date
CN101090108B (zh) 2011-01-19
US7880180B2 (en) 2011-02-01
CN101090108A (zh) 2007-12-19
KR20070118552A (ko) 2007-12-17
JP2007335462A (ja) 2007-12-27
US20070284566A1 (en) 2007-12-13

Similar Documents

Publication Publication Date Title
JP4747726B2 (ja) 発光装置
JP4535928B2 (ja) 半導体発光装置
US7863642B2 (en) Light emitting diodes and lasers diodes with color converters
JP4870572B2 (ja) 半導体発光デバイスおよびサブマウント、ならびにそれを形成するための方法
US8816369B2 (en) LED packages with mushroom shaped lenses and methods of manufacturing LED light-emitting devices
US7176623B2 (en) Light emitting device
JP4547569B2 (ja) 表面実装型ｌｅｄ
EP2264797B1 (en) Light-emitting device
US6841931B2 (en) LED lamp
JP3992059B2 (ja) 発光装置の製造方法
TWI596727B (zh) 用於晶片封裝件之引線架、晶片封裝件、封裝模組，及包括晶片封裝模組之照明設備
KR101271373B1 (ko) 반도체 복합 소자 및 그 제조 방법
EP1900040B1 (en) Light emitting diode and method of fabricating the same
KR100667504B1 (ko) 발광 소자의 패키지 및 그의 제조 방법
JP5347953B2 (ja) 発光装置およびその製造方法
JP5368809B2 (ja) Ｌｅｄモジュールの製造方法およびｌｅｄモジュール
JP3138795U (ja) 半導体発光装置及び半導体発光装置を用いた面状発光源
JP2007066939A (ja) 半導体発光装置
JP6090680B2 (ja) 発光モジュール
TWI395346B (zh) 發光元件的封裝結構
JP2007324275A (ja) 発光装置
CN109390449A (zh) 发光器件封装
JP2019003994A (ja) 発光装置の製造方法および発光装置
JP2007324204A (ja) 発光装置
KR100866879B1 (ko) 발광 소자 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160427

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee