KR101257532B1 - 감소된 라인 에지 거칠기를 갖는 피처 에칭 - Google Patents
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Abstract
감소된 라인 에지 거칠기를 갖는 층 내에 피처를 형성하는 방법이 제공된다. 그 층 상부에 포토레지스트층이 형성된다. 포토레지스트층은 패터닝되어, 포토레지스트 측벽을 갖는 포토레지스트 피처를 형성한다. 복수의 사이클 동안 수행함으로써 포토레지스트 피처의 측벽 상부에 100nm 미만의 두께를 갖는 측벽층이 형성된다. 각각의 사이클은, 포토레지스트층 상에 층을 증착시키는 단계를 포함하고, 증착된 층은 단층 내지 20nm 사이의 두께를 갖는다. 피처는 포토레지스트 피처를 통해 층 내에 에칭된다. 포토레지스트층 및 측벽층이 박리된다.
라인 에지 거칠기, 측벽, 피처, 에치백
Description
발명의 배경
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 처리 동안, 반도체 디바이스의 피처 (feature) 는 잘 알려진 패터닝 및 에칭 공정을 이용하여 웨이퍼 내에 정의된다. 이들 공정에서는, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착되고, 이어서 레티클에 의해 필터링되어 광에 노광된다. 일반적으로, 레티클은, 광이 레티클을 통해 전파되는 것을 차단하는 대표적인 피처 지오메트리로 패터닝되는 유리 판이다.
레티클을 통과한 후, 광은 포토레지스트 재료의 표면에 접촉한다. 이 광은, 현상액 (developer) 이 포토레지스트 재료의 일부를 제거할 수 있도록 포토레지스트 재표의 화학적 조성을 변화시킨다. 포지티브 포토레지스트 재료의 경우에는, 노광된 영역이 제거되고, 네거티브 포토레지스트 재료의 경우에는, 노광되지 않은 영역이 제거된다. 그 후, 웨이퍼는, 더 이상 포토레지스트 재료에 의해 보호받지 않는 영역으로부터 그 하위 재료를 제거하기 위해 에칭되어, 웨이퍼 내에 원하는 피처를 정의한다.
이러한 공정에서의 일 문제점은, 작은 폭을 갖는 초소형 포토레지스트 구조가 처리 중에 형상을 변화시킬 가능성이 있다는 것이다. 이 변형은 에칭되는 막에 전사되어, 의도한 형상, 치수 또는 거칠기로부터 벗어난 에칭 구조를 산출할 수도 있다. 이들 에칭-유도된 포토레지스트 변형은, 라인 에지 거칠기 (roughening), 표면 거칠기, 및 라인 위글링 (wiggling) 과 같은 그룹들로 분류될 수도 있다. 라인 에지 거칠기 (line edge roughness: LER) 는, 패턴이 포토레지스트로부터 그 하위막으로 전사됨에 따라, 패터닝된 라인들의 에지가 보다 불규칙하게 되는 것을 가리킨다.
발명의 개요
전술한 것을 실현하기 위해, 그리고 본 발명의 목적에 따라, 감소된 라인 에지 거칠기를 갖는 층 내에 피처를 형성하는 방법이 제공된다. 그 층 상부에 포토레지스트층이 형성된다. 포토레지스트층이 패터닝되어, 포토레지스트 측벽을 갖는 포토레지스트 피처가 형성된다. 복수의 사이클 동안 수행함으로써 포토레지스트 피처의 측벽 상부에 100nm 미만의 두께를 갖는 측벽층이 형성된다. 각각의 사이클은, 포토레지스트층 상에 층을 증착시키는 단계를 포함하며, 이 증착된 층은 단층 (monolayer) 내지 20nm 사이의 두께를 갖는다. 포토레지스트 피처를 통해 층 내에 피처가 에칭된다. 포토레지스트층 및 측벽층이 박리된다.
본 발명의 다른 양태에서는, 감소된 라인 에지 거칠기를 갖는 에칭층 내에 피처를 형성하는 방법이 제공된다. 그 에칭층 상부에 패터닝된 포토레지스트층이 형성되어, 포토레지스트 측벽을 갖는 포토레지스트 피처가 형성된다. 복수의 사이클 동안의 수행을 포함하여, 포토레지스트 피처의 측벽 상부에, 100nm 미만의 두께를 갖는 측벽층이 형성된다. 각각의 사이클은, 포토레지스트층 상에 층을 증착시키는 단계로서, 증착된 층은 단층 내지 20nm 사이의 두께를 갖는, 상기 포토레지스트층 상에 층을 증착시키는 단계, 및 측벽층을 남기면서, 포토레지스트 피처들의 바닥 상부에 형성되는 증착된 층의 부분들을 제거하기 위해 증착된 층을 에치백하는 단계를 포함한다. 포토레지스트 피처들을 통해 에칭층 내에 피처들이 에칭된다. 포토레지스트층 및 측벽층이 박리되며, 포토레지스트층 상에 층을 증착시키는 단계, 에치백하는 단계, 피처들을 에칭하는 단계, 및 박리하는 단계가 단일 플라즈마 챔버 내에서 인시츄 (in situ) 로 수행된다.
이하, 본 발명의 이들 및 다른 특징들은 다음의 도면과 함께 본 발명의 상세한 설명에서 더욱 상세히 설명될 것이다.
도면의 간단한 설명
본 발명은, 동일 참조 부호가 동일 엘리먼트를 지칭하는 첨부 도면에서 제한이 아닌 일 예로 예시된다.
도 1 은 본 발명의 일 실시형태에서 사용될 수도 있는 공정의 하이 레벨 흐름도이다.
도 2a 내지 도 2d 는 본 발명의 일 실시형태에 따라 처리된 스택의 개략 단면도이다.
도 3 은 CD 를 감소시키기 위해 포토레지스트 피처의 측벽 상부에 층을 증착시키는 단계의 보다 상세한 흐름도이다.
도 4 는 본 발명의 실시에 사용될 수도 있는 플라즈마 처리 챔버의 개략도이다.
도 5a 및 도 5b 는 본 발명의 실시형태에 사용되는 컨트롤러의 구현에 적합한 컴퓨터 시스템을 예시한 도면이다.
도 6a 및 도 6b 는 본 발명의 일 실시형태에 따라 처리된 스택의 개략 단면도이다.
바람직한 실시형태의 상세한 설명
이하, 본 발명은, 첨부 도면에 예시한 바와 같이 본 발명의 몇몇 바람직한 실시형태를 참조하여 상세하게 설명될 것이다. 다음의 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 상세가 기술된다. 그러나, 본 발명은 이들 특정 상세의 일부 또는 전부 없이 실시될 수도 있다는 것이 당업자에게 명백할 것이다. 다른 경우에, 본 발명을 불필요하게 모호하게 하지 않기 위해 잘 알려진 공정 단계 및/또는 구조들은 상세하게 설명되지 않는다.
라인 에지 거칠기는, 불균일한 증착, 라인에 대해 가파른 각도로 주입되는 이온에 의한 이온 스퍼터링, 포토레지스트 또는 마스크의 이동성의 결여, 포토레지스트와, 마스크와, 에칭 생산물 (폴리머) 간의 응력 불일치 (stress mismatch), 및 포토레지스트 또는 마스크의 화학적 변형에 의해 야기되는 것으로 여겨진다. 라인 에지 거칠기는 그 자체가 상이한 형태로 나타나지만, 동일한 요인이 또한 포토레지스트 또는 마스크의 뒤틀림 (twisting) 또는 위글링을 야기할 수 있다. 단순히 포토레지스트의 거칠기보다는, 뒤틀림 또는 위글링은, 라인의 폭과 유사한 길이 범위에서, 위에서 봤을 때의 라인의 형상의 변화를 가리킨다. 위글링은, 상세하게는 포토레지스트의 거칠기로부터 발생하는 좁은 라인 구조의 변형을 가리킨다. 라인 에지 거칠기는 조밀한 콘택 또는 조밀한 셀 에칭에서 보여질 수 있으며, 포토레지스트의 패시팅 (faceting) 은 포토레지스트의 상부에서 매우 얇은 구조의 형성을 유도할 수도 있다. 레지스트 및 마스크의 상이한 포뮬레이션이 상이한 리소그래피 기술에 사용됨에도 불구하고, 위글링은, 극자외선 (deep ultraviolet: DUV) 포토레지스트, 193nm 포토레지스트, 및 비정질 카본과 같은 더욱 단단한 마스크에서도 관찰되고 있다.
위글링을 야기하는 상세한 메커니즘은 잘 이해되지 않으나, 앞서 언급된 요인에 기인될 수 있다. 그러나, 포토레지스트 라인의 상부 상의 과도한 폴리머 증착이 위글링을 유도할 수 있는 것으로 보여지고 있다. 이것은, 증착된 막 내의 응력에 의해 야기되는 것으로 여겨지는데, 이는 포토레지스트의 형상을 변경하는 경향이 있다. 이 문제는, 포토레지스트, 특히 193nm 타입의 포토레지스트가 에칭 공정 동안 연화되는 경향에 의해 악화될 수도 있다. 이 메커니즘은 위글링의 모든 예시를 설명하지 않는다. 일부 경우에는, 공정이 증착 없이 포토레지스트를 깨끗하게 에칭하지만, 그럼에도 불구하고 그 포토레지스트는 위글링될 수도 있다. 위글링은 에칭 중의 포토레지스트 조성의 변화와 관련될 수도 있는데, 이는 193nm 포토레지스트의 경우에는 더 심해진다.
이해를 용이하게 하기 위해서, 도 1 은 본 발명의 일 실시형태에서 사용될 수도 있는 공정의 하이 레벨 흐름도이다. 패터닝된 포토레지스트 마스크가 제공된다 (단계 104). 도 2a 는, 스택 (200) 을 형성하는, 기판 (204) 위의 에칭될 층 (208) 과, 에칭될 층 (208) 위의 ARL (210) 위에 피처 (214) 를 가진 패터닝된 포토레지스트 마스크 (212) 의 개략 단면도이다. 포토레지스트 마스크는 포토레지스트 피처의 임계 치수 (critical dimension: CD) 를 갖는데, 이 CD 는 최소 가능한 피처의 폭 (316) 의 최대 부분일 수도 있다. 현재, 248nm 포토레지스트의 경우, 종래의 공정을 사용할 때, 포토레지스트에 대한 전형적 CD 는 230nm 내지 250nm 일 수도 있다. 패터닝된 포토레지스트 마스크를 제공하기 위해서, 에칭될 층 상부에 먼저 포토레지스트층이 형성될 수도 있다. 이어서, 포토레지스트층이 패터닝되어, 포토레지스트 측벽을 갖는 포토레지스트 피처가 형성된다.
포토레지스트 피처의 측벽 상부에 측벽층이 형성된다 (단계 108). 도 2b 는 피처 (214) 의 측벽 상부에 측벽층 (220) 이 형성되어 있는 패터닝된 포토레지스트 마스크 (212) 의 개략 단면도이다. 바람직하게는, 측벽층 (220) 은 실질적으로 수직이며 등각의 측벽을 형성한다. 실질적으로 수직인 측벽의 일례는, 바닥으로부터 상부까지 피처의 바닥과 88°내지 90°사이의 각을 이루는 측벽이다. 등각의 측벽은, 피처의 상부로부터 바닥까지 실질적으로 동일한 두께를 갖는 증착층을 갖는다. 비등각의 측벽은 패시팅 또는 브레드-로핑 (bread loafing) 형성물을 형성할 수도 있는데, 이는 실질적으로 수직이 아닌 측벽을 제공한다. (패시팅 형성물로부터의) 테이퍼진 측벽 또는 브레드-로핑 측벽은, 증착된 층의 CD 를 증가시킬 수도 있고, 열등한 에칭 마스크를 제공할 수도 있다.
브레이크 스루 에칭 (break through etch) 이 에칭층 바로 위에 잔존하는 임의의 증착된 층 및 에칭층 위의 임의의 다른 중간층을 에칭하는데 사용될 수도 있다 (단계 112).
이어서, 피처는, 형성된 측벽층 (220) 을 통해 에칭될 층 (208) 내에 에칭된다 (단계 116). 도 2c 는 에칭될 층 (208) 내에 에칭된 피처 (232) 를 나타낸다.
이어서, 포토레지스트 및 측벽층이 박리될 수도 있다 (단계 120). 이는 단일 단계, 또는 별개의 증착된 층 제거 단계와 포토레지스트 박리 단계를 갖는 2 개의 별개의 단계로 수행될 수도 있다. 애싱 (ashing) 이 박리 공정에 사용될 수도 있다. 도 2d 는 증착된 층과 포토레지스트 마스크가 제거된 후의 스택 (200) 을 나타낸다. 추가 형성 단계가 수행될 수도 있다 (단계 124). 예를 들어, 콘택 (240) 이 그 후 피처 내에 형성될 수도 있다. 듀얼 다마신 (dual damascene) 구조를 제공하기 위해서, 콘택이 형성되기 전에 트렌치가 에칭될 수도 있다. 콘택이 형성된 후에, 추가의 공정이 수행될 수도 있다.
도 3 은 포토레지스트 피처의 측벽 상부에 측벽층을 형성 (단계 108) 하는 단계의 일 실시형태의 보다 상세한 흐름도이다. 이 단계는, 적어도 두 번 반복되는 주기적인 단계이다. 포토레지스트층 상부에, 등각층이 증착된다 (단계 304). 이어서, 포토레지스트 피처의 바닥의 임의의 증착물을 제거하여 측벽층을 형성하기 위해, 등각층이 에치백 (etch-back) 된다 (단계 308).
실시예
일 실시예에 있어서, 에칭될 층 (208), ARC 층 (210), 및 패터닝된 포토레지스트 마스크 (212) 를 갖는 기판 (204) 이 에칭 챔버 내에 배치된다.
도 4 는 측벽층의 형성, 에칭 및 박리에 사용될 수도 있는 처리 챔버 (400) 의 개략도이다. 플라즈마 처리 챔버 (400) 는 한정 링 (confinement ring; 402), 상부 전극 (404), 하부 전극 (408), 가스 소스 (410), 및 배기 펌프 (420) 를 포함한다. 가스 소스 (410) 는 증착 가스 소스 (412) 및 에치백 가스 소스 (416) 를 포함한다. 가스 소스 (410) 는 에칭 가스 소스 (418) 와 같은 추가적인 가스 소스를 포함할 수도 있다. 플라즈마 처리 챔버 (400) 내에서, 하부 전극 (408) 위에 기판 (204) 이 위치된다. 하부 전극 (408) 은, 기판 (204) 을 유지하기 위한 적합한 기판 척킹 메커니즘 (예를 들어, 정전기적 또는 기계적 클램핑 등) 을 통합한다. 리액터기 상부 (reactor top; 428) 는 하부 전극 (408) 에 바로 대향하여 배치되는 상부 전극 (404) 을 통합한다. 상부 전극 (404), 하부 전극 (408) 및 한정 링 (402) 은 한정된 플라즈마 볼륨을 규정한다. 가스 소스 (410) 에 의해 한정된 플라즈마 볼륨에 가스가 공급되고, 이 가스는 배기 펌프 (420) 에 의해 한정 링 (402) 과 배기 포트를 통해 한정된 플라즈마 볼륨으로부터 배출된다. 제 1 RF 소스 (444) 는 상부 전극 (404) 에 전기적으로 연결된다. 제 2 RF 소스 (448) 는 하부 전극 (408) 에 전기적으로 연결된다. 챔버 벽 (452) 은 한정 링 (402), 상부 전극 (404), 및 하부 전극 (408) 을 둘러싼다. 제 1 RF 소스 (444) 와 제 2 RF 소스 (448) 양자는 27MHz 전원 및 2MHz 전원을 포함할 수도 있다. RF 전력을 전극에 연결하는 다른 조합이 가능하다. 본 발명의 바람직한 실시형태에서 사용될 수도 있는 캘리포니아주 프레몬트의 램 리써치 코포레이션에 의해 제조된 램 리써치 코포레이션의 DFC (dual frequency capacitive) 시스템의 경우, 27MHz 및 2MHz 전원 모두가 하부 전극에 연결된 제 2 RF 소스 (448) 를 구성하고, 상부 전극은 접지된다. 컨트롤러 (435) 는, RF 소스들 (444, 448), 배기 펌프 (420) 및 가스 소스 (410) 에 제어가능하게 연결된다. DFC 시스템은, 에칭될 층 (208) 이 실리콘 산화물 또는 유기 실리케이트 글래스 (organo silicate glass: OSG) 와 같은 유전체층일 때 사용된다.
도 5a 및 도 5b 는 컴퓨터 시스템 (1300) 을 도시하는데, 이는 본 발명의 실시형태에 사용되는 컨트롤러 (435) 를 구현하기에 적합하다. 도 5a 는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은, 집적 회로, 인쇄 회로 기판, 및 소형 핸드헬드 디바이스로부터 대형 슈퍼 컴퓨터에 이르는 다수의 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310), 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는, 컴퓨터 시스템 (1300) 으로/으로부터 데이터를 전송하는데 사용되는 컴퓨터 판독가능 매체이다.
도 5b 는 컴퓨터 시스템 (1300) 에 대한 블록도의 일례이다. 시스템 버스 (1320) 에 다양한 서브 시스템들이 부착된다. 프로세서(들) (1322) (또한, 중앙 처리 장치 또는 CPU 라 불림) 는, 메모리 (1324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (1324) 는 RAM 및 ROM 을 포함한다. 당업계에 잘 알려져 있는 바와 같이, ROM 은 CPU 에 데이터 및 명령들을 단방향으로 전송하는 역할을 하며, RAM 은 통상적으로 데이터 및 명령들을 양방향으로 전송하는데 사용된다. 이들 타입의 메모리들 모두는 후술하는 임의의 적합한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (1326) 가 CPU (1322) 에 양방향으로 커플링되며; 고정 디스크는 추가의 데이터 저장 용량을 제공하고, 후술하는 임의의 컴퓨터 판독가능 매체를 또한 포함할 수도 있다. 고정 디스크 (1326) 는, 프로그램, 데이터 등을 저장하는데 사용될 수도 있고, 통상적으로 1 차 저장장치보다 저속인 (하드 디스크와 같은) 2 차 저장 매체이다. 적절한 경우에 있어서, 고정 디스크 (1326) 내에 저장된 정보가 메모리 (1324) 내의 가상 메모리로서 표준 방식으로 통합될 수도 있는 것이 인식될 것이다. 착탈식 디스크 (1314) 는 후술하는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
또한, CPU (1322) 는, 디스플레이 (1304), 키보드 (1310), 마우스 (1312), 및 스피커 (1330) 와 같은 다양한 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 비디오 디스플레이, 트랙 볼 (track ball), 마우스, 키보드, 마이크로폰, 터치 감응 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿, 스타일러스, 음성 또는 수기 인식기, 생체인식 판독기 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 선택적으로, CPU (1322) 는 네트워크 인터페이스 (1340) 를 사용하여 또 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스의 경우, CPU 는, 전술한 방법 단계를 수행하는 중에 네트워크로부터 정보를 수신할 수도 있고, 또는 네트워크로 정보를 출력할 수도 있는 것으로 예상된다. 더욱이, 본 발명의 방법 실시형태는, CPU 에서 단독으로 실행할 수도 있고, 또는 인터넷과 같은 네트워크를 통해 처리의 일부를 공유하는 원격 CPU 와 함께 실행할 수도 있다.
또한, 본 발명의 실시형태는, 각종 컴퓨터 구현 동작을 수행하기 위한 컴퓨터 코드를 갖고 있는 컴퓨터 판독가능 매체를 포함한 컴퓨터 저장 제품에 관한 것이다. 이 매체 및 컴퓨터 코드는, 본 발명의 목적을 위해 특별히 설계되고 구축된 것일 수 있으며, 또는 이들은 컴퓨터 소프트웨어 기술 분야의 당업자에게 잘 알려져 있고 입수가능한 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예로는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 디스크 (floptical disk) 와 같은 자기 광학 매체; 및 주문형 집적 회로 (application-specific integrated circuits: ASIC), PLD (programmable logic device) 및 ROM 과 RAM 디바이스와 같은 프로그램 코드를 저장하고 실행하도록 특별히 구성되는 하드웨어 디바이스를 들 수 있지만, 이에 한정되지는 않는다. 컴퓨터 코드의 예로는, 컴파일러에 의해 생성된 것과 같은 머신 코드, 및 인터프리터 (interpreter) 를 사용하여 컴퓨터에 의해 실행되는 상위 레벨 코드를 포함하는 파일을 들 수 있다. 또한, 컴퓨터 판독가능 매체는, 반송파에 수록된 컴퓨터 데이터 신호에 의해 송신되고, 프로세서에 의해 실행가능한 일련의 명령들을 표현하는 컴퓨터 코드일 수도 있다.
에칭 챔버 내에서, 포토레지스트 피처의 측벽 상부에 측벽층이 형성된다 (단계 108). 등각층의 증착 (단계 304) 을 위한 레시피의 예로서, 증착 가스 소스 (412) 가 150sccm 의 CH3F, 75sccm 의 N2, 및 100sccm 의 Ar 의 흐름을 제공한다. 압력은 80mTorr 로 설정된다. 기판은 20℃ 의 온도로 유지된다. 제 2 RF 소스 (448) 는 27MHz 의 주파수에서 400와트를, 2MHz 의 주파수에서 0와트를 제공한다.
도 6a 는 기판 (604) 과, 그 위의 에칭층 (608) 과, 그 위의 ARC 층 (610) 과, 그 위의 패터닝된 포토레지스트층 (612) 과, 그 위의 증착된 등각층 (620) 의 개략 단면도이다. 본 실시예에 있어서, 등각층 (620) 은, 포토레지스트층 (612) 의 측벽과 상부, 및 포토레지스트 피처 (614) 의 바닥의 ARC 층 (610) 을 덮는다. 다른 실시형태에 있어서, 등각층은 포토레지스트 피처의 바닥의 ARC 층 상에 증착되지 않을 수도 있다. 바람직하게는, 증착된 등각층은 단층 내지 20nm 사이의 두께이다. 더욱 바람직하게, 증착된 등각층은 단층 내지 7nm 사이의 두께이다. 가장 바람직하게, 증착된 등각층은 단층 내지 2nm 사이의 두께이다.
바람직하게, 등각층의 증착은, ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), 스퍼터링 증착, 플라즈마 증착, 및 PECVD (Plasma Enhanced Chemical Vapor Deposition) 중 적어도 하나를 포함한다. 더욱 바람직하게, 등각층의 증착은, CVD, 스퍼터링 증착, 플라즈마 증착, 및 PECVD 중 적어도 하나를 포함한다. 바람직하게, 기판 온도는 -80℃ 와 120℃ 사이에서 유지된다. 일반적으로, 120℃는 포토레지스트의 유리 전이 온도이다. 기판 온도를 포토레지스트의 유리 전이 온도 아래로 유지하는 것이 바람직하다. 더욱 바람직하게, 기판 온도는 -10℃ 와 50℃ 사이에서 유지된다. 가장 바람직하게, 기판 온도는 20℃ 로 유지된다. 바람직하게, 바이어스 전위는 120V 미만이다. 더욱 바람직하게, 바이어스 전위는 100V 미만이다. 가장 바람직하게, 바이어스 전위는 20V 와 80V 사이이다.
바람직하게, 증착된 층은, 폴리머, TEOS, SiO2, Si3N2, SiC, Si, Al2O3, AlN, Cu, HfO2, Mo, Ta, TaN, TaO2, Ti, TiN, TiO2, TiSiN 및 W 중 적어도 하나를 포함한다. 폴리머는 불화 탄화수소 (fluorohydrocarbon) 재료와 같은 탄화수소계 재료이다.
에치백 (단계 308) 동안, 100sccm 의 CF4 와 같은 할로겐(즉, 불소, 브롬, 염소) 함유 가스가 제공된다. 본 실시예에서, CF4 는 에치백 동안에 제공되는 유일한 가스이다. 20mTorr 의 압력이 챔버에 제공된다. 제 2 RF 소스 (448) 는, 27MHz 의 주파수에서 600와트를, 2MHz 의 주파수에서 0와트를 제공한다.
도 6b 는, 증착된 등각층으로부터 측벽 (624) 을 형성하기 위해 등각층이 에치백된 후의, 기판 (604) 과, 그 위의 에칭층 (608) 과, 그 위의 ARC 층 (610) 과, 그 위의 패터닝된 포토레지스트층 (612) 의 개략 단면도이다. 본 실시예에 있어서, 포토레지스트층 (612) 의 상부와, 포토레지스트 피처 (614) 의 바닥의 ARC 층을 덮고 있는 등각층의 부분들은 제거되어, 포토레지스트 피처의 측벽 상의 층 만이 남게 된다. 다른 실시형태에 있어서는, ARC 층 상부의 포토레지스트 피처의 바닥의 층 만이 에치백에 의해 제거되도록, 포토레지스트의 상부 위의 등각층의 일부가 잔류할 수도 있다. 그러나, 이러한 실시형태에 있어서는, 포토레지스트의 상부 위의 등각층의 일부가 제거된다. 이러한 실시형태에 있어서는, 포토레지스트층의 상부 위에 남아있는 등각층이 에칭 하드 마스크로서 사용될 수도 있다.
본 실시예에 있어서, 등각층 증착 단계 (단계 304) 및 에치백 단계 (단계 308) 를 포함하는 측벽 형성 사이클 (단계 108) 은, 적어도 2 사이클을 사용하여 수행된다. 더욱 바람직하게, 측벽의 형성은 3 과 50 사이의 사이클 수행된다. 가장 바람직하게, 측벽의 형성은 3 과 10 사이의 사이클 수행된다. 바람직하게는, 완성된 측벽층은, 100nm 미만의 두께와 같이 얇고 내에칭성 (etch resistant) 이 있다. 더욱 바람직하게, 완성된 측벽층은 단층과 50nm 사이의 두께이다. 가장 바람직하게, 완성된 측벽층은 단층과 2nm 사이의 두께이다.
다른 실시형태에 있어서, 에칭 사이클은 추가의 증착 및/또는 에치백 단계를 더 포함할 수도 있다.
브레이크 스루 에칭 레시피의 일례는, 포토레지스트 피처의 바닥 상부에 잔존하는 임의의 증착된 층을 제거하는데 사용될 수도 있다. 이러한 브레이크 스루는 에치백에 사용된 레시피와 같은 레시피를 사용할 수도 있다.
에칭될 층의 일례는, SiN, SiC, 산화물 또는 로우-k 유전체와 같은 종래의 에칭층일 수도 있다. 종래의 에칭 레시피가 에칭될 층을 에칭하는데 사용될 수도 있다.
포토레지스트 및 측벽층을 박리 (단계 120) 하기 위해, 산소 애싱이 사용될 수도 있다.
여러 번의 사이클에 걸친 측벽층의 형성은, 개선된 측벽층 프로파일을 제공한다. 전술한 방법을 통해 측벽층을 제공하는 것이, 라인 에지 거칠기를 예상외로 감소시키는 것으로 확인되었다. 또한, 이 측벽층은 개선된 선택도 제어 (selectivity control) 를 제공한다. 상부층 또는 바닥층 없이 측벽층을 형성하는 것이, 라인 에지 거칠기를 감소시킬 수 있는 것으로 여겨진다.
본 발명의 바람직한 실시형태에 있어서, 증착된 층의 증착, 에치백, 브레이크 스루 에칭 및 측벽층을 통한 층의 에칭은, 도시된 바와 같이, 동일한 에칭 챔버 내에서 인시츄로 수행될 수도 있다.
본 발명이 몇몇 바람직한 실시형태의 관점에서 설명되었지만, 본 발명의 범위 내에서 변경, 치환, 및 다양한 대체 등가물이 존재한다. 본 발명의 방법 및 장치들을 구현하는 많은 대안의 방식들이 있는 것이 주목되어야 한다. 따라서, 다음에 첨부된 청구항들은 본 발명의 진정한 사상과 범위 내에 있는 것으로서, 이러한 변경, 치환, 및 다양한 대체 등가물 모두를 포함하는 것으로 해석되는 것으로 의도된다.
Claims (16)
- 감소된 라인 에지 거칠기 (line edge roughening) 를 갖는 층 내에 피처를 형성하는 방법으로서,상기 층 상부에 포토레지스트층을 형성하는 단계;상기 포토레지스트층을 패터닝하여, 포토레지스트 측벽들을 갖는 포토레지스트 피처들을 형성하는 단계;복수의 사이클 동안의 수행을 포함하여, 상기 포토레지스트 피처들의 상기 측벽들 상부에 100nm 미만의 두께를 갖는 측벽층을 형성하는 단계로서, 각각의 사이클은 상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계를 포함하며, 상기 증착된 측벽층 형성용 층은 단층 (monolayer) 내지 20nm 사이의 두께를 갖는, 상기 측벽층을 형성하는 단계;상기 포토레지스트 피처들을 통해 상기 층 내에 피처들을 에칭하는 단계; 및상기 포토레지스트층 및 상기 측벽층을 박리 (stripping) 하는 단계를 포함하는, 피처 형성 방법.
- 제 1 항에 있어서,상기 측벽층을 형성하는 단계의 각각의 사이클은, 측벽층을 남기면서, 상기 포토레지스트 피처들의 바닥 상부에 형성되는 상기 증착된 측벽층 형성용 층의 부분들을 제거하기 위해 상기 증착된 측벽층 형성용 층을 에치백하는 단계를 더 포함하는, 피처 형성 방법.
- 제 2 항에 있어서,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계는, 120V 미만의 바이어스 전위를 이용하여, ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), 스퍼터링 증착, 플라즈마 증착, 및 PECVD (Plasma Enhanced Chemical Vapor Deposition) 중 적어도 하나를 수행하는 단계를 포함하는, 피처 형성 방법.
- 제 3 항에 있어서,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계 동안, 기판을 -80℃ 내지 120℃ 사이의 온도로 가열하는 단계를 더 포함하는, 피처 형성 방법.
- 제 4 항에 있어서,상기 측벽들 상부에 상기 측벽층을 형성하는 단계는, 3 내지 10의 사이클 동안 수행되는, 피처 형성 방법.
- 제 5 항에 있어서,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계는, 폴리머, TEOS, SiO2, Si3N2, SiC, Si, Al2O3, AlN, Cu, HfO2, Mo, Ta, TaN, TaO2, Ti, TiN, TiO2, TiSiN 및 W 중 적어도 하나의 층을 증착시키는 단계를 포함하는, 피처 형성 방법.
- 제 6 항에 있어서,임의의 잔존하는 증착된 측벽층 형성용 층을 에칭하기 위해 브레이크 스루 에칭 (break through etching) 을 수행하는 단계를 더 포함하는, 피처 형성 방법.
- 제 7 항에 있어서,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계, 상기 에치백하는 단계, 상기 브레이크 스루 에칭을 수행하는 단계, 및 상기 피처들을 에칭하는 단계는, 단일 플라즈마 챔버 내에서 인시츄 (in-situ) 로 수행되는, 피처 형성 방법.
- 제 2 항에 있어서,상기 에치백하는 단계는 또한, 상기 포토레지스트층의 상부 위의 상기 증착된 측벽층 형성용 층의 부분들을 제거하는, 피처 형성 방법.
- 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 피처 형성 방법에 의해 형성된, 반도체 디바이스.
- 감소된 라인 에지 거칠기 (line edge roughening) 를 갖는 에칭층 내에 피처를 형성하는 방법으로서,상기 에칭층 상부에 패터닝된 포토레지스트층을 형성하여, 포토레지스트 측벽들을 갖는 포토레지스트 피처들을 형성하는 단계;복수의 사이클 동안의 수행을 포함하여, 상기 포토레지스트 피처들의 상기 측벽들 상부에 100nm 미만의 두께를 갖는 측벽층을 형성하는 단계로서, 각각의 사이클은,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계로서, 상기 증착된 측벽층 형성용 층은 단층 (monolayer) 내지 20nm 사이의 두께를 갖는, 상기 포토레지스트층 상에 층을 증착시키는 단계; 및측벽층을 남기면서, 상기 포토레지스트 피처들의 바닥 상부에 형성되는 상기 증착된 측벽층 형성용 층의 부분들을 제거하기 위해 상기 증착된 측벽층 형성용 층을 에치백하는 단계를 포함하는, 상기 측벽층을 형성하는 단계;상기 포토레지스트 피처들을 통해 상기 에칭층 내에 피처들을 에칭하는 단계; 및상기 포토레지스트층 및 상기 측벽층을 박리 (stripping) 하는 단계를 포함하며,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계, 상기 에치백하는 단계, 상기 피처들을 에칭하는 단계 및 상기 박리하는 단계는, 단일 플라즈마 챔버 내에서 인시츄 (in-situ) 로 수행되는, 피처 형성 방법.
- 제 11 항에 있어서,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계는, 120V 미만의 바이어스 전위를 이용하여, ALD (Atomic Layer Deposition), CVD (chemical vapor deposition), 스퍼터링 증착, 플라즈마 증착, 및 PECVD (plasma enhanced chemical vapor deposition) 중 적어도 하나를 수행하는 단계를 포함하는, 피처 형성 방법.
- 제 12 항에 있어서,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계 동안, 기판을 -80℃ 내지 120℃ 사이의 온도로 가열하는 단계를 더 포함하는, 피처 형성 방법.
- 제 11 항에 있어서,상기 측벽들 상부에 상기 측벽층을 형성하는 단계는, 3 내지 10의 사이클 동안 수행되는, 피처 형성 방법.
- 제 11 항에 있어서,상기 포토레지스트층 상에 측벽층 형성용 층을 증착시키는 단계는, 폴리머, TEOS, SiO2, Si3N2, SiC, Si, Al2O3, AlN, Cu, HfO2, Mo, Ta, TaN, TaO2, Ti, TiN, TiO2, TiSiN 및 W 중 적어도 하나의 층을 증착시키는 단계를 포함하는, 피처 형성 방법.
- 상기 제 11 항 내지 제 15 항 중 어느 한 항에 기재된 피처 형성 방법에 의해 형성된, 반도체 디바이스.
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