KR101223481B1 - 오버드라이빙 회로를 포함하는 연산증폭기 - Google Patents

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Abstract

RC 딜레이 시간이 큰 경우 목표전압보다 높은 전압을 출력하여 동작시간 내에 목표전압에 도달할 수 있는 오버드라이빙 회로를 포함하는 연산증폭기가 제공된다. 오버드라이빙 회로를 포함하는 연산증폭기는, 제1 및 제2 입력단자와 출력단자를 포함하며, 상기 제1 입력단자에는 입력전압이 인가되고, 상기 제2 입력단자는 상기 출력단자에 연결되어 있으며, 상기 제1 입력단자에 인가되는 상기 입력전압을 소정 레벨로 오버드라이빙시켜서 출력단자에 출력하는 연산증폭기에 있어서, 상기 연산증폭기는 상승에지(rising edge)와 하강에지(falling edge)에서 각각 오버드라이빙 동작을 하는 제1 및 제2 오버드라이빙부를 포함하며, 상기 연산증폭기는, 상기 제1 및 제2 입력단자와 출력단자를 포함하며, 제1 바이어스 전류를 제공하는 제1 스테이지부, 상기 제1 스테이지부와 연결되어 있으며, 상기 상승에지에서 오버드라이빙 동작을 위한 오프셋 전류를 제공하는 제1 오버드라이빙부, 상기 제1 스테이지부와 연결되어 있으며, 상기 하강에지에서 오버드라이빙 동작을 위한 오프셋 전류를 제공하는 제2 오버드라이빙부 및 상기 제1 및 제2 오버드라이빙부와 연결되어 있으며, 출력전압을 제공하는 버퍼부를 포함한다.

Description

오버드라이빙 회로를 포함하는 연산증폭기{Operational amplifier comprising overdriving circuit}
본 발명은 오버드라이빙 회로를 포함하는 연산증폭기에 관한 것으로, 보다 상세하게는 RC 딜레이 시간이 큰 경우 목표전압보다 높은 전압을 출력하여 동작시간 내에 목표전압에 도달할 수 있는 오버드라이빙 회로를 포함하는 연산증폭기에 관한 것이다.
일반적으로 연산증폭기는 두 개의 입력단자와 한 개의 출력단자를 갖으며, 두 입력단자 전압간의 차이를 증폭하는 증폭기이다. 연산증폭기의 입력단은 차동증폭기로 되어 있으며, 연산증폭기를 사용하여 사칙연산이 가능한 회로 구성을 할 수 있으므로 연산자의 의미에서 연산증폭기라고 부른다. 실제적으로 연산증폭기는 매우 높은 전압이득과 입력 임피던스를 갖으며, 매우 작은 출력 임피턴스를 갖는다.
도 1은 일반적인 연산증폭기를 나타내는 도면이고, 도 2는 연산증폭기의 타이밍도이다.
도 1 및 도 2를 참조하면, 연산증폭기(10)의 입력단자(+)에는 입력전압(Vin)이 인가되며, 입력단자(-)는 출력단자(Vout)에 연결되어 있다. 출력단자(Vout)에는 저항(Rd)과 캐패시터(Cd)가 연결되어 있다. 입력단자(+)에 소정 레벨을 갖는 입력전압(Vin)이 인가되면, 출력단자(Vout)에는 입력전압(Vin)이 소정 레벨로 증폭되어 출력된다.
상기와 같이, 연산증폭기(10)는 액정표시장치(LCD)의 데이터 구동칩에 응용될 수 있으며, 데이터 구동칩의 출력단에 포함된다. 이때, 연산증폭기(10)는 입력된 전압을 데이터 라인에 출력하는 아날로그 버퍼(analog buffer)로 사용되는데 데이터 라인은 등가회로로 보면 고부하(high load) 즉, 저항(Rd)과 캐패시터(Cd)로 이루어진다.
이러한 경우, 동작 시간(T) 내에 캐패시터의 출력단자(Cout)의 전압이 목표 전압(Vt)에 도달하도록 연산증폭기의 출력단자(Vout)의 전압이 충분히 높은 슬루레이트(slew rate)를 갖도록 설계된다. 여기서, 슬루레이트는 입력전압에 대하여 출력전압이 얼마나 빠르게 응답하는가를 나타내는 지표로써 출력전압의 상승률이라고도 한다.
이때, 연산증폭기의 출력단자에 연결되어 있는 저항(Rd)과 캐패시터(Cd)의 값이 커서 RC 딜레이 시간이 크고 상대적으로 동작 시간(T)이 작은 경우, 연산증폭기의 슬루레이트가 아무리 빠르다고 하더라고 RC 딜레이 시간이 커서 정해진 동작 시간(T) 안에 출력단자(Cout)의 전압이 목표 전압(Vt)에 도달하지 못하는 문제가 발생할 수 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, RC 딜레이 시간이 큰 경우 목표전압보다 높은 전압을 출력하여 동작시간 내에 목표전압에 도달할 수 있는 오버드라이빙 회로를 포함하는 연산증폭기를 제공함에 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적들을 달성하기 위하여, 본 발명의 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기는, 제1 및 제2 입력단자와 출력단자를 포함하며, 상기 제1 입력단자에는 입력전압이 인가되고, 상기 제2 입력단자는 상기 출력단자에 연결되어 있으며, 상기 제1 입력단자에 인가되는 상기 입력전압을 소정 레벨로 오버드라이빙시켜서 출력단자에 출력하는 연산증폭기에 있어서, 상기 연산증폭기는 상승에지(rising edge)와 하강에지(falling edge)에서 각각 오버드라이빙 동작을 하는 제1 및 제2 오버드라이빙부를 포함하며, 상기 연산증폭기는 상기 제1 및 제2 입력단자와 출력단자를 포함하며, 제1 바이어스 전류를 제공하는 제1 스테이지부, 상기 제1 스테이지부와 연결되어 있으며, 상기 상승에지에서 오버드라이빙 동작을 위한 오프셋 전류를 제공하는 제1 오버드라이빙부, 상기 제1 스테이지부와 연결되어 있으며, 상기 하강에지에서 오버드라이빙 동작을 위한 오프셋 전류를 제공하는 제2 오버드라이빙부 및 상기 제1 및 제2 오버드라이빙부와 연결되어 있으며, 출력전압을 제공하는 버퍼부를 포함한다.
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상기 제1 스테이지부는 게이트는 상기 입력단자에 연결되어 있으며, 소스는 제1 전류원에 연결되어 있고, 드레인은 제1 노드에 연결되어 있는 제1 PMOS 트랜지스터, 게이트는 상기 출력단자에 연결되어 있으며, 소스는 상기 제1 전류원에 연결되어 있고, 드레인은 제2 노드에 연결되어 있는 제2 PMOS 트랜지스터, 게이트는 상기 입력단자에 연결되어 있으며, 소스는 제2 전류원에 연결되어 있고, 드레인은 제3 노드에 연결되어 있는 제1 NMOS 트랜지스터 및 게이트는 상기 출력단자에 연결되어 있으며, 소스는 제2 전류원에 연결되어 있고, 드레인은 제4 노드에 연결되어 있는 제2 NMOS 트랜지스터를 포함한다.
상기 제1 오버드라이빙부는 게이트는 제1 바이어스 전압이 인가되며, 소스는 구동전압이 인가되고, 드레인은 제5 노드에 연결되어 있는 제3 PMOS 트랜지스터 및 게이트는 제6 노드에 연결되어 있으며, 소스는 제5 노드에 연결되어 있고, 드레인은 제4 노드에 연결되어 있는 제4 PMOS 트랜지스터를 포함한다.
상기 제1 오버드라이빙부는 일단은 상기 제4 PMOS 트랜지스터의 드레인과 연결되며, 타단은 상기 제4 노드와 연결되는 제1 스위치를 포함한다.
상기 제1 스위치가 온 되면 상기 연산증폭기는 상승에지에서 오버드라이빙 동작한다.
상기 제2 오버드라이빙부는 게이트는 제7 노드에 연결되어 있으며, 소스는 제8 노드에 연결되어 있으며, 드레인은 제2 노드에 연결되어 있는 제3 NMOS 트랜지스터 및 게이트는 제2 바이어스 전압이 인가되며, 소스는 접지전압에 연결되어 있으며, 드레인은 제8 노드에 연결되어 있는 제4 NMOS 트랜지스터를 포함한다.
상기 제2 오버드라이빙부는 일단은 제2 노드에 연결되며, 타단은 상기 제3 NMOS 트랜지스터의 드레인에 연결되는 제2 스위치를 포함한다.
상기 제2 스위치가 온 되면, 상기 연산증폭기는 하강에지에서 오버드라이빙 동작한다.
상기 버퍼부는 CMOS 타입 트랜지스터이다.
상기 버퍼부는 게이트는 제6 노드에 연결되어 있으며, 소스는 구동전압이 인가되고, 드레인은 상기 출력단자와 연결되어 있는 제5 PMOS 트랜지스터 및 게이트는 제7 노드에 연결되어 있으며, 소스는 접지전압에 연결되어 있고, 드레인은 상기 출력단자와 연결되어 있는 제5 NMOS 트랜지스터를 포함한다.
상기 버퍼부는 NMOS 타입 트랜지스터이다.
상기 버퍼부는 게이트는 제6 노드에 연결되어 있으며, 소스는 구동전압이 인가되고, 드레인은 상기 출력단자에 연결되어 있는 제6 NMOS 트랜지스터 및 게이트는 제7 노드에 연결되어 있으며, 소스는 접지전압에 연결되어 있고, 드레인은 상기 출력단자와 연결되어 있는 제7 NMOS 트랜지스터를 포함한다.
상기 버퍼부와 상기 제1 오버드라이빙부 사이에 위치하며, 상기 제1 오버드라이빙부를 동작시키기 위한 전압 검출부를 포함한다.
상기 전압 검출부는 게이트는 제3 바이어스 전압이 인가되고, 소스는 구동전압이 인가되며, 드레인은 제4 PMOS 트랜지스터의 게이트에 연결되어 있는 제6 PMOS 트랜지스터 및 게이트는 제6 노드에 연결되어 있으며, 소스는 상기 출력단자에 연결되어 있고, 드레인은 제4 PMOS 트랜지스터의 게이트에 연결되어 있는 제8 NMOS 트랜지스터를 포함한다.
상기 버퍼부가 NMOS 타입 경우, 상기 제1 오버드라이빙부가 동작하여 상기 연산증폭기가 상승에지에서 오버드라이빙 동작한다.
상기 버퍼부는 PMOS 타입 트랜지스터이다.
상기 버퍼부는 게이트는 제6 노드에 연결되어 있으며, 소스는 구동전압이 인가되고, 드레인은 상기 출력단자에 연결되어 있는 제7 PMOS 트랜지스터 및 게이트는 제7 노드에 연결되어 있으며, 소스는 접지전압에 연결되어 있고, 드레인은 상기 출력단자와 연결되어 있는 제8 PMOS 트랜지스터를 포함한다.
상기 버퍼부와 상기 제2 오버드라이빙부 사이에 위치하며, 상기 제2 오버드라이빙부를 동작시키기 위한 전압 검출부를 포함한다.
상기 전압 검출부는 게이트는 제7 노드에 연결되어 있으며, 소스는 상기 출력단자에 연결되어 있고, 드레인은 제3 NMOS 트랜지스터의 게이트에 연결되어 있는 제9 PMOS 트랜지스터 및 게이트는 제4 바이어스 전압이 인가되고, 소스는 접지전압이 인가되며, 드레인은 상기 제3 NMOS 트랜지스터의 게이트에 연결되어 있는 제9 NMOS 트랜지스터를 포함한다.
상기 버퍼부가 PMOS 타입 경우, 상기 제2 오버드라이빙부가 동작하여 상기 연산증폭기가 하강에지에서 오버드라이빙 동작한다.
상술한 바와 같이, 본 발명에 따른 오버드라이빙 회로를 포함하는 연산증폭기는 RC 딜레이 시간이 큰 경우 목표전압보다 높은 전압을 출력하여 동작시간 내에 목표전압에 도달할 수 있는 효과를 제공한다.
도 1은 일반적인 연산증폭기를 나타내는 도면.
도 2는 연산증폭기의 타이밍도.
도 3은 본 발명의 일실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기를 나타내는 도면.
도 4는 본 발명의 일실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기의 동작을 나타내는 타이밍도.
도 5는 본 발명의 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기를 나타내는 도면.
도 6은 본 발명의 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기의 동작을 나타내는 타이밍도.
도 7은 본 발명의 또 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기를 나타내는 도면.
도 8은 본 발명의 또 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기의 동작을 나타내는 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기를 나타내는 도면이고, 도 4는 본 발명의 일실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기의 동작을 나타내는 타이밍도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기(1000)는 제1 스테이지부(100), 제1 및 제2 오버드라이빙부(200, 300), 제2 스테이지부(400) 및 버퍼부(500)를 포함한다.
제1 스테이지부(100)는 두 개의 입력단자와 출력단자를 포함하며, 바이어스 전류를 제공한다. 또한, 제1 스테이지부(100)는 PMOS 트랜지스터(P11, P12)와 NMOS 트랜지스터(N11, N12) 및 전류원(I1, I2)를 포함한다.
PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)의 게이트에는 입력전압(Vin)이 인가되고, PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N12)의 게이트는 출력전압(Vout)에 연결되어 있다.
여기서, PMOS 트랜지스터(P11)의 드레인은 노드(N9)에 연결되어 있으며, PMOS 트랜지스터(P12)의 드레인은 노드(N10)에 연결되어 있다. NMOS 트랜지스터(N11)의 드레인은 노드(N5)에 연결되어 있으며, NMOS 트랜지스터(N12)의 드레인은 노드(N6)에 연결되어 있다.
전류원(I1)은 PMOS 트랜지스터(P11, P12)의 소스에 연결되어 있으며, 전류원(I2)은 NMOS 트랜지스터(N11, N12)의 소스에 연결되어 있다.
제1 오버드라이빙부(200)는 제1 스테이지부(100)와 연결되어 있으며, 상승에지에서 오버드라이빙 동작을 위한 오프셋 전류(Irod)를 제공한다. 또한, 제1 오버드라이빙부(200)는 PMOS 트랜지스터(P13, P14)와 스위치(SW1)를 포함한다.
PMOS 트랜지스터(P13)의 게이트에는 바이어스 전압(Vbp)이 인가되고, 소스에는 구동전압(Vdd)이 인가된다. PMOS 트랜지스터(P14)의 게이트는 노드(N1)와 연결되어 있으며, 소스는 PMOS 트랜지스터(P13)의 드레인과 연결되어 있다. 스위치(SW1)의 일단은 PMOS 트랜지스터(P14)의 드레인과 연결되어 있으며, 타단은 노드(N4)에 연결되어 있다.
여기서, 스위치(SW1)는 연산증폭기의 모드를 결정하며, 스위치(SW1)가 온 되어 있는 경우에는 연산증폭기가 오버드라이빙 모드로 동작하게 되고, 스위치(SW1)가 오프 되어 있는 경우에는 노멀(Normal) 모드로 동작하게 된다. 이때, 연산증폭기는 전압이 로우 레벨에서 하이 레벨로 변하는 상승에지(rising edge)에서 오버드라이빙 회로로 동작한다.
제2 오버드라이빙부(300)는 제1 스테이지부(100)와 연결되어 있으며, 하강에지에서 오버드라이빙 동작을 위한 오프셋 전류(Ifod)를 제공한다. 또한, 제2 오버드라이빙부(300)는 NMOS 트랜지스터(N13, N14)와 스위치(SW2)를 포함한다.
NMOS 트랜지스터(N13)의 게이트는 노드(N2)에 연결되어 있으며, 드레인은 스위치(SW2)의 일단과 연결되어 있으며, 소스는 NMOS 트랜지스터(N14)의 드레인과 연결되어 있다. NMOS 트랜지스터(N14)의 게이트에는 바이어스 전압(Vbn)이 인가되며, 소스는 접지전압(GND)에 연결되어 있다. 스위치(SW2)의 일단은 NMOS 트랜지스터(N13)의 드레인과 연결되어 있으며, 타단은 노드(N8)에 연결되어 있다.
여기서, 스위치(SW2)는 연산증폭기의 모드를 결정하며, 스위치(SW2)가 온 되어 있는 경우에는 연산증폭기가 오버드라이빙 모드로 동작하게 되고, 스위치(SW2)가 오프 되어 있는 경우에는 노멀(Normal) 모드로 동작하게 된다. 이때, 연산증폭기는 전압이 하이 레벨에서 로우 레벨로 변하는 하강에지(falling edge)에서 오버드라이빙 회로로 동작한다.
제2 스테이지부(400)는 회로 설계자에 따라 달라질수 있으며, 예를 들면, 공통 소스 증폭기(common source amplifier)와 같은 회로로 설계될 수 있다.
버퍼부(500)는 제1 및 제2 오버드라이빙부(200, 300)와 연결되어 있으며, 출력전압(Vout)을 제공한다. 또한, 버퍼부(500)는 PMOS 트랜지스터(P15)와 NMOS 트랜지스터(N15)를 포함하는 CMOS 타입의 트랜지스터로 형성될 수 있다.
PMOS 트랜지스터(P15)의 게이트는 노드(N1)에 연결되어 있으며, 소스에는 구동전압(Vdd)이 인가되고, 드레인은 연산증폭기의 출력단자와 연결되어 있다. NMOS 트랜지스터(N15)의 게이트는 노드(N2)에 연결되어 있으며, 드레인은 연산증폭기의 출력단자에 연결되어 있고, 소스는 접지전압(GND)에 연결되어 있다.
여기서, 버퍼부(500)의 PMOS 트랜지스터(P15)는 도 4의 상승에지에서 입력전압(Vin) 대비 오버드라이빙 된 출력전압(Vout)이 출력되므로, 제1 오버드라이빙부(200)의 PMOS 트랜지스터(P14)의 폭(Width)보다 크게 설계되어야 한다.
또한, 버퍼부(500)의 NMOS 트랜지스터(N15)는 도 4의 하강에지에서 입력전압(Vin) 대비 오버드라이빙 된 출력전압(Vout)이 출력되므로, 제2 오버드라이빙부(300)의 NMOS 트랜지스터(N13)의 폭(Width)보다 크게 설계되어야 한다.
이하, 도 3 및 도 4를 참조하여 오버드라이빙 회로를 포함하는 연산증폭기의 상승에지(Rising edge) 오버드라이빙 동작에 대해 설명한다.
도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기(1000)는 입력전압(Vin)이 연산증폭기를 통해 소정 레벨로 오버드라이빙 된 출력전압(Vout)을 출력한다. 여기서, 도 3의 제1 오버드라이빙부(200)의 스위치(SW1)가 온 되어 있다고 가정하면, 연산증폭기는 상승에지(rising edge)에서 오버드라이빙 모드(overdriving mode)로 동작한다. 이때, 제2 오버드라이빙부(300)는 동작하지 않는다.
도 4의 'A' 구간은 연산증폭기가 상승에지에서 오버드라이빙 모드로 동작하는 구간을 나타낸다. 이렇게 연산증폭기가 상승에지에서 오버드라이빙 모드로 동작하게 되면, 정상 상태(steady state)에서 입력전압(Vin)이 서서히 올라가게 된다. 이때, 출력단에 연결되어 있는 고부하 예를들면, RC 회로를 구동하기 위해 버퍼부(500)의 PMOS 트랜지스터(P15)의 게이트에는 로우 레벨의 전압이 인가되어 PMOS 트랜지스터(P15)가 턴 온 된다. 여기서, PMOS 트랜지스터(P14)의 게이트는 노드(N1)에 연결되어 있으므로, 이에 연결되어 있는 PMOS 트랜지스터(P14)의 게이트에 로우 레벨의 전압이 인가되어 PMOS 트랜지스터(P14)가 턴 온 된다.
PMOS 트랜지스터(P13)의 게이트에 소정의 레벨을 갖는 바이어스 전압(Vbp)이 인가되었다고 가정하면, PMOS 트랜지스터(P13)가 턴 온 되어 정방향으로 오프셋(offset) 전류(Irod)가 발생하게 된다. 이때, 오프셋 전류(Irod)는 스위치(SW1)를 통해 노드(N4)에 흐르게 된다.
여기서, 노드(N3)에 흐르는 전류를 I11, 노드(N4)에 흐르는 전류를 I12, 노드(N5)에 흐르는 전류를 I13, 노드(N6)에 흐르는 전류를 I14 라고 가정한다면, 아래와 같은 수학식(1), (2)가 성립하게 되고, 출력단자에는 입력전압(Vin) 대비 오버드라이빙된 출력전압(Vout)이 출력되야 하므로 수학식(1), (2)는 같아야 한다.
I13 = I11 수학식(1)
I14 = I12 + Irod 수학식(2)
여기서, 노드(N4)에는 스위치(SW1)를 통해 오프셋 전류(Irod)가 흐르기 때문에 아래와 같은 수학식(3)으로 정리할 수 있다. 이때, 오프셋 전류(Irod)는 정방향으로 흐르는 전류이며, 양(+)의 값을 갖는다.
I14 = I13 + Irod 수학식(3)
따라서, 노드(N6)에는 수학식(3)과 같이 I13 + Irod의 전류가 흐르게 되어 도 4에서와 같이, 출력단자에는 입력전압(Vin) 대비 'b' 만큼 오버드라이빙 된 출력전압(Vout)이 출력된다.
한편, 도 4의 'B' 구간은 연산증폭기가 정상 상태(steady state)로 동작하는 구간을 나타낸다. 이렇게 연산증폭기가 정상 상태(steady state)로 동작하게 되면, 제1 오버드라이빙부(200)의 스위치(SW1)가 오프 되어 오버드라이빙 모드가 해제되고, 연산증폭기의 출력단자에 연결되어 있는 캐패시터의 출력단자(Cout)의 전압이 'a'와 같이 목표전압(Vt)에 가까워지면, 노드(N1)의 전압이 높아지면서 PMOS 트랜지스터(P14)는 서서히 턴 오프되고 오프셋 전류(Irod)가 작아지게 되어 출력단자에서 출력되는 오버드라이빙 전압이 감소하게 된다.
그리고, 연산증폭기의 출력단자에 연결되어 있는 캐패시터의 출력단자(Cout)의 전압이 'a'와 같이 목표전압(Vt)에 도달하게 되면, 노드(N1)의 전압이 목표전압(Vt)과 같아지게 되고, PMOS 트랜지스터(P14)는 완전히 턴 오프되고 오프셋 전류(Irod)는 흐르지 않게 되어 출력단자에서 출력되는 전압은 입력전압(Vin)과 같아지게 된다.
계속해서, 도 3 및 도 4를 참조하여 오버드라이빙 회로를 포함하는 연산증폭기의 하강에지(falling edge) 오버드라이빙 동작에 대해 설명한다.
도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기는 입력전압(Vin)이 연산증폭기를 통해 소정 레벨로 오버드라이빙 된 출력전압(Vout)을 출력한다. 여기서, 도 3의 제2 오버드라이빙부(300)의 스위치(SW2)가 온 되어 있다고 가정하면, 연산증폭기는 하강에지에서 오버드라이빙 모드로 동작한다. 이때, 제1 오버드라이빙부(200)는 동작하지 않는다.
도 4의 'C' 구간은 연산증폭기가 하강에지에서 오버드라이빙 모드로 동작하는 구간을 나타낸다. 이렇게 연산증폭기가 하강에지에서 오버드라이빙 모드로 동작하게 되면, 정상 상태(steady-state)에서 입력전압(Vin)이 서서히 내려가게 된다. 이때, 출력단에 연결되어 있는 고부하 예를들면, RC 회로를 구동하기 위해 버퍼부(500)의 NMOS 트랜지스터(N15)의 게이트에는 하이 레벨의 전압이 인가되어 NMOS 트랜지스터(N15)가 턴 온 된다. 여기서, NMOS 트랜지스터(N13)의 게이트는 노드(N2)에 연결되어 있으므로, 이에 연결되어 있는 NMOS 트랜지스터(N13)의 게이트에 하이 레벨의 전압이 인가되어 NMOS 트랜지스터(N13)가 턴 온 된다.
NMOS 트랜지스터(N14)의 게이트에 소정의 레벨을 갖는 바이어스 전압(Vbn)이 인가되었다고 가정하면, NMOS 트랜지스터(N14)가 턴 온 되어 역방향으로 오프셋(offset) 전류(Ifod)가 발생하게 된다. 이때, 오프셋 전류(Ifod)는 NMOS 트랜지스터(N14)를 통해 접지전압(GND)으로 흐르게 된다.
여기서, 노드(N7)에 흐르는 전류를 I21, 노드(N8)에 흐르는 전류를 I22, 노드(N9)에 흐르는 전류를 I23, 노드(N10)에 흐르는 전류를 I24 라고 가정한다면, 아래와 같은 수학식(4), (5)가 성립하게 되고, 출력단자에는 입력전압(Vin) 대비 오버드라이빙된 출력전압(Vour)이 출력되야 하므로 수학식(4), (5)는 같아야 한다.
I23= I21 수학식(4)
I24= I22 + Ifod 수학식(5)
여기서, 오프셋 전류(Ifod)는 NMOS 트랜지스터(N14)를 통해 접지전압(GND)으로 흐르게 때문에 아래와 같은 수학식(6)으로 정리할 수 있다. 이때, 오프셋 전류(Ifod)는 역방향으로 흐르는 전류이며, 음(-)의 값을 갖는다.
I24= I23 + Ifod 수학식(6)
따라서, 노드(N10)에는 수학식(3)과 같이 I23 + Ifod의 전류가 흐르게 되어 도 4에서와 같이, 출력단자에는 입력전압(Vin) 대비 'd' 만큼 오버드라이빙 된 출력전압(Vout)이 출력된다.
한편, 도 4의 'D' 구간은 연산증폭기가 정상 상태(steady state)로 동작하는 구간을 나타낸다. 이렇게 연산증폭기가 정상 상태(steady state)로 동작하게 되면, 제2 오버드라이빙부(300)의 스위치(SW2)가 오프 되어 오버드라이빙 모드가 해제되고, 연산증폭기의 출력단자에 연결되어 있는 캐패시터의 출력단자(Cout)의 전압이 'c'와 같이 목표 전압(Vt)에 가까워지면, 노드(N2)의 전압이 낮아지면서 NMOS 트랜지스터(N13)는 서서히 턴 오프 되고 오프셋 전류(Ifod)가 작아지게 되어 출력단자에서 출력되는 오버드라이빙 전압이 감소하게 된다.
그리고, 연산증폭기의 출력단자에 연결되어 있는 캐패시터의 출력단자(Cout)의 전압이 'c'와 같이 목표전압(Vt)에 도달하게 되면, 노드(N2)의 전압이 목표전압(Vt)과 같아지게 되고, NMOS 트랜지스터(N13)는 완전히 턴 오프되고 오프셋 전류(Ifod)는 흐르지 않게 되어 출력단자에서 출력되는 전압은 입력전압(Vin)과 같아지게 된다.
도 5는 본 발명의 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기를 나타내는 도면이고, 도 6은 본 발명의 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기의 동작을 나타내는 타이밍도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기(1000)는 제1 스테이지부(100), 제1 및 제2 오버드라이빙부(200, 300), 제2 스테이지부(400), 버퍼부(500) 및 전압 검출부(610)를 포함한다.
여기서, 제1 스테이지부(100), 제1 및 제2 오버드라이빙부(200, 300) 및 제2 스테이지부(400)는 도 3의 본 발명의 일실시예와 동일한 구성을 갖으므로, 이에 대한 설명은 생략하기로 한다.
버퍼부(500)는 NMOS 트랜지스터(N15)와 NMOS 트랜지스터(N16)를 포함하는 NMOS 타입의 트랜지스터로 형성될 수 있다.
한다. 여기서, 도 3의 PMOS 트랜지스터(P15) 대신 NMOS 트랜지스터(N16)를 사용하였으므로, 제1 오버드라이빙부(200)와 버퍼부(500) 사이에 전압을 검출하는 회로가 추가적으로 필요하다.
전압 검출부(610)는 제1 오버드라이빙부(200)와 버퍼부(500) 사이에 위치하며, PMOS 트랜지스터(P16)와 NMOS 트랜지스터(N17)를 포함한다.
PMOS 트랜지스터(P16)의 게이트에는 바이어스 전압(Vbp')이 인가되고, 소스에는 구동전압(Vdd)이 인가되고, 드레인은 노드(N11)에 연결되어 있다. NMOS 트랜지스터(N17)의 게이트는 노드(N1)에 연결되어 있으며, 드레인은 노드(N11)에 연결되어 있고, 소스는 연산증폭기의 출력단자와 연결되어 있다.
이하, 도 5 및 도 6을 참조하여 오버드라이빙 회로를 포함하는 연산증폭기의 상승에지(rising edge) 오버드라이빙 동작에 대해 설명한다.
도 6의 'A' 구간은 연산증폭기가 상승에지에서 오버드라이빙 모드로 동작하는 구간을 나타낸다. 이렇게 연산증폭기가 상승에지에서 오버드라이빙 모드로 동작하게 되면, 정상 상태(steady state)에서 입력전압(Vin)이 서서히 올라가게 된다. 이때, 출력단에 연결되어 있는 고부하 예를들면, RC 회로를 구동하기 위해 버퍼부(500)의 NMOS 트랜지스터(N16)의 게이트에는 하이 레벨의 전압이 인가되어 NMOS 트랜지스터(N16)가 턴 온 되고, 노드(N1)의 전압도 하이 레벨이 되어 노드(N1)에 연결되어 있는 NMOS 트랜지스터(N17)도 턴 온 된다.
제1 오버드라이빙부(200)의 PMOS 트랜지스터(P13)와 전압 검출부(610)의 PMOS 트랜지스터(P16)의 게이트에 각각 소정의 레벨을 갖는 바이어스 전압(Vbp, Vbp')이 인가되었다고 가정하면, PMOS 트랜지스터(P13, P16)가 턴 온 되어 노드(N11)의 전압은 구동전압(Vdd)에서 출력전압(Vout)까지 낮아지게 되고, 이에 연결되어 있는 PMOS 트랜지스터(P14)가 턴 온 되어 정방향으로 오프셋(offset) 전류(Irod)가 발생하게 된다. 이때, 오프셋 전류(Irod)는 스위치를 통해 노드(N4)에 흐르게 된다. 따라서, 노드(N6)에는 수학식(3)과 같이 I13 + Irod의 전류가 흐르게 되어 도 6에서와 같이, 출력단자에는 입력전압(Vin) 대비 'b' 만큼 오버드라이빙 된 출력전압(Vout)이 출력된다.
한편, 도 6의 'B' 구간은 연산증폭기가 정상 상태(steady state)로 동작하는 구간을 나타낸다. 이렇게 연산증폭기가 정상 상태(steady state)로 동작하게 되면, 제1 오버드라이빙부(200)의 스위치(SW1)가 오프되어 오버드라이빙 모드가 해제되고, 연산증폭기의 출력단자에 연결되어 있는 캐패시터의 출력단자(Cout)의 전압이 'a'와 같이 목표전압(Vt)에 가까워지면, 노드(N11)의 전압이 높아지면서 PMOS 트랜지스터(P14)는 서서히 턴 오프되고 오프셋 전류(Irod)가 작아지게 되어 출력단자에서 출력되는 오버드라이빙 전압이 감소하게 된다.
그리고, 연산증폭기의 출력단자에 연결되어 있는 캐패시터의 출력단자(Cout)의 전압이 'a'와 같이 목표전압(Vt)에 도달하게 되면, 노드(N11)의 전압이 목표전압(Vt)과 같아지게 되고, PMOS 트랜지스터(P14)는 완전히 턴 오프되고 오프셋 전류(Irod)는 흐르지 않게 되어 출력단자에서 출력되는 전압은 입력전압(Vin)과 같아지게 된다.
여기서, 도 5의 오버드라이빙 회로를 포함하는 연산증폭기의 하강에지(falling edge) 오버드라이빙 동작 및 정상 상태 동작은 도 3의 오버드라이빙 회로를 포함하는 연산증폭기의 하강에지 오버드라이빙 동작 및 정상 상태 동작과 동일하므로, 이에 대한 설명은 생략하기로 한다.
도 7은 본 발명의 또 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기를 나타내는 도면이고, 도 8은 본 발명의 또 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기의 동작을 나타내는 타이밍도이다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기(1000)는 제1 스테이지부(100), 제1 및 제2 오버드라이빙부(200, 300), 제2 스테이지부(400), 버퍼부(500) 및 전압 검출부(630)를 포함한다.
여기서, 제1 스테이지부(100), 제1 및 제2 오버드라이빙부(200, 300) 및 제2 스테이지부(400)는 도 3의 본 발명의 일실시예와 동일한 구성을 갖으므로, 이에 대한 설명은 생략하기로 한다.
버퍼부(500)는 PMOS 트랜지스터(P15)와 PMOS 트랜지스터(P16)를 포함하는 PMOS 타입의 트랜지스터로 형성될 수 있다. 여기서, 도 3의 NMOS 트랜지스터(N15) 대신 PMOS 트랜지스터(P16)를 사용하였으므로, 제2 오버드라이빙부(300)와 버퍼부(500) 사이에 전압을 검출하는 회로가 추가적으로 필요하다.
전압 검출부(630)는 제2 오버드라이빙부(300)와 버퍼부(500) 사이에 위치하며, PMOS 트랜지스터(P17)와 NMOS 트랜지스터(N16)를 포함한다.
PMOS 트랜지스터(P17)의 게이트는 노드(N2)에 연결되어 있으며, 소스는 연산증폭기의 출력단자에 연결되어 있으며, 드레인은 노드(N12)에 연결되어 있다. NMOS 트랜지스터(N16)의 게이트에는 바이어스 전압(Vbn')이 인가되며, 드레인은 노드(N12)에 연결되어 있으며, 소스는 접지전압(GND)에 연결되어 있다.
여기서, 도 7의 오버드라이빙 회로를 포함하는 연산증폭기의 상승에지(Rising edge) 오버드라이빙 동작 및 정상 상태 동작은 도 3의 오버드라이빙 회로를 포함하는 연산증폭기의 상승에지 오버드라이빙 동작 및 정상 상태 동작과 동일하므로, 이에 대한 설명은 생략하기로 한다.
이하, 도 7 및 도 8을 참조하여 오버드라이빙 회로를 포함하는 연산증폭기의 하강에지(falling edge) 오버드라이빙 동작에 대해 설명한다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 오버드라이빙 회로를 포함하는 연산증폭기는 입력전압(Vin)이 연산증폭기를 통해 소정 레벨로 오버드라이빙 된 출력전압(Vout)을 출력한다. 여기서, 도 7의 제2 오버드라이빙부(300)의 스위치(SW2)가 온 되어 있다고 가정하면, 연산증폭기는 하강에지에서 오버드라이빙 모드로 동작한다. 이때, 제1 오버드라이빙부(200)는 동작하지 않는다.
도 8의 'C' 구간은 연산증폭기가 하강에지에서 오버드라이빙 모드로 동작하는 구간을 나타낸다. 이렇게 연산증폭기가 하강에지에서 오버드라이빙 모드로 동작하게 되면, 정상 상태(steady state)에서 입력전압(Vin)이 서서히 내려가게 된다. 이때, 출력단에 연결되어 있는 고부하 예를들면, RC 회로를 구동하기 위해 버퍼부(500)의 PMOS 트랜지스터(P16)의 게이트에는 로우 레벨의 전압이 인가되어 PMOS 트랜지스터(P16)가 턴 온 된다. 여기서, PMOS 트랜지스터(P17)의 게이트는 노드(N2)에 연결되어 있으므로, 이에 연결되어 있는 PMOS 트랜지스터(P17)의 게이트에 로우 레벨의 전압이 인가되어 PMOS 트랜지스터(P17)가 턴 온 된다.
제2 오버드라이빙부의 NMOS 트랜지스터(N14)와 전압 검출부(630)의 NMOS 트랜지스터(N16)의 게이트에 각각 소정의 레벨을 갖는 바이어스 전압(Vbn, Vbn')이 인가되었다고 가정하면, NMOS 트랜지스터(N14, N16)가 턴 온 되어 노드(N12)의 전압은 접지전압(GND)으로부터 출력전압(Vout)까지 높아지게 되고, 이에 연결되어 있는 NMOS 트랜지스터(N13)가 턴 온 되고, 역방향으로 오프셋(offset) 전류(Ifod)가 발생하게 된다. 이때, 오프셋(offset) 전류(Ifod)는 NMOS 트랜지스터(N14)를 통해 접지전압(GND)으로 흐르게 된다.
따라서, 노드(N10)에는 수학식(6)과 같이 I24= I23 + Ifod의 전류가 흐르게 되어 도 8에서와 같이, 출력단자에는 입력전압(Vin) 대비 'd' 만큼 오버드라이빙 된 출력전압(Vout)이 출력된다.
한편, 도 8의 'D' 구간은 연산증폭기가 정상 상태(steady state)로 동작하는 구간을 나타낸다. 이렇게 연산증폭기가 정상 상태(steady state)로 동작하게 되면, 제2 오버드라이빙부(300)의 스위치(SW2)가 오프 되어 오버드라이빙 모드가 해제되고, 연산증폭기의 출력단자에 연결되어 있는 캐패시터의 출력단자(Cout)의 전압이 'c'와 같이 목표전압(Vt)에 가까워지면, 노드(N12)의 전압이 낮아지면서 NMOS 트랜지스터(N13)는 서서히 턴 오프 되고 오프셋 전류(Ifod)가 작아지게 되어 출력단자에서 출력되는 오버드라이빙 전압이 감소하게 된다.
그리고, 연산증폭기의 출력단자에 연결되어 있는 캐패시터의 출력단자(Cout)의 전압이 'c'와 같이 목표전압(Vt)에 도달하게 되면, 노드(N12)의 전압이 목표전압(Vt)과 같아지게 되고, NMOS 트랜지스터(N13)는 완전히 턴 오프되고 오프셋 전류(Irod)는 흐르지 않게 되어 출력단자에서 출력되는 전압은 입력전압(Vin)과 같아지게 된다.
상기와 같이, 본 발명의 실시예에 따른 연산증폭기는 내부에 오버드라이빙 회로를 구비하여 입력전압을 소정 레벨로 오버드라이빙 된 전압으로 출력함으로써 출력단자에 연결되어 있는 고부하로 인해 발생하는 RC 딜레이를 감소시킬 수 있다. 이에 따라 정해진 동작 시간 안에 출력전압이 목표전압에 도달할 수 있게 되고, 이로 인해 높은 슬루레이트를 갖는 연산증폭기를 설계할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
100: 제1 스테이지부 200: 제1 오버드라이빙부
300: 제2 오버드라이빙부 400: 제2 스테이지부
500: 버퍼부 610, 630: 전압 검출부

Claims (21)

  1. 제1 및 제2 입력단자와 출력단자를 포함하며, 상기 제1 입력단자에는 입력전압이 인가되고, 상기 제2 입력단자는 상기 출력단자에 연결되어 있으며, 상기 제1 입력단자에 인가되는 상기 입력전압을 소정 레벨로 오버드라이빙시켜서 출력단자에 출력하는 연산증폭기에 있어서,
    상기 연산증폭기는 상승에지(rising edge)와 하강에지(falling edge)에서 각각 오버드라이빙 동작을 하는 제1 및 제2 오버드라이빙부를 포함하며,
    상기 연산증폭기는,
    상기 제1 및 제2 입력단자와 출력단자를 포함하며, 제1 바이어스 전류를 제공하는 제1 스테이지부;
    상기 제1 스테이지부와 연결되어 있으며, 상기 상승에지에서 오버드라이빙 동작을 위한 오프셋 전류를 제공하는 제1 오버드라이빙부;
    상기 제1 스테이지부와 연결되어 있으며, 상기 하강에지에서 오버드라이빙 동작을 위한 오프셋 전류를 제공하는 제2 오버드라이빙부; 및
    상기 제1 및 제2 오버드라이빙부와 연결되어 있으며, 출력전압을 제공하는 버퍼부를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 스테이지부는
    게이트는 상기 입력단자에 연결되어 있으며, 소스는 제1 전류원에 연결되어 있고, 드레인은 제1 노드에 연결되어 있는 제1 PMOS 트랜지스터;
    게이트는 상기 출력단자에 연결되어 있으며, 소스는 상기 제1 전류원에 연결되어 있고, 드레인은 제2 노드에 연결되어 있는 제2 PMOS 트랜지스터;
    게이트는 상기 입력단자에 연결되어 있으며, 소스는 제2 전류원에 연결되어 있고, 드레인은 제3 노드에 연결되어 있는 제1 NMOS 트랜지스터; 및
    게이트는 상기 출력단자에 연결되어 있으며, 소스는 제2 전류원에 연결되어 있고, 드레인은 제4 노드에 연결되어 있는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  4. 제1항에 있어서,
    상기 제1 오버드라이빙부는,
    게이트는 제1 바이어스 전압이 인가되며, 소스는 구동전압이 인가되고, 드레인은 제5 노드에 연결되어 있는 제3 PMOS 트랜지스터; 및
    게이트는 제6 노드에 연결되어 있으며, 소스는 제5 노드에 연결되어 있고, 드레인은 제4 노드에 연결되어 있는 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  5. 제4항에 있어서,
    상기 제1 오버드라이빙부는 일단은 상기 제4 PMOS 트랜지스터의 드레인과 연결되며, 타단은 상기 제4 노드와 연결되는 제1 스위치를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  6. 제5항에 있어서,
    상기 제1 스위치가 온 되면 상기 연산증폭기는 상승에지에서 오버드라이빙 동작을 하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  7. 제1항에 있어서,
    상기 제2 오버드라이빙부는,
    게이트는 제7 노드에 연결되어 있으며, 소스는 제8 노드에 연결되어 있으며, 드레인은 제2 노드에 연결되어 있는 제3 NMOS 트랜지스터; 및
    게이트는 제2 바이어스 전압이 인가되며, 소스는 접지전압에 연결되어 있으며, 드레인은 제8 노드에 연결되어 있는 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  8. 제7항에 있어서,
    상기 제2 오버드라이빙부는 일단은 제2 노드에 연결되며, 타단은 상기 제3 NMOS 트랜지스터의 드레인에 연결되는 제2 스위치를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  9. 제8항에 있어서,
    상기 제2 스위치가 온 되면, 상기 연산증폭기는 하강에지에서 오버드라이빙 동작을 하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  10. 제1항에 있어서,
    상기 버퍼부는 CMOS 타입 트랜지스터인 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  11. 제10항에 있어서,
    상기 버퍼부는,
    게이트는 제6 노드에 연결되어 있으며, 소스는 구동전압이 인가되고, 드레인은 상기 출력단자와 연결되어 있는 제5 PMOS 트랜지스터; 및
    게이트는 제7 노드에 연결되어 있으며, 소스는 접지전압에 연결되어 있고, 드레인은 상기 출력단자와 연결되어 있는 제5 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  12. 제1항에 있어서,
    상기 버퍼부는 NMOS 타입 트랜지스터인 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  13. 제12항에 있어서,
    상기 버퍼부는,
    게이트는 제6 노드에 연결되어 있으며, 소스는 구동전압이 인가되고, 드레인은 상기 출력단자에 연결되어 있는 제6 NMOS 트랜지스터; 및
    게이트는 제7 노드에 연결되어 있으며, 소스는 접지전압에 연결되어 있고, 드레인은 상기 출력단자와 연결되어 있는 제7 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  14. 제12항에 있어서,
    상기 버퍼부와 상기 제1 오버드라이빙부 사이에 위치하며, 상기 제1 오버드라이빙부를 동작시키기 위한 전압 검출부를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  15. 제14항에 있어서,
    상기 전압 검출부는,
    게이트는 제3 바이어스 전압이 인가되고, 소스는 구동전압이 인가되며, 드레인은 제4 PMOS 트랜지스터의 게이트에 연결되어 있는 제6 PMOS 트랜지스터; 및
    게이트는 제6 노드에 연결되어 있으며, 소스는 상기 출력단자에 연결되어 있고, 드레인은 제4 PMOS 트랜지스터의 게이트에 연결되어 있는 제8 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  16. 제12항에 있어서,
    상기 버퍼부가 NMOS 타입 경우, 상기 제1 오버드라이빙부가 동작하여 상기 연산증폭기가 상승에지에서 오버드라이빙 동작하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  17. 제1항에 있어서,
    상기 버퍼부는 PMOS 타입 트랜지스터인 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  18. 제17항에 있어서,
    상기 버퍼부는,
    게이트는 제6 노드에 연결되어 있으며, 소스는 구동전압이 인가되고, 드레인은 상기 출력단자에 연결되어 있는 제7 PMOS 트랜지스터; 및
    게이트는 제7 노드에 연결되어 있으며, 소스는 접지전압에 연결되어 있고, 드레인은 상기 출력단자와 연결되어 있는 제8 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  19. 제17항에 있어서,
    상기 버퍼부와 상기 제2 오버드라이빙부 사이에 위치하며,
    상기 제2 오버드라이빙부를 동작시키기 위한 전압 검출부를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  20. 제19항에 있어서,
    상기 전압 검출부는,
    게이트는 제7 노드에 연결되어 있으며, 소스는 상기 출력단자에 연결되어 있고, 드레인은 제3 NMOS 트랜지스터의 게이트에 연결되어 있는 제9 PMOS 트랜지스터; 및
    게이트는 제4 바이어스 전압이 인가되고, 소스는 접지전압이 인가되며, 드레인은 제3 NMOS 트랜지스터의 게이트에 연결되어 있는 제9 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
  21. 제17항에 있어서,
    상기 버퍼부가 PMOS 타입 경우, 상기 제2 오버드라이빙부가 동작하여 상기 연산증폭기가 하강에지에서 오버드라이빙 동작하는 것을 특징으로 하는 오버드라이빙 회로를 포함하는 연산증폭기.
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