TWI681629B - 緩衝電路 - Google Patents

Abstract

一種緩衝電路，其包括開關電路以及運算放大電路。開關電路耦接在緩衝電路的輸入端與一節點之間，用以自輸入端接收輸入電壓信號。運算放大電路的非反相輸入端耦接上述節點。運算放大電路的輸出端耦接運算放大電路的反相輸入端並輸出一輸出電壓信號。在輸入電壓信號開始轉態的第一時段之後，開關電路自導通狀態被切換為關斷狀態，致使運算放大電路操作在過驅動模式以增加輸出電壓信號的轉態幅度。

Description

緩衝電路

本發明是有關於一種緩衝電路，且特別是有關於一種具備過驅動功能的緩衝電路。

緩衝電路是一種具有廣泛應用的基本電路。舉例來說，在液晶顯示器的驅動電路中，輸出緩衝電路可依據前級數位至類比轉換器所輸出之類比訊號，對負載(即資料線上的寄生電容以及液晶電容)進行充放電，以驅動液晶顯示器上相對應的畫素單元。然而，隨著液晶顯示器尺寸及解析度的提高，液晶顯示器的驅動電路每單位時間所需輸出的資料量也越來越多，且資料線上的寄生電容隨面板尺寸及解析度而增加，故輸出緩衝電路的驅動能力需相對應提高以確保液晶電容能充電到理想的電壓準位。因此，如何提升緩衝電路的驅動能力乃是本技術領域技術人員所面臨的重要課題之一。

有鑑於此，本發明提供一種具備過驅動功能的緩衝電 路，可在其輸入電壓信號轉態時，增加其輸出電壓信號的轉態幅度，以提高緩衝電路的驅動能力。

本發明的緩衝電路包括開關電路以及運算放大電路。開關電路耦接在緩衝電路的輸入端與一節點之間，用以自輸入端接收輸入電壓信號。運算放大電路的非反相輸入端耦接上述節點。運算放大電路的輸出端耦接運算放大電路的反相輸入端並輸出一輸出電壓信號。在輸入電壓信號開始轉態的第一時段之後，開關電路自導通狀態被切換為關斷狀態，致使運算放大電路操作在過驅動模式以增加輸出電壓信號的轉態幅度。

在本發明的一實施例中，在上述的過驅動模式下，運算放大電路透過外接電容，舉升或下拉上述節點的電壓，從而增加輸出電壓信號的轉態幅度。

在本發明的一實施例中，輸出電壓信號的轉態幅度與輸入電壓信號的電壓振幅之間的差值與輸入電壓信號的電壓振幅正相關。

在本發明的一實施例中，在開關電路自導通狀態被切換為關斷狀態的第二時段之後，開關電路自關斷狀態被切換為導通狀態，致使運算放大電路操作在正常驅動模式以讓輸出電壓信號追隨輸入電壓信號。

在本發明的一實施例中，在正常驅動模式下，上述節點的節點電壓信號追隨輸入電壓信號。

在本發明的一實施例中，運算放大電路包括輸入級、增 益級以及輸出級。輸入級用以接收節點電壓信號與輸出電壓信號，並且判定節點電壓信號與輸出電壓信號之間的電壓差以產生第一差動對信號及第二差動對信號。增益級耦接輸入級以接收第一差動對信號及第二差動對信號，並據以產生對應於上述電壓差的電流。輸出級耦接增益級並產生輸出電壓信號。

在本發明的一實施例中，輸入級包括N型差動對以及P型差動對。N型差動對的第一差動輸入端接收節點電壓信號。N型差動對的第二差動輸入端接收輸出電壓信號。N型差動對的第一差動輸出端輸出第一差動對信號的其中一信號。N型差動對的第二差動輸出端輸出第一差動對信號的其中另一信號。P型差動對的第一差動輸入端接收節點電壓信號。P型差動對的第二差動輸入端接收輸出電壓信號。P型差動對的第一差動輸出端輸出第二差動對信號的其中一信號。P型差動對的第二差動輸出端輸出第二差動對信號的其中另一信號。

在本發明的一實施例中，N型差動對包括第一N型電晶體、第二N型電晶體以及第一電流源。第一N型電晶體的第一端耦接第一共接端。第一N型電晶體的第二端耦接N型差動對的第一差動輸出端。第一N型電晶體的控制端耦接N型差動對的第一差動輸入端以接收節點電壓信號。第二N型電晶體的第一端耦接第一共接端。第二N型電晶體的第二端耦接N型差動對的第二差動輸出端。第二N型電晶體的控制端耦接N型差動對的第二差動輸入端以接收輸出電壓信號。第一電流源耦接在第一共接端與接 地電壓端之間。P型差動對包括第一P型電晶體、第二P型電晶體以及第二電流源。第一P型電晶體的第一端耦接第二共接端。第一P型電晶體的第二端耦接P型差動對的第一差動輸出端。第一P型電晶體的控制端耦接P型差動對的第一差動輸入端以接收節點電壓信號。第二P型電晶體的第一端耦接第二共接端。第二P型電晶體的第二端耦接P型差動對的第二差動輸出端。第二P型電晶體的控制端耦接P型差動對的第二差動輸入端以接收輸出電壓信號。第二電流源耦接在電源電壓端與第二共接端之間。

在本發明的一實施例中，第一共接端與N型差動對的第一差動輸入端之間具有外接電容。在過驅動模式下且輸出電壓信號進行下降轉態時，運算放大電路透過外接電容下拉節點電壓信號，從而增加輸出電壓信號的轉態幅度。

在本發明的一實施例中，第二共接端與P型差動對的第一差動輸入端之間具有外接電容。在過驅動模式下且輸出電壓信號進行上升轉態時，運算放大電路透過外接電容舉升節點電壓信號，從而增加輸出電壓信號的轉態幅度。

基於上述，在本發明實施例所提出的緩衝電路中，可以在N型差動對的第一共接端與第一差動輸入端之間另外外接電容，或是在P型差動對的第二共接端與第一差動輸入端之間另外外接電容，可在開關電路為關斷狀態時，藉由外接電容來增加輸出電壓信號的轉態幅度。如此一來，可有效提高輸出電壓信號的驅動能力以達到過驅動的效果。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧緩衝電路

120‧‧‧開關電路

140‧‧‧運算放大電路

142‧‧‧輸入級

144‧‧‧增益級

146‧‧‧輸出級

250、260‧‧‧電壓波形

A1、A1’‧‧‧電壓振幅

A2、A2’‧‧‧轉態幅度

ANC、APC‧‧‧共接點

C1、C2‧‧‧電容

CL‧‧‧電容

DP_N‧‧‧N型差動對

DP_P‧‧‧P型差動對

DPS1‧‧‧第一差動對信號

DPS2‧‧‧第二差動對信號

GND‧‧‧接地電壓端

HOD‧‧‧開關信號

I1、I2‧‧‧電流源

IN‧‧‧輸入端

IT1、IP1‧‧‧第一差動輸入端

IT2、IP2‧‧‧第二差動輸入端

MN1、MN2‧‧‧N型電晶體

MP1、MP2‧‧‧P型電晶體

ND‧‧‧節點

OP1、OT1‧‧‧第一差動輸出端

OP2、OT2‧‧‧第二差動輸出端

PWR‧‧‧電源電壓端

RL‧‧‧電阻

T0~T5‧‧‧時間點

TP1~TP5‧‧‧時段

VIN‧‧‧輸入電壓信號

VL‧‧‧負載電壓

VND‧‧‧節點電壓信號

VO‧‧‧輸出電壓信號

ΔV、ΔV’‧‧‧差值

下面的所附圖式是本發明之說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。

圖1是依照本發明一實施例所繪示的緩衝電路的電路方塊示意圖。

圖2是依照本發明一實施例所繪示的緩衝電路的信號時序示意圖。

圖3是依照本發明一實施例所繪示的運算放大電路的方塊示意圖。

圖4是依照本發明一實施例所繪示的輸入級的電路架構示意圖。

圖5是依照本發明一實施例所繪示的緩衝電路的信號時序示意圖。

圖6是依照本發明另一實施例所繪示的緩衝電路的信號時序示意圖。

現將詳細參考本發明之示範性實施例，在附圖中說明所 述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。

圖1是依照本發明一實施例所繪示的緩衝電路的電路方塊示意圖。請參照圖1，緩衝電路100包括開關電路120以及運算放大電路140，但本發明不限於此。開關電路120耦接在緩衝電路100的輸入端IN與節點ND之間，用以自輸入端IN接收輸入電壓信號VIN。開關電路120可受控於開關信號HOD而被導通或被關斷。於本實施例中，開關電路120可反應於邏輯高位準的開關信號HOD而被關斷，且可反應於邏輯低位準的開關信號HOD而被導通，但本發明不限於此。本領域具通常知識者皆知，開關電路120的導通與否與開關信號HOD的邏輯高低位準的關係是可以由設計者依實際需求來進行定義的。

運算放大電路140的非反相輸入端耦接節點ND。運算放大電路140的輸出端耦接運算放大電路140的反相輸入端。運算放大電路140的輸出端提供輸出電壓信號VO。輸出電壓信號VO可用來驅動外部的負載(例如液晶顯示器，但不限於此)。在圖1的實施例中，外部的負載以等效的電阻RL及電容CL來表示。

在本發明的一實施例中，開關電路120可例如是傳輸閘(transmission gate)，但本發明並不以此限。本發明並不限制開關電路120的實施方式。

以下搭配圖2說明緩衝電路100的運作。圖2是依照本發明一實施例所繪示的緩衝電路的信號時序示意圖。請合併參照 圖1及圖2，在輸入電壓信號VIN開始轉態的第一時段TP1(第四時段TP4)之後，開關電路120將自導通狀態被切換為關斷狀態，致使運算放大電路140操作在過驅動模式以增加輸出電壓信號VO的轉態幅度A2(A2’)。

詳細來說，輸入電壓信號VIN於時間點T0開始上升轉態。在經過第一時段TP1之後，於時間點T1，開關信號HOD由邏輯低位準切換至邏輯高位準，因此開關電路120被關斷，致使節點ND為浮接狀態。接著，運算放大電路140可透過外接電容來舉升節點ND的電壓(即節點電壓信號VND的電壓)，從而增加輸出電壓信號VO的轉態幅度A2，其中輸出電壓信號VO的轉態幅度A2大於輸入電壓信號VIN的電壓振幅A1。

在經過第二時段TP2之後，於時間點T2，開關信號HOD由邏輯高位準切換至邏輯低位準，因此開關電路120自關斷狀態被切換為導通狀態，致使節點ND的節點電壓信號VND追隨輸入電壓信號VIN，因此，運算放大電路140操作在正常驅動模式以讓輸出電壓信號VO也追隨輸入電壓信號VIN。

另外，在第三時段TP3之後，輸入電壓信號VIN於時間點T3開始下降轉態。在經過第四時段TP4之後，於時間點T4，開關信號HOD由邏輯低位準轉態至邏輯高位準，因此開關電路120被關斷，致使節點ND為浮接狀態。接著，運算放大電路140可透過外接電容來下拉節點ND的電壓(即節點電壓信號VND的電壓)，從而增加輸出電壓信號VO的轉態幅度A2’，其中輸出電壓 信號VO的轉態幅度A2’大於輸入電壓信號VIN的電壓振幅A1。

在經過第五時段TP5之後，於時間點T5，開關信號HOD由邏輯高位準切換至邏輯低位準，因此開關電路120自關斷狀態被切換為導通狀態，致使節點ND的節點電壓信號VND追隨輸入電壓信號VIN，因此，運算放大電路140操作在正常驅動模式以讓輸出電壓信號VO也追隨輸入電壓信號VIN。

由於運算放大電路140可在開關電路120為關斷狀態時(即第二時段TP2、第五時段TP5)增加輸出電壓信號VO的轉態幅度A2、A2’，故可有效提高輸出電壓信號VO的驅動能力以達到過驅動的效果，從而加快負載電壓VL的切換速度。如圖2所示，電壓波形250為採用本發明實施例的緩衝電路100所驅動後的負載電壓VL的電壓波形，而電壓波形260則為採用一般不具備過驅動功能的緩衝電路所驅動後的負載電壓VL的電壓波形。由圖2可明顯看出，電壓波形250的轉態速度明顯快於電壓波形260的轉態速度。

圖3是依照本發明一實施例所繪示的運算放大電路的方塊示意圖。請參照圖3。運算放大電路140包括輸入級142、增益級144以及輸出級146，但本發明不限於此。輸入級142用以接收節點電壓信號VND與輸出電壓信號VO，並且判定節點電壓信號VND與輸出電壓信號VO之間的電壓差，以產生第一差動對信號DPS1及第二差動對信號DPS2。增益級144耦接輸入級142以接收第一差動對信號DPS1及第二差動對信號DPS2，並據以產生對 應於此電壓差的電流。輸出級146耦接增益級144並產生輸出電壓信號VO。

在本發明的一實施例中，增益級144及輸出級146可分別採用已知的增益級電路及輸出級電路來實現。

圖4是依照本發明一實施例所繪示的輸入級的電路架構示意圖。請合併參照圖3及圖4。輸入級142可包括N型差動對DP_N以及P型差動對DP_P。N型差動對DP_N的第一差動輸入端IT1接收節點電壓信號VND。N型差動對DP_N的第二差動輸入端IT2接收輸出電壓信號VO。N型差動對DP_N的第一差動輸出端OT1輸出第一差動對信號DPS1的其中一信號。N型差動對DP_N的第二差動輸出端OT2輸出第一差動對信號DPS1的其中另一信號。

P型差動對DP_P的第一差動輸入端IP1接收節點電壓信號VND。P型差動對DP_P的第二差動輸入端IP2接收輸出電壓信號VO。P型差動對DP_P的第一差動輸出端OP1輸出第二差動對信號DPS2的其中一信號。P型差動對DP_P的第二差動輸出端OP2輸出第二差動對信號DPS2的其中另一信號。

詳細來說，N型差動對DP_N包括N型電晶體MN1、MN2以及電流源I1。N型電晶體MN1的第一端耦接共接端ANC。N型電晶體MN1的第二端耦接N型差動對DP_N的第一差動輸出端OT1。N型電晶體MN1的控制端耦接N型差動對DP_N的第一差動輸入端IT1以接收節點電壓信號VND。N型電晶體MN2的第一 端耦接共接端ANC。N型電晶體MN2的第二端耦接N型差動對DP_N的第二差動輸出端OT2。N型電晶體MN2的控制端耦接N型差動對DP_N的第二差動輸入端IT2以接收輸出電壓信號VO。電流源I1耦接在共接端ANC與接地電壓端GND之間。

P型差動對DP_P包括P型電晶體MP1、MP2以及電流源I2。P型電晶體MP1的第一端耦接共接端APC。P型電晶體MP1的第二端耦接P型差動對DP_P的第一差動輸出端OP1。P型電晶體MP1的控制端耦接P型差動對DP_P的第一差動輸入端IP1以接收節點電壓信號VND。P型電晶體MP2的第一端耦接共接端APC。P型電晶體MP2的第二端耦接P型差動對DP_P的第二差動輸出端OP2。P型電晶體MP2的控制端耦接P型差動對DP_P的第二差動輸入端IP2以接收輸出電壓信號VO。電流源I2耦接在電源電壓端PWR與共接端APC之間。

在本發明的一實施例中，N型電晶體MN1、MN2可例如是N型金氧半場效電晶體，且P型電晶體MP1、MP2可例如是P型金氧半場效電晶體，但本發明並不以此為限。

在本發明的一實施例中，共接端ANC與N型差動對DP_N的第一差動輸入端IT1之間具有電容C1，且共接端APC與P型差動對DP_P的第一差動輸入端IP1之間具有電容C2，其中電容C1是外接電容，且電容C2是外接電容，但本發明不限於此。

圖5是依照本發明一實施例所繪示的緩衝電路的信號時序示意圖。請合併參照圖1、圖4及圖5。輸入電壓信號VIN於時 間點T0開始上升轉態。由於開關信號HOD為邏輯低位準，故開關電路120為導通狀態，致使節點電壓信號VND追隨輸入電壓信號VIN。在第一時段TP1中，節點電壓信號VND追隨輸入電壓信號VIN由低電位逐漸轉換至高電位。然而，基於運算放大電路140內部的電路延遲以及外部的負載(例如電阻RL及電容CL)的影響，輸出電壓信號VO的上升轉態的速度較節點電壓信號VND的上升轉態的速度慢。由於運算放大電路140內部的N型差動對DP_N及P型差動對DP_P受節點電壓信號VND與輸出電壓信號VO控制，因此，在圖4所示的N型差動對DP_N中，電流大部分會自N型電晶體MN1流至電流源I1，致使共接點ANC的電壓追隨節點電壓信號VND。而在P型差動對DP_P中，電流源I2的電流大部分會流入P型電晶體MP2，致使共接點APC的電壓追隨輸出電壓信號VO。

於時間點T1，節點電壓信號VND的電壓趨近於輸入電壓信號VIN的電壓，故而開關信號HOD由邏輯低位準切換至邏輯高位準以將開關電路120關斷，致使節點ND為浮接狀態。此時，輸出電壓信號VO仍處於上升轉態的過程中，因此輸出電壓信號VO仍持續上升，且共接點APC的電壓亦追隨輸出電壓信號VO而持續上升。基於節點ND為浮接狀態，節點電壓信號VND將藉由外接電容C2而被共接點APC的電壓所舉升(boost)。如圖5所示，在第二時段TP2的過驅動模式下，節點電壓信號VND的電壓值被舉升至超過輸入電壓信號VIN的電壓值，導致輸出電壓信號 VO亦上升，從而增加了輸出電壓信號VO的轉態幅度而達到過驅動的效果。

值得一提的是，輸出電壓信號VO的轉態幅度A2與輸入電壓信號VIN的電壓振幅A1的差值ΔV，與輸入電壓信號VIN的電壓振幅A1正相關。也就是說，若輸入電壓信號VIN的電壓振幅A1越大，則差值ΔV亦越大，反之亦然。

在經過第二時段TP2之後，於時間點T2，開關信號HOD由邏輯高位準切換至邏輯低位準，因此開關電路120被導通，致使節點電壓信號VND以及輸出電壓信號VO追隨輸入電壓信號VIN。

圖6是依照本發明另一實施例所繪示的緩衝電路的信號時序示意圖。請合併參照圖1、圖4及圖6。輸入電壓信號VIN於時間點T3開始下降轉態。由於開關信號HOD為邏輯低位準，故開關電路120為導通狀態，致使節點電壓信號VND追隨輸入電壓信號VIN。在第四時段TP4中，節點電壓信號VND追隨輸入電壓信號VIN由高電位逐漸轉換至低電位。然而，基於運算放大電路140內部的電路延遲以及外部的負載(例如電阻RL及電容CL)的影響，輸出電壓信號VO的下降轉態的速度較節點電壓信號VND的下降轉態的速度慢。由於運算放大電路140內部的N型差動對DP_N及P型差動對DP_P受節點電壓信號VND與輸出電壓信號VO控制，因此，在圖4所示的N型差動對DP_N中，電流大部分會自N型電晶體MN2流至電流源I1，致使共接點ANC的電壓追 隨輸出電壓信號VO。而在P型差動對DP_P中，電流源I2的電流大部分會流入P型電晶體MP1，致使共接點APC的電壓追隨節點電壓信號VND。

於時間點T4，節點電壓信號VND的電壓趨近於輸入電壓信號VIN的電壓，故而開關信號HOD由邏輯低位準切換至邏輯高位準以將開關電路120關斷，致使節點ND為浮接狀態。此時，輸出電壓信號VO仍處於下降轉態的過程中，因此輸出電壓信號VO仍持續下降，且共接點ANC的電壓亦追隨輸出電壓信號VO而持續下降。基於節點ND為浮接狀態，節點電壓信號VND將藉由外接電容C1而被共接點ANC的電壓所下拉。如圖6所示，在第五時段TP5的過驅動模式下，節點電壓信號VND的電壓值被下拉至低於輸入電壓信號VIN的電壓值，導致輸出電壓信號VO亦下降，從而增加了輸出電壓信號VO的轉態幅度而達到過驅動的效果。

同樣地，輸出電壓信號VO的轉態幅度A2’與輸入電壓信號VIN的電壓振幅A1’的差值ΔV’，與輸入電壓信號VIN的電壓振幅A1’正相關。詳細來說，若輸入電壓信號VIN的電壓振幅A1’越大，則差值ΔV’亦越大，反之亦然。

在經過第五時段TP5之後，於時間點T5，開關信號HOD由邏輯高位準切換至邏輯低位準，因此開關電路120被導通，致使節點電壓信號VND以及輸出電壓信號VO追隨輸入電壓信號VIN。

綜上所述，在本發明實施例所提出的緩衝電路中，可在N型差動對的共接端與N型差動對的第一差動輸入端之間外接電容，以及可在P型差動對的共接端與P型差動對的第一差動輸入端之間外接電容，以在開關電路為關斷狀態時，藉由外接電容來增加輸出電壓信號的轉態幅度。如此一來，可有效提高輸出電壓信號的驅動能力以達到過驅動的效果。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧緩衝電路

120‧‧‧開關電路

140‧‧‧運算放大電路

CL‧‧‧電容

HOD‧‧‧開關信號

IN‧‧‧輸入端

ND‧‧‧節點

RL‧‧‧電阻

VIN‧‧‧輸入電壓信號

VL‧‧‧負載電壓

VND‧‧‧節點電壓信號

VO‧‧‧輸出電壓信號

Claims (9)

1. 一種緩衝電路，包括：一開關電路，耦接在該緩衝電路的一輸入端與一節點之間，用以自該輸入端接收一輸入電壓信號；以及一運算放大電路，該運算放大電路的非反相輸入端耦接該節點，且該運算放大電路的輸出端耦接該運算放大電路的反相輸入端並輸出一輸出電壓信號，其中在該輸入電壓信號開始轉態的一第一時段之後，該開關電路自一導通狀態被切換為一關斷狀態，致使該運算放大電路操作在一過驅動模式以透過一外接電容增加該輸出電壓信號的一轉態幅度，其中在該開關電路自該導通狀態被切換為該關斷狀態的一第二時段之後，該開關電路自該關斷狀態被切換為該導通狀態，致使該運算放大電路操作在一正常驅動模式以讓該輸出電壓信號追隨該輸入電壓信號。
2. 如申請專利範圍第1項所述的緩衝電路，其中在該過驅動模式下，該運算放大電路透過該外接電容舉升或下拉該節點的一電壓，從而增加該輸出電壓信號的該轉態幅度。
3. 如申請專利範圍第1項所述的緩衝電路，其中該輸出電壓信號的該轉態幅度與該輸入電壓信號的一電壓振幅之間的一差值與該輸入電壓信號的該電壓振幅正相關。
4. 如申請專利範圍第1項所述的緩衝電路，其中在該正常驅動模式下，該節點的一節點電壓信號追隨該輸入電壓信號。
5. 如申請專利範圍第1項所述的緩衝電路，其中該運算放大電路包括：一輸入級，用以接收該節點的一節點電壓信號與該輸出電壓信號，並且判定該節點電壓信號與該輸出電壓信號之間的一電壓差以產生一第一差動對信號及一第二差動對信號；一增益級，耦接該輸入級以接收該第一差動對信號及該第二差動對信號，並據以產生對應於該電壓差的一電流；以及一輸出級，耦接該增益級並產生該輸出電壓信號。
6. 如申請專利範圍第5項所述的緩衝電路，其中該輸入級包括：一N型差動對，該N型差動對的一第一差動輸入端接收該節點電壓信號，該N型差動對的一第二差動輸入端接收該輸出電壓信號，該N型差動對的一第一差動輸出端輸出該第一差動對信號的其中一信號，且該N型差動對的一第二差動輸出端輸出該第一差動對信號的其中另一信號；以及一P型差動對，該P型差動對的一第一差動輸入端接收該節點電壓信號，該P型差動對的一第二差動輸入端接收該輸出電壓信號，該P型差動對的一第一差動輸出端輸出該第二差動對信號的其中一信號，且該P型差動對的一第二差動輸出端輸出該第二差動對信號的其中另一信號。
7. 如申請專利範圍第6項所述的緩衝電路，其中：該N型差動對包括：一第一N型電晶體，該第一N型電晶體的一第一端耦接一第一共接端，該第一N型電晶體的一第二端耦接該N型差動對的該第一差動輸出端，且該第一N型電晶體的控制端耦接該N型差動對的該第一差動輸入端以接收該節點電壓信號；一第二N型電晶體，該第二N型電晶體的一第一端耦接該第一共接端，該第二N型電晶體的一第二端耦接該N型差動對的該第二差動輸出端，且該第二N型電晶體的控制端耦接該N型差動對的該第二差動輸入端以接收該輸出電壓信號；以及一第一電流源，耦接在該第一共接端與一接地電壓端之間，該P型差動對包括：一第一P型電晶體，該第一P型電晶體的一第一端耦接一第二共接端，該第一P型電晶體的一第二端耦接該P型差動對的該第一差動輸出端，且該第一P型電晶體的控制端耦接該P型差動對的該第一差動輸入端以接收該節點電壓信號；一第二P型電晶體，該第二P型電晶體的一第一端耦接該第二共接端，該第二P型電晶體的一第二端耦接該P型差動對的該第二差動輸出端，且該第二P型電晶體的控制端耦接該P型差動對的該第二差動輸入端以接收該輸出電壓信號；以及一第二電流源，耦接在一電源電壓端與該第二共接端之 間。
8. 如申請專利範圍第7項所述的緩衝電路，其中該外接電容耦接在該第一共接端與該N型差動對的該第一差動輸入端，其中在該過驅動模式下且該輸出電壓信號進行下降轉態時，該運算放大電路透過該外接電容下拉該節點電壓信號，從而增加該輸出電壓信號的該轉態幅度。
9. 如申請專利範圍第7項所述的緩衝電路，其中該外接電容耦接在該第二共接端與該P型差動對的該第一差動輸入端之間，其中在該過驅動模式下且該輸出電壓信號進行上升轉態時，該運算放大電路透過該外接電容舉升該節點電壓信號，從而增加該輸出電壓信號的該轉態幅度。

Images