KR101208847B1 - 리소그래피와 스페이서들을 이용한 패턴 형성 방법 - Google Patents

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Abstract

몇몇 실시예들은 패턴 형성 방법을 포함한다. 기능부들의 제1 세트는 기판 위에 포토리소그래피에 의해 형성되고, 이어서 기능부들의 제2 세트가 기판 위에 포토리소그래피에 의해 형성된다. 상기 제2 세트의 기능부들의 적어도 일부는 제1 세트의 기능부들과 번갈아 있다. 스페이서 재료는 제1 및 제2 세트들의 기능부들 위에 그리고 그 사이에 형성된다. 스페이서 재료는 제1 및 제2 세트들의 기능부들을 따라 스페이서들을 형성하도록 이방성 식각된다. 이어서, 제1 및 제2 세트들의 기능부들은 기판 위에 스페이서들의 패턴을 남겨 두도록 제거된다.

Description

리소그래피와 스페이서들을 이용한 패턴 형성 방법{METHODS OF FORMING PATTERNS UTILIZING LITHOGRAPHY AND SPACERS}
본 발명은 리소그래피와 스페이서들을 이용한 패턴 형성 방법에 관한 것이다.
매우 짧은 피치를 갖는 반복 패턴을 형성하기를 원하는 수많은 용례들이 존재한다. 예컨대, 집적 회로 제조는 메모리 저장 유닛들(즉, NAND 단위 셀들, 다이나믹 랜덤 액세스[DRAM] 단위 셀들, 크로스 포인트 메모리 단위 셀들 등)의 반복 패턴의 형성을 포함할 수 있다.
집적 회로 제조는 반도체 기판 위에 패터닝된 마스크의 형성과, 이후에 하나 이상의 식각들을 이용하여 마스크로부터 기판으로 패턴의 전사를 포함할 수 있다. 기판에 가해진 패턴은 집적 회로의 개별 구성요소들을 형성하도록 이용될 수 있다.
집적 회로 제조의 계속적인 목적은 집적 회로 밀도를 증가시키고, 이에 따라 개별 집적 회로 구성요소들의 크기를 감소시키는 것이다. 따라서, 밀도가 증가한 개별 기능부들을 갖는 패터닝된 마스크를 형성하는 계속적인 목적이 존재한다. 패터닝된 마스크가 기능부들의 반복 패턴들을 포함하는 경우에, 반복 패턴들을 보다 높은 밀도로 형성하는, 바꿔 말해서 감소하는 피치로 형성하는 계속적인 목적이 존재한다.
반복 패턴들이 높은 밀도로 형성될 수 있는 새로운 패턴들 형성 방법을 개발하는 것이 요망된다.
도 1 내지 도 9는 실시예의 다양한 프로세스 단계들에 도시된 반도체 웨이퍼 구조의 일부의 개략적인 단면도.
도 10 내지 도 17은 다른 실시예의 다양한 프로세스 단계들에 도시된 반도체 웨이퍼 구조의 일부의 개략적인 단면도.
몇몇 실시예들은 반복 패턴이 2개의 별개의 리소그래피 단계들을 이용하여 형성되는 방법을 포함한다. 각각의 리소그래피 단계들은 단계의 특정한 리소그래피 기법을 이용하여 얻어질 수 있는 최소의 기능부 크기를 갖는다. 예컨대, 리소그래피 단계가 포토리소그래피이면, 최소의 기능부 크기는 포토리소그래피 중에 사용되는 파장에 의해 지시될 수 있다.
2개의 별개의 리소그래피 단계들의 사용은 반복 패턴이 단독으로 사용되는 어느 하나의 리소그래피 단계에 의해 달성될 수 있는 피치보다 작은 피치로 형성될 수 있게 한다. 반복 패턴의 피치는 리소그래피로 형성된 기능부들에 인접하게 제공되는 스페이서의 사용에 의해 더 감소될 수 있다.
도 1 내지 도 17을 참조하여 실시예들을 설명한다.
도 1을 참조하면, 반도체 구조(10)의 일부를 도시하고 있다. 반도체 구조(10)는 베이스(12)와, 이 베이스 위의 재료(14)를 포함한다.
베이스(12)는 예컨대 단결정 실리콘 웨이퍼 등의 반도체 웨이퍼에 대응할 수 있다.
재료(14)는 집적 회로를 형성하도록 패터닝되는 재료를 나타낸다. 재료(14)는 전기 절연성 재료(예컨대, 질화실리콘, 이산화실리콘 등 중에 하나 이상을 포함할 수 있음), 전기 도전성 재료(예컨대, 다양한 금속들, 금속 함유 복합물, 도전성 도핑된 반도체 재료 등 중에 하나 이상을 포함할 수 있음) 또는 반도전성 재료(예컨대, 실리콘, 게르마늄 등)일 수 있다. 단일 재료(14)만이 베이스(12)에 의해 지지된 상태로 도시되어 있지만, 몇몇 실시예에서는 다중 재료들이 도 1의 처리 단계에서 베이스에 의해 지지될 수 있다. 예컨대, 베이스(12) 위에 NAND 단위 셀들을 형성하는 것이 요망되면, 베이스(12) 위에 적층된 복수 개의 게이트 재료들이 존재할 수 있고, 그러한 게이트 재료들은 궁극적으로는 베이스(12)에 의해 지지되는 복수 개의 게이트 구조들을 형성하도록 동시에 패터닝된다. 다른 예로서, 크로스 포인트 메모리를 형성하는 것이 요망되면, 베이스(12) 위에 적층된 복수 개의 재료들이 존재할 수 있고, 그러한 재료들은 궁극적으로는 베이스(12)를 가로질러 연장되는 복수 개의 라인들을 형성하도록 동시에 패터닝된다. 또 다른 예로서, DRAM을 형성하는 것이 요망되면, 베이스(12) 위에 적층되는 복수 개의 재료들이 존재할 수 있고, 그러한 재료들은 궁극적으로는 베이스(12)를 가로질러 연장되는 워드 라인들 및/또는 비트 라인들을 형성하도록 동시에 패터닝된다.
몇몇 실시예에서, 재료(14)가 생략될 수 있고, 마스킹 패턴(도 8을 참조하여 아래에서 논의됨)이 베이스(12)의 반도체 재료 상에 직접 형성될 수 있다. 이어서, 마스킹 패턴은 이후에 베이스(12)에 식각되는 개구들의 위치를 정의하도록 사용될 수 있다.
베이스(12)와 재료(14)는 함께 반도체 기판이라고 칭할 수 있다. "반도전성 기판" 및 "반도체 기판"이라는 용어는, 제한하지는 않지만 반도전성 웨이퍼 등의 반도전성 재료들(단독으로 또는 다른 재료들을 위에 포함하는 조립체로)과, 반도전성 재료층들(단독으로 또는 다른 재료들을 위에 포함하는 조립체로)을 비롯한 반도전성 재료를 포함하는 임의의 구조를 의미한다. "기판"이라는 용어는 제한하지는 않지만 전술한 반도전성 기판들을 비롯한 임의의 지지 구조를 말한다.
도 2를 참조하면, 마스킹 기능부들(16)의 제1 세트가 재료(14) 위에 리소그래피에 의해 형성된다. 마스킹 기능부들의 제1 세트는, 예컨대 포토레지스트를 포함할 수 있고, 포토레지스트 처리에 의해 형성될 수 있다. 구체적으로, 포토레지스트층이 재료(14) 위에 형성된 다음, 화학 방사선 및 적절한 현상제에 노출되어 도시된 패턴의 기능부들(16)을 남겨 놓을 수 있다. 이와 달리, 마스킹 기능부들(16)은 예컨대 임프린트 리소그래피 등의 리소그래피 방법에 의해 형성될 수 있다. 마스킹 기능부들(16)은 이후의 처리에서 형성되는 다른 마스킹 기능부들과 구별하도록 제1 마스킹 기능부들이라고 칭할 수 있다.
각각의 개별 마스킹 기능부들(16)은 약 3x의 폭을 갖는데, 여기서 "x"는 궁극적으로 기능부들(16)들로부터 형성되는 구조들의 반복 패턴에 가해질 치수이다(그러한 구조들은 도 8에 도시되고 설명됨). 마스킹 기능부들은 폭(3x)이 마스킹 기능부들을 형성하도록 사용되는 리소그래피 방법으로 달성될 수 있는 최소 폭에 대응하도록 형성될 수 있고, 몇몇 실시예에서 그러한 폭은 약 30 나노미터 내지 약 60 나노미터일 수 있다.
마스킹 기능부들(16)은 서로 간극들(18)에 의해 떨어져 있다. 그러한 간극들은 이후에 형성되는 다른 간극들과 구별하도록 제1 간극들이라고 칭할 수 있다. 제1 간극들은 약 5x의 폭을 갖는다.
마스킹 기능부들(16)은 재료(14)을 가로지르는 반복 패턴을 형성한다. 그러한 반복 패턴은 마스킹 기능부와 인접한 간극을 가로지르는 거리에 대응하는 피치를 갖고, 이 피치는 도시된 실시예서 약 8x이다.
도 2의 마스킹 기능부들 중 2개를 기능부들(20, 22)이라고 각각 지시한다. 그러한 마스킹 기능부들은 서로 인접한 한쌍의 기능부들을 나타낸다.
마스킹 기능부들(16)은 기능부들(16) 위에 포토레지스트의 이후의 증착 중에 사용되는 솔벤트에 불용해성이 되도록 처리될 수 있다. 그러한 처리는, 예컨대 마스킹 기능부들(16)의 노출된 표면들을 따라 보호 재료의 박층(미도시)의 형성, 마스킹 기능부들에 걸쳐 화학적 변화(화학적 가교 등)의 유도 및/또는 마스킹 기능부들의 노출된 외표면들을 따라 (플라스마에서 할로겐에 대한 노출 등을 통해) 화학적 변화의 유도를 포함할 수 있다. "솔벤트 캐스팅"이라는 용어는 기능부들 위에 추가 포토레지스트의 증착을 위해 사용되는 솔벤트에서 패터닝된 포토레지스트 기능부들의 문제의 용매화를 설명하도록 사용된다. 따라서, 기능부들(16)의 처리는 기능부들이 솔벤트 캐스팅에 저항하게 하는 처리를 칭할 수 있다.
도 3을 참조하면, 마스킹 기능부들(24)의 제2 세트가 재료(14) 위에 리소그래피에 의해 형성된다. 마스킹 기능부들(24)은 포토레지스트 기능부들에 대응할 수 있고, 기능부들(16)이 솔벤트 캐스팅에 저항하게 되도록 처리된 후에 포토레지스트 처리를 이용하여 도시된 패턴으로 형성될 수 있다.
제2 마스킹 기능부들(24)은 제2 마스킹 기능부들을 제1 마스킹 기능부들과 구별하는 데에 도움이 되도록 도 3에 음영선으로 도시되어 있다. 제2 마스킹 기능부들의 음영선과 음영선이 없는 제1 마스킹 기능부들은 제1 및 제2 마스킹 기능부들 간에 사용된 재료들의 차이를 나타내지 않고, 제1 및 제2 마스킹 기능부들은 몇몇 실시예들에서 서로 동일한 합성물일 수 있고, 다른 실시예들에서는 상이한 합성물일 수 있다.
제2 마스킹 기능부들(24)은 도 3의 단면에서 제1 마스킹 기능부들(16)과 번갈아 있다. 도시된 모든 제2 마스킹 기능부들은 제1 마스킹 기능부들과 번갈아서 도시되어 있지만, 다른 실시예들에서는 제1 마스킹 기능부들과 번갈아 있지 않게 형성된 몇몇 제2 마스킹 기능부들이 존재할 수 있다.
개별 제2 마스킹 기능부들(24)은 약 3x의 폭을 갖고, 서로 약 5x의 거리 만큼 떨어져 있다. 따라서, 도시된 실시예에서, 제2 마스킹 기능부들은 (제1 마스킹 기능부들처럼) 약 8x의 피치로 형성된다. 각 제2 마스킹 기능부들(24)은 인접한 제1 마스킹 기능부들(16) 사이의 간극(18; 도 2) 내에서 대략 중앙에 배치되도록 도시되어 있다. 예컨대, 제2 마스킹 기능부들 중 하나는 참조 번호 25로 지시되어 있고, 인접한 제1 마스킹 기능부들(20, 22) 사이의 간극 내에서 대략 중앙에 배치되어 있다.
제2 마스킹 기능부들은 약 x의 폭을 갖는 공간을 개재함으로써 인접한 제1 마스킹 기능부들로부터 떨어져 있다. 몇몇 실시예들에서, 제1 및 제2 마스킹 기능부들은 개재 공간(26)에 의해 서로 분리되는 복수 개의 별개의 기능부들이 되도록 함께 고려될 수 있다.
도 4 및 도 5를 참조하면, 마스킹 기능부들(16, 24)은 약 3x에서 약 x로 마스킹 기능부들의 측방향 두께를 감소시키도록 측방향 트리밍을 받는다. 측방향 트리밍은 궁극적으로 마스킹 기능부들로부터 제거되는 점선 구역을 도시함으로써 도 4에 개략적으로 도시되어 있고, 도 5는 측방향 트리밍의 완료 후에 마스킹 기능부들을 도시하고 있다. 도 5의 트리밍된 마스킹 기능부들은 x의 폭을 갖고, 3x의 거리 만큼 서로 떨어져 있다. 바꿔 말하면, 측방향 트리밍은 개재 공간(26)의 크기를 x에서 3x로 증가시킨다.
측방향 트리밍은 마스킹 기능부들(16, 24)의 폭들을 약 2/3만큼 감소시키는 것으로 도시되어 있지만, 다른 실시예들에서 측방향 트리밍은 폭들을 다른 양(예컨대, 약 2/3 내지 3/4 등) 만큼 감소시킬 수 있다. 몇몇 실시예들에서, 측방향 트리밍은 마스킹 기능부들(16, 24)의 폭들을 약 10퍼센트 내지 약 80퍼센트 만큼 감소시킬 수 있다.
도시된 실시예들에서, 측방향 트리밍은 마스킹 기능부들의 측방향 폭들만을 감소시키고, 마스킹 기능부들의 높이는 감소시키지 않는다. 그러한 것이 이상적인 실시예일 수 있고, 다른 실시예들에서는 높이들이 약간 감소되도록 마스킹 기능부들의 높이들이 측방향 트리밍에 의해 영향을 받을 수 있다. 또한, 측방향 트리밍은 마스킹 기능부들의 형태를 변경시킬 수 있어, 마스킹 기능부들은 측방향 트리밍 후에 약간 돔 형태로 종결된다.
측방향 트리밍은 임의의 적절한 프로세스에 의해 달성될 수 있다. 몇몇 실시예들에서, 마스킹 기능부들은 포토레지스트로 이루어지고, 측방향 트리밍은 하나 이상의 패시베이션 첨가제(예컨대, CH2F2)를 갖는 O2 기반 플라스마를 사용한다.
도 6을 참조하면, 마스킹 기능부들(16, 24) 위에 및 그 사이에 스페이서 재료(30)가 형성된다. 스페이서 재료(30)는 약 x의 두께로 형성되고, 이에 따라 스페이서 재료는 부분적으로 개재 공간(26)을 채운다. 구체적으로, 스페이서 재료(30)는 마스킹 기능부들(16, 24)의 노출된 표면들을 따라 약 두께(x)의 층을 형성하고 개재 공간(26) 내에 약 폭(x)의 간극을 남겨 둔다.
스페이서 재료(30)는, 예컨대 스핀온 방법론, 원자층 증착(Atomic Layer Deposition, ALD) 및 화학적 기상 증착(Chemical Vapor Deosition, CVD)을 비롯하여 임의의 적절한 프로세스에 의해 형성될 수 있다. 스페이서 재료(30)는 마스킹 기능부들이 이후의 처리에서 스페이서 재료에 대해 선택적으로 제거될 수 있도록 마스킹 기능부들(16, 24)의 복합물과 상이한 복합물로 이루어진다. 몇몇 실시예들에서, 스페이서 재료는 예컨대 이산화실리콘 등의 산화물을 포함하거나 실질적으로 산화물로 이루어지거나 산화물로 이루어진다.
도 7을 참조하면, 스페이서 재료(30)는 마스킹 기능부들(16, 24)의 측벽을 따라 복수 개의 별개의 스페이서(32)를 형성하도록 이방성 식각된다.
도 8을 참조하면, 마스킹 기능부들(16, 24; 도 7)은 스페이서(32)에 대해 선택적으로 제거된다. 마스킹 기능부들이 포토레지스트를 포함하고 스페이서가 이산화실리콘을 포함하는 실시예들에서, 그러한 제거는 포토레지스트의 산화를 이용할 수 있다.
도 8의 스페이서들(32)은 재료(14)를 가로질러 반복 패턴을 형성한다. 구체적으로, 각 스페이서들은 약 x의 폭을 갖고, 스페이서들은 또한 약 x의 폭을 갖는 간극들(34) 만큼 서로 분리되어 있다. 따라서, 스페이서들(32)은 약 2x의 피치, 또는 바꿔 말해서 도 2의 처리 단계에서 마스킹 기능부들(16)의 제1 세트의 초기 피치의 약 1/4인 피치를 갖는 반복 패턴을 형성한다. 스페이서들(32)의 패턴은 4F2 레이아웃을 형성하도록 이용될 수 있다.
도 9를 참조하면, 스페이서들(32)의 패턴은 하나 이상의 적절한 식각을 이용하여 아래의 재료(14)에 전사된다. 전술한 바와 같이, 베이스(12)와 재료(14)는 몇몇 실시예들에서 함께 반도체 기판으로 고려될 수 있다. 따라서, 아래의 재료(14)로 패터닝되는 전사는 몇몇 실시예들에서 반도체 기판으로 패터닝되는 전사로 고려될 수 있다. 스페이서들의 패턴은 단지 재료(14)로 전사되는 것으로 도시되어 있지만, 다른 실시예들에서 패턴은 하나 이상의 적절한 식각을 이용하여 재료(14)를 통해 아래의 베이스(12)로 전사될 수 있다.
몇몇 실시예들에서, 재료(14)는 메모리 아키텍쳐(예컨대, NAND, DRAM 및/또는 크로스 포인트 메모리)의 제조를 위해 사용되는 하나 이상의 재료들을 나타낼 수 있다. 그러한 실시예들에서, 스페이서(32)로부터 재료(14)로의 패턴의 전사는 메모리 아키텍쳐의 구조들로 하나 이상의 재료들의 패터닝을 나타낼 수 있다. 예컨대, 재료(14)의 패터닝은 NAND 단위 셀들의 하나 이상의 게이트 재료들의 패터닝을 나타낼 수 있고, 크로스 포인트 메모리 셀들의 복수 개의 라인들의 패터닝을 나타낼 수 있고/있거나, DRAM의 워드 라인들 및/또는 비트 라인들의 패터닝을 나타낼 수 있다.
도 1 내지 도 9의 실시예들은 제1 및 제2 마스킹 기능부들을 리소그래피에 의해 형성한 다음, 스페이서 재료를 형성하기 전에 공통의 프로세스 단계에서 제1 및 제2 마스킹 기능부들을 측방향으로 트리밍하는 것을 포함한다. 다른 실시예들에서, 제1 마스킹 기능부들은 제2 마스킹 기능부들을 형성하기 전에 형성되고 측방향으로 트리밍될 수 있다. 제2 마스킹 기능부들은 제1 마스킹 기능부들을 측방향으로 트리밍하는 데에 사용되는 것과 별개의 프로세스 단계에서 측방향으로 트리밍될 수 있다. 도 10 내지 도 17은 제1 및 제2 마스킹 기능부들이 서로에 대해 별개의 처리 단계들에서 측방향으로 트리밍되는 예시적인 프로세스를 도시하고 있다. 도 10 내지 도 17을 설명하기 위하여 적절한 경우에 위에서 도 1 내지 도 9를 설명하는 데에 사용된 것과 유사한 넘버링을 이용할 것이다.
도 10을 참조하면, 도 2를 참조하여 논의된 것과 동일한 처리 단계에서의 구조(10)를 도시하고 있다. 따라서, 제1 마스킹 기능부들(16)은 재료(14) 위에 리소그래피에 의해 형성된 후의 상태로 도시되어 있다. 제1 마스킹 기능부들은 포토레지스트를 포함할 수 있고 포토리소그래피 처리에 의해 형성될 수 있다. 제1 마스킹 기능부들은 재료(14)를 가로질러 연장되는 마스킹 기능부들의 제1 세트에 대응한다. 마스킹 기능부들이 포토레지스트로 구성되는 실시예들에서, 마스킹 기능부들은 포토레지스트 기능부들이라 칭할 수 있다. 개별 마스킹 기능부들(16) 각각은 약 3x(몇몇 실시예들에서는 약 3x 내지 약 4x일 수 있음)의 폭을 갖고, 마스킹 기능부들(16)은 약 5x(몇몇 실시예들에서는 약 4x 내지 약 5x일 수 있음)의 폭을 갖는 제1 간극들(18) 만큼 서로 떨어져 있다. 마스킹 기능부들(16)은 재료(14)를 가로질러 반복 패턴을 형성하고, 그러한 반복 패턴은 약 8x의 피치를 갖는다. 따라서, 마스킹 기능부들(16)은 도시된 실시예에서 피치의 약 3/8인 폭을 갖는다.
도 11을 참조하면, 포토레지스트 기능부들(16)은 포토레지스트 기능부들의 폭들을 약 2/3 만큼 감소시키도록 측방향으로 트리밍된다. 따라서, 나머지 포토레지스트 기능부들(16)은 약 x의 폭들을 갖는다. 포토레지스트 기능부들의 폭들의 감소는 간극들(18)의 폭들을 약 7x로 증가시킨다. 포토레지스트 기능부들(16) 및 간극들(18)은 함께 도 10의 반복 패턴의 피치(8x)에 남아 있지만 도 10의 처리 단계에서 기능부들(16)에 의해 소비된 피치의 3/8보다 피치의 약 1/8을 소비하는 포토레지스트 기능부들(16)을 갖는 반복 패턴을 형성한다.
측방향 트리밍은 임의의 적절한 프로세스에 의해 달성될 수 있다. 몇몇 실시예들에서, 마스킹 기능부들은 포토레지스트로 이루어지고, 측방향 트리밍은 하나 이상의 패시베이션 첨가제(예컨대, CH2F2)를 갖는 O2 기반 플라스마를 사용한다.
도 12를 참조하면, 마스킹 기능부들(16)은 트리밍된 기능부들이 제2 마스킹 패턴(제2 마스킹 패턴은 도 13에 도시됨)에 사용되는 재료의 솔벤트 캐스팅에 저항하게 하도록 처리되고, 기능부들이 이후의 처리(구체적으로, 도 14를 참조하여 후술되는 처리)에 사용될 측방향 트리밍에 저항하게 하도록 처리된다.
마스킹 기능부들(16)의 처리는 마스킹 기능부들이 이후의 솔벤트 캐스팅 및 측방향 트리밍에 저항하게 하는 임의의 적절한 처리일 수 있다. 도시된 실시예에서, 보호 재료(50)의 박층은 마스킹 기능부들(16)의 모든 노출된 표면을 따라 형성된다. 보호 재료(50)는 산화물일 수 있고, 몇몇 실시예들에서 이산화실리콘을 포함하거나, 실질적으로 이산화실리콘으로 이루어지거나 이산화실리콘으로 이루어질 수 있다. 보호 재료(50)는 보호 재료와 마스킹 기능부들(16)의 조합된 폭이 여전히 약 x가 되도록 충분히 얇게 형성될 수 있고, 몇몇 실시예들에서 보호 재료(50)의 두께는 약 50 옹스트롬 미만, 예컨대 약 10 옹스트롬 내지 약 30 옹스트롬 등일 수 있다.
보호 재료(50)는 임의의 적절한 처리에 의해 형성될 수 있고, 몇몇 실시예들에서 ALD에 의해 형성될 수 있다.
이후의 솔벤트 캐스팅 및 측방향 트리밍에 저항하게 하도록 마스킹 기능부들(16)을 처리하는 다른 방법은 마스킹 기능부들에 걸쳐 화학적 변화를 유도하는 마스킹 기능부들의 열처리이다. 예컨대, 마스킹 기능부들(16)은 가교제를 포함하도록 형성될 수 있고, 마스킹 기능부들의 처리는 마스킹 기능부들을 마스킹 기능부들에 걸쳐 가교를 유도하는 온도로 가열하는 것을 포함할 수 있다.
이후의 솔벤트 캐스팅 및 측방향 트리밍에 저항하게 하도록 마스킹 기능부들(16)을 처리하는 또 다른 방법은 마스킹 기능부들의 노출된 외표면을 따라 화학적 변화를 유도하는 마스킹 기능부들의 외표면의 화학적 처리이다. 화학적 처리는 노출된 표면이 이후의 솔벤트 캐스팅 및 측방향 트리밍에 저항하게 하도록 플라스마에서 할로겐(예컨대, 플루오르)에 대한 노출을 포함할 수 있다.
마스킹 기능부들을 이후의 측방향 트리밍 및/또는 솔벤트 캐스팅에 저항하게 하는 다양한 방법들은 마스킹 기능부들의 "고착(freezing)"이라고 칭할 수 있는데, 방법들은 기능부들이 이후의 솔벤트 캐스팅 및/또는 측방향 트리밍 상태에 노출되는 동안에 기능부들을 특정한 형태로 실질적으로 고착시킨다.
도 13을 참조하면, 제2 마스킹 기능부들(24)이 재료(14) 위에 형성된다. 제2 마스킹 기능부들은 포토리소그래피에 의해 형성된 포토레지스트 기능부들에 대응할 수 있고, 제1 마스킹 기능부들(16)과 번갈아 있다. 도시된 실시예에서, 제2 마스킹 기능부들(24)은 보호 재료(50) 위에 형성된다. 도 12의 마스킹 기능부들의 처리가 "고착" 처리를 유도하지만 보호 재료의 이용을 포함하지 않는 다른 실시예들에서, 제2 마스킹 기능부들(24)은 재료(14)에 대해 직접 형성될 수 있다.
제2 마스킹 기능부들(24)은 폭(3x)(몇몇 실시예들에서 약 3x 내지 약 4x의 폭일 수 있음)을 갖고, 피치(8x)로 형성된다. 제2 마스킹 기능부들(24)은 간극들(18; 도 12) 내에 형성되고 그러한 간극들 내에서 중앙에 배치된다. 따라서, 제2 마스킹 기능부들(24)은 약 2x(몇몇 실시예들에서 약 x 내지 약 2x의 폭일 수 있음)의 폭들을 갖는 개재 간극들(52)에 의해 제1 마스킹 기능부들(16)로부터 떨어져 있다.
도 14를 참조하면, 제2 마스킹 기능부들(24)은 제2 마스킹 기능부들의 측방향 폭들을 약 2/3 만큼 감소시키도록 측방향으로 트리밍된다. 따라서, 나머지 마스킹 기능부들(24)은 약 x의 측방향 폭들을 갖는다. 제1 마스킹 기능부들(16)은 도 12를 참조하여 전술한 처리[그러한 처리는 도시된 실시예에서 보호층(50)의 형성임]에 의해 보호되는 제1 마스킹 기능부들(16)로 인해 제2 마스킹 기능부들(24)의 측방향 폭들의 감소 중에 실질적으로 변경되지 않는다.
제2 마스킹 기능부들(24)의 측방향 트리밍은 간극들(52)의 폭들을 약 3x로 연장시킨다.
트리밍된 제2 마스킹 기능부들(24)과 트리밍된 제1 마스킹 기능부들(16)은 함께 재료(14)를 가로지르는 반복 패턴을 형성한다. 그러한 반복 패턴은 약 x의 폭들을 갖는 마스킹 기능부들(24, 16)을 포함하고, 약 3x의 폭들을 갖는 간극들(52)을 포함한다. 그러한 반복 패턴은 약 4x의 피치를 갖는다. 제1 및 제2 마스킹 기능부들의 반복 패턴을 설명할 때에, 보호 재료(50)는 전체 라인 폭들에 고려하거나 고려하지 않을 수 있다. 이는 보호 재료(50)가 마스킹 기능부들(24, 16)에 대응하는 반복 패턴에 강한 영향을 주지 않도록 충분히 얇게 형성될 수 있기 때문이다.
도 15를 참조하면, 스페이서 재료(30)가 마스킹 기능부들(16, 24) 사이에 형성된다. 스페이서 재료(30)는 약 x의 두께로 형성되고, 이에 따라 스페이서 재료는 개재 공간(52)을 부분적으로 채운다. 구체적으로, 스페이서 재료(30)는 마스킹 기능부들(16, 24)의 노출된 표면을 따라 약 두께(x)의 층을 형성하고 개재 공간(52) 내에 약 폭(x)의 간극을 남겨 둔다.
몇몇 실시예들에서, 스페이서 재료는 예컨대 이산화실리콘 등의 산화물을 포함하거나 실질적으로 산화물로 이루어지거나 산화물로 이루어진다.
도 16을 참조하면, 스페이서 재료(30)는 마스킹 기능부들(16, 24)의 측벽들을 따라 복수 개의 별개의 스페이서들(32)을 형성하도록 이방성 식각된다. 도시된 실시예에서, 스페이서들(32)은 제2 마스킹 기능부들(24)의 측벽들에 대해 직접적으로 접하고, 마스킹 기능부들(16)의 측벽들로부터는 보호 재료(50) 만큼 떨어져 있다. 마스킹 기능부들(16)이 보호 재료(50)의 형성을 포함하지 않는 방법에 의해 트리밍에 저항하도록 처리된 실시예들(그러한 처리는 도 12를 참조하여 전술하였음)에서, 스페이서들(32)은 마스킹 기능부들(16)에 대해 직접적으로 접할 수 있다. 스페이서들(32)은 약 x의 두께들을 갖는다.
도 17을 참조하면, 마스킹 기능부들(16, 24; 도 16)은 스페이서들(32)에 대해 선택적으로 제거된다. 마스킹 기능부들이 포토레지스트를 포함하고 스페이서들이 이산화실리콘을 포함하는 실시예들에서, 그러한 제거는 포토레지스트의 산화를 이용할 수 있다. 도시된 실시예에서, 얇은 양의 보호 재료(50)는 마스킹 기능부들(16; 도 16) 위에서 제거되어 기능부들을 노출시켜, 기능부들은 이후에 스페이서들(32)에 대해 선택적인 식각에 의해 제거될 수 있다. 얇은 양의 보호 재료(50)의 제거는 보호 재료(50)가 이산화실리콘을 포함하는 실시예들에서 산화물 식각액에 대한 잠시간의 노출을 포함할 수 있다.
도 17의 스페이서(32)는 재료(14)를 가로지르는 반복 패턴을 형성한다. 구체적으로, 각 스페이서들은 약 x의 폭을 갖고, 스페이서들은 또한 약 x의 폭들을 갖는 간극들(34)에 의해 서로 떨어져 있다. 따라서, 스페이서들(32)은 약 2x의 피치, 또는 바꿔 말해서 도 10의 처리 단계에서 마스킹 기능부들(16)의 제1 세트의 초기 피치의 약 1/4인 피치를 갖는 반복 패턴을 형성한다.
도 17의 스페이서들의 반복 패턴은 도 8을 참조하여 전술한 것과 유사하다. 그러나, 도 17에 도시된 실시예에서, 스페이서(32)는 보호 재료(50) 위에 있고, 제1 마스킹 기능부들(16; 도 16)에 인접하게 형성된 스페이서들은 또한 그 측벽들을 따라 보호 재료(50)를 갖는다. 보호 재료(50)는 도 17의 패턴이 도 8의 패턴과 동일하게 사용될 수 있도록 스페이서들에 의해 형성된 반복 패턴을 실질적으로 변경하지 않도록 충분히 얇게 형성될 수 있다. 다른 실시예들에서, 재료(50)가 생략되고, 제1 마스킹 기능부들(16)은 마스킹 기능부들(16)을 측방향 트리밍에 저항하게 하는 다른 방법들에 의해 처리된다(그러한 방법들은 도 12를 참조하여 전술됨). 그러한 다른 실시예들에서, 도 17의 구조는 도 8과 동일할 수 있다.
도 17의 구조는 스페이서들의 패턴을 그러한 스페이서들의 아래에 있는 기판으로 연장시키도록 도 9와 유사한 이후의 처리로 제공될 수 있다. 반복 패턴이 요망되는 어떤 것을 형성하도록 사용될 그러한 패터닝은 몇몇 실시예들에서, 예컨대 NAND 아키텍쳐, DRAM 아키텍쳐, 및/또는 크로스 포인트 메모리 아키텍쳐 등의 메모리 아키텍쳐를 형성하도록 사용될 수 있다.

Claims (33)

  1. 패턴 형성 방법으로서,
    기판 위에 마스킹 기능부들의 제1 세트를 리소그래피에 의해 형성하는 단계로서, 상기 제1 세트의 한쌍의 기능부들은 서로 인접하고 제1 간극에 의해 서로 떨어져 있는 단계와,
    상기 기판 위에 마스킹 기능부들의 제2 세트를 리소그래피에 의해 형성하는 단계로서, 상기 제2 세트의 기능부들 중 적어도 하나는 상기 제1 세트의 인접한 기능부들 사이에서 상기 제1 간극 내에 있고, 상기 제1 및 제2 세트들의 상기 마스킹 기능부들은 개재 공간들에 의해 서로 분리된 복수 개의 별개의 기능부들인 단계와,
    상기 제1 및 제2 세트들의 상기 마스킹 기능부들 위에 그리고 제1 세트의 마스킹 기능부와 제2 세트의 마스킹 기능부 사이에 스페이서 재료를 형성하는 단계와,
    상기 제1 및 제2 세트들의 상기 마스킹 기능부들을 따라 스페이서들을 형성하도록 상기 스페이서 재료를 이방성 식각하는 단계와,
    상기 제1 및 제2 세트들의 상기 마스킹 기능부들을 제거하여 상기 기판 위에 스페이서들의 패턴을 남겨 두는 단계
    를 포함하는 패턴 형성 방법.
  2. 청구항 1에 있어서,
    마스킹 기능부들의 상기 제1 세트를 리소그래피에 의해 형성하는 상기 단계는 상기 제1 세트를 포토레지스트 기능부들의 제1 세트로서 포토리소그래피에 의해 형성하는 단계를 포함하고, 마스킹 기능부들의 상기 제2 세트를 리소그래피에 의해 형성하는 상기 단계는 상기 제2 세트를 포토레지스트 기능부들의 제2 세트로서 포토리소그래피에 의해 형성하는 단계를 포함하는 것인 패턴 형성 방법.
  3. 청구항 2에 있어서, 포토레지스트 기능부들의 상기 제2 세트를 형성하기 전에 상기 제1 세트의 상기 포토레지스트 기능부들의 폭이 줄어들도록 포토레지스트 기능부들의 상기 제1 세트의 포토레지스트를 측방향으로 트리밍하는 단계를 더 포함하는 패턴 형성 방법.
  4. 청구항 3에 있어서, 상기 스페이서 재료를 형성하기 전에 상기 제2 세트의 상기 포토레지스트 기능부들의 폭이 줄어들도록 포토레지스트 기능부들의 상기 제2 세트의 포토레지스트를 측방향으로 트리밍하는 단계를 더 포함하는 패턴 형성 방법.
  5. 청구항 3에 있어서,
    폭이 줄어든 상기 제1 세트의 포토레지스트 기능부들을 처리하여 그러한 폭이 줄어든 상기 제1 세트의 포토레지스트 기능부들이 이후의 트리밍에 저항하게 하는 단계와,
    상기 처리 후에, 상기 스페이서 재료를 형성하기 전에 상기 제2 세트의 상기 포토레지스트 기능부들의 폭이 줄어들도록 포토레지스트 기능부들의 상기 제2 세트를 측방향으로 트리밍하는 단계
    를 더 포함하는 패턴 형성 방법.
  6. 청구항 2에 있어서, 상기 제1 세트의 상기 포토레지스트 기능부들은 제1 피치에 있도록 형성되고, 상기 제2 세트의 상기 포토레지스트 기능부들은 제2 피치에 있도록 형성되며, 상기 제2 피치는 상기 제1 피치와 동일한 것인 패턴 형성 방법.
  7. 청구항 6에 있어서, 상기 스페이서 재료를 형성하기 전에 포토레지스트 기능부들의 상기 제1 및 제2 세트들의 포토레지스트를 측방향으로 트리밍하는 단계를 더 포함하는 패턴 형성 방법.
  8. 청구항 7에 있어서, 포토레지스트 기능부들의 상기 제1 및 제2 세트들의 포토레지스트의 상기 측방향 트리밍은 공통의 프로세스 단계에서 일어나는 것인 패턴 형성 방법.
  9. 청구항 7에 있어서, 상기 포토레지스트 기능부들의 상기 제1 세트의 포토레지스트의 상기 측방향 트리밍은 포토레지스트 기능부들의 상기 제2 세트의 포토레지스트의 상기 측방향 트리밍과 별개의 프로세스에서 일어나는 것인 패턴 형성 방법.
  10. 청구항 2에 있어서,
    포토레지스트 기능부들의 상기 제1 세트의 개별 기능부들은 트리밍된 제1 포토레지스트 기능부들을 형성하도록 측방향으로 트리밍되고, 상기 트리밍된 제1 포토레지스트 기능부들은 x의 폭들을 가지며 7x의 폭들을 갖는 제1 간극들에 의해 서로 떨어져 있고,
    상기 트리밍된 제1 포토레지스트 기능부들은 상기 트리밍된 제1 포토레지스트 기능부들이 이후의 측방향 트리밍과 솔벤트 캐스팅 중 적어도 하나에 저항하게 하도록 처리되며,
    상기 트리밍된 제1 포토레지스트 기능부들이 처리된 후에, 포토레지스트 기능부들의 상기 제2 세트는 포토리소그래피에 의해 형성되고,
    포토레지스트 기능부들의 상기 제2 세트의 개별 기능부들은 트리밍된 제2 포토레지스트 기능부들을 형성하도록 측방향으로 트리밍되며, 상기 트리밍된 제2 포토레지스트 기능부들은 x의 폭들을 갖고 개재 간극들에 의해 상기 제1 포토레지스트 기능부들로부터 떨어져 있으며,
    상기 스페이서 재료는 상기 트리밍된 제1 및 제2 포토레지스트 기능부들 위에 그리고 상기 트리밍된 제1 포토레지스트 기능부와 상기 트리밍된 제2 포토레지스트 기능부 사이에 형성되고, 이어서 상기 트리밍된 제1 및 제2 포토레지스트 기능부들을 따라 상기 스페이서들을 형성하도록 이방성 식각되며, 상기 스페이서들은 x의 폭들을 갖고,
    상기 트리밍된 제1 및 제2 포토레지스트 기능부들은 제거되어 기판 위에 상기 스페이서들의 패턴을 남겨 두고, 상기 패턴은 폭(x)의 거리 만큼 서로 떨어져 있는 폭(x)의 스페이서들을 포함하는 것인 패턴 형성 방법.
  11. 청구항 10에 있어서, 상기 트리밍된 제1 포토레지스트 기능부들의 처리는 상기 트리밍된 제1 포토레지스트 기능부들의 표면들을 따라 보호 재료를 형성하는 단계를 포함하는 것인 패턴 형성 방법.
  12. 청구항 11에 있어서, 상기 보호 재료는 상기 제1 간극들 내에서 상기 기판을 따라 연장되고, 상기 제2 세트의 상기 포토레지스트 기능부들은 상기 보호 재료 위에 형성되는 것인 패턴 형성 방법.
  13. 청구항 10에 있어서, 상기 트리밍된 제1 포토레지스트 기능부들의 처리는 상기 트리밍된 제1 포토레지스트 기능부들에 걸쳐 화학적 변화를 유도하는 상기 트리밍된 제1 포토레지스트 기능부들의 열처리를 포함하는 것인 패턴 형성 방법.
  14. 청구항 10에 있어서, 상기 트리밍된 제1 포토레지스트 기능부들의 처리는 상기 트리밍된 제1 포토레지스트 기능부들의 외표면을 따라 화학적 변화를 유도하는 상기 트리밍된 제1 포토레지스트 기능부들의 외표면의 화학적 처리를 포함하는 것인 패턴 형성 방법.
  15. 청구항 2에 있어서,
    포토레지스트 기능부들의 상기 제1 세트의 개별 기능부들은 3x의 폭들을 갖고 5x의 폭들을 갖는 제1 간극들에 의해 서로 떨어져 있으며,
    포토레지스트 기능부들의 상기 제2 세트의 개별 기능부들은 3x의 폭들을 갖고 x의 폭들을 갖는 개재 간극들에 의해 상기 제1 포토레지스트 기능부들로부터 떨어져 있고,
    포토레지스트 기능부들의 상기 제1 및 제2 세트들의 개별 기능부들은 트리밍된 제1 및 제2 포토레지스트 기능부들을 형성하도록 측방향으로 트리밍되고, 상기 트리밍된 제1 및 제2 포토레지스트 기능부들은 x의 폭들을 갖고, 상기 제1 및 제2 포토레지스트 기능부들의 상기 트리밍은 상기 개재 간극들의 폭들을 3x로 연장시키며,
    상기 스페이서 재료는 상기 트리밍된 제1 및 제2 포토레지스트 기능부들 위에 그리고 상기 트리밍된 제1 포토레지스트 기능부와 상기 트리밍된 제2 포토레지스트 기능부 사이에 형성되고,
    상기 스페이서 재료는 상기 트리밍된 제1 및 제2 포토레지스트 기능부들을 따라 상기 스페이서들을 형성하도록 이방성 식각되고, 상기 스페이서들은 x의 폭들을 가지며,
    상기 트리밍된 제1 및 제2 포토레지스트 기능부들은 상기 기판 위에 상기 스페이서들의 패턴을 남겨 두도록 제거되고, 상기 패턴은 폭(x)의 거리 만큼 서로 떨어져 있는 폭(x)의 스페이서들을 포함하는 것인 패턴 형성 방법.
  16. 청구항 15에 있어서, 상기 제1 및 제2 세트들의 상기 마스킹 기능부들을 제거하여 상기 기판 위에 스페이서들의 패턴을 남겨 두는 단계 후에, 상기 스페이서들의 패턴을 하나 이상의 식각들을 이용하여 상기 기판에 전사하는 단계를 더 포함하는 패턴 형성 방법.
  17. 청구항 16에 있어서, 상기 기판은 메모리 아키텍쳐의 제조에 사용되는 하나 이상의 재료를 포함하는 반도체 기판이고, 상기 기판으로 상기 패턴의 전사는 상기 하나 이상의 재료들을 메모리 아키텍쳐의 구조들에 패터닝하는 것인 패턴 형성 방법.
  18. 청구항 17에 있어서, 상기 메모리 아키텍쳐는 NAND 또는 DRAM인 것인 패턴 형성 방법.
  19. 청구항 17에 있어서, 상기 메모리 아키텍쳐는 크로스 포인트 메모리 셀들을 포함하는 것인 패턴 형성 방법.
  20. 청구항 16에 있어서, 상기 스페이서들은 이산화실리콘으로 이루어지는 것인 패턴 형성 방법.
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