TWI405243B - 利用平版印刷術及隔片形成圖案之方法 - Google Patents

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Description

利用平版印刷術及隔片形成圖案之方法
本發明係關於利用平版印刷術及隔片形成圖案之方法。
存在需要形成具有極短間距之重複圖案之諸多應用。舉例而言，積體電路製造可包括形成記憶體儲存單元(亦即，NAND單位晶胞、動態隨機存取[DRAM]單位晶胞、交叉點記憶體單位晶胞，等等)之重複圖案。
積體電路製造可包括在一半導體基板上形成一圖案化遮罩，繼之以藉由一或多次蝕刻將一圖案自該遮罩轉印至該基板中。賦予至該基板中之圖案可用以形成積體電路之個別組件。
積體電路製造之持續目標為增大積體電路密度，且因此減小個別積體電路組件之大小。因此存在形成具有增大之密度之個別特徵的圖案化遮罩的持續目標。在圖案化遮罩包含特徵之重複圖案的情況下，存在以較高密度(或換言之，減小之間距)形成重複圖案的持續目標。
將需要開發形成圖案之新方法，其使得能夠以高密度形成重複圖案。
一些實施例包括利用兩個離散平版印刷步驟形成一重複圖案之方法。該等平版印刷步驟中之每一者具有可利用該步驟之特定平版印刷技術獲得之最小特徵大小。舉例而言，若一平版印刷步驟為照相平版印刷步驟，則可由在該照相平版印刷術期間所利用之波長指定最小特徵大小。
兩個離散平版印刷步驟之利用使一重複圖案能夠以小於可由單獨利用之任一平版印刷步驟達成之間距的間距形成。可藉由利用鄰近於以平版印刷方式形成之特徵提供的隔片來進一步減小該重複圖案之該間距。
參看圖1至圖17來描述實例實施例。
參看圖1，該圖說明一半導體構造10之一部分。半導體構造10包含一基底12及一處於該基底上之材料14。
基底12可對應於一半導體晶圓，諸如，一單晶矽晶圓。
材料14表示待圖案化以形成積體電路之材料。材料14可為電絕緣材料(例如，可包含氮化矽、二氧化矽等等中之一或多者)、導電材料(例如，可包含各種金屬、含金屬組合物、以導電方式摻雜之半導體材料等等中之一或多者)或半導電材料(例如，矽、鍺，等等)。雖然僅單一材料14被展示為由基底12支撐，但在一些實施例中，在圖1之處理階段中，可由該基底支撐多種材料。舉例而言，若需要在基底12上形成NAND單位晶胞，則可能存在堆疊於基底12上之複數種閘極材料；其中該等閘極材料最終同時經圖案化以形成由基底12支撐之複數個閘極構造。作為另一實例，若需要形成交叉點記憶體，則可能存在堆疊於基底12上之複數種材料；其中該等材料最終同時經圖案化以形成跨越基底12延伸之複數條線。作為又一實例，若需要形成DRAM，則可能存在堆疊於基底12上之複數種材料；其中該等材料最終同時經圖案化以形成跨越基底12延伸之複數條字線及/或位元線。
在一些實施例中，可省略材料14，且遮罩圖案(下文參看圖8論述)可直接形成於基底12之半導體材料上。該遮罩圖案接著可用以界定隨後蝕刻至基底12中之開口的位置。
基底12及材料14可一起稱作半導體基板。術語「半導電基板」及「半導體基板」意謂包含半導電材料之任何結構，半導電材料包括(但不限於)諸如半導電晶圓之塊狀半導電材料(單獨地或呈包含其上之其他材料之組合的形式)及半導電材料層(單獨地或呈包含其他材料之組合的形式)。術語「基板」指代任何支撐結構，包括(但不限於)上文描述之半導電基板。
參看圖2，以平版印刷方式在材料14上形成第一組遮罩特徵16。舉例而言，該第一組遮罩特徵可包含光阻劑，且可藉由照相平版印刷處理來形成。具體言之，一光阻劑層可形成於材料14上，且接著曝露於光化輻射及適當顯影劑以留下特徵16之所說明之圖案。或者，可藉由諸如壓印平版印刷術之其他平版印刷方法形成遮罩特徵16。可將該等遮罩特徵16稱作第一遮罩特徵以將其與在後續處理中形成之其他遮罩特徵區別。
該等個別遮罩特徵16中之每一者包含約3x之寬度，其中「x」為將最終賦予至自特徵16形成之結構(該等結構係參看圖8來展示並描述)之重複圖案的尺寸。該等遮罩特徵可經形成以使得寬度3x對應於可藉由用以形成該等遮罩特徵之平版印刷方法達成之最小寬度，且在一些實施例中該寬度可為約30奈米至約60奈米。
遮罩特徵16藉由間隙18彼此間隔。可將該等間隙稱作第一間隙以將其與隨後形成之其他間隙區別。該等第一間隙具有約5x之寬度。
該等遮罩特徵16跨越材料14形成一重複圖案。該重複圖案具有對應於跨越遮罩特徵及鄰近間隙之距離之間距，該間距在所展示之實施例中為約8x。
將圖2之遮罩特徵中之兩者分別表示為特徵20及22。該等遮罩特徵表示彼此鄰近之一對特徵。
可處理遮罩特徵16以使之變得不溶於在特徵16上之光阻劑之後續沈積期間利用之溶劑。該處理可包含(例如)沿遮罩特徵16之經曝露之表面形成保護材料之薄層(未圖示)、遍及該等遮罩特徵誘發化學變化(諸如，化學交聯)及/或沿該等遮罩特徵之經曝露之外表面誘發化學變化(諸如，經由曝露於電漿中之鹵素)。術語「溶劑澆鑄」用以描述在用於在該等特徵上沈積額外光阻劑之溶劑中之圖案化光阻劑特徵的有問題溶合。相應地，特徵16之處理可稱作使該等特徵變得對溶劑澆鑄有抵抗性的處理。
參看圖3，以平版印刷方式在材料14上形成第二組遮罩特徵24。該等遮罩特徵24可對應於光阻劑特徵，且可在特徵16已經處理以使之變得對溶劑澆鑄有抵抗性之後利用照相平版印刷處理形成至所展示之圖案中。
在圖3中藉由交叉影線展示該等第二遮罩特徵24以輔助讀者將該等第二遮罩特徵與該等第一遮罩特徵區別。該等第二遮罩特徵之交叉影線及該等第一遮罩特徵之交叉影線的缺少並不指示該等第一遮罩特徵與該等第二遮罩特徵之間所利用之材料的差別；且在一些實施例中，該等第一遮罩特徵及該等第二遮罩特徵可為彼此相同之組合物，且在其他實施例中可為不同組合物。
在圖3之橫截面中，該等第二遮罩特徵24與該等第一遮罩特徵16交替。雖然將全部所說明之第二遮罩特徵展示為與第一遮罩特徵交替，但在其他實施例中，可能形成不與該等第一遮罩特徵交替之一些第二遮罩特徵。
該等個別第二遮罩特徵24包含約3x之寬度，且以約5x之距離彼此間隔。因此，在所展示之實施例中，以約8x之間距形成該等第二遮罩特徵(類似於該等第一遮罩特徵)。將該等第二遮罩特徵24中之每一者展示為大致居中地位於鄰近第一遮罩特徵16之間的間隙18(圖2)內。舉例而言，該等第二遮罩特徵中之一者由標記25表示，且大致居中地位於鄰近第一遮罩特徵20與22之間的間隙中。
該等第二遮罩特徵藉由具有約x之寬度之介入空間與鄰近第一遮罩特徵間隔。在一些實施例中，可將該等第一遮罩特徵及該等第二遮罩特徵一起視為藉由該等介入空間26彼此分開之複數個離散特徵。
參看圖4及圖5，使遮罩特徵16及24經受橫向修整以將該等遮罩特徵之橫向厚度自約3x減小至約x。藉由展示最終將自該等遮罩特徵移除之虛線區域而在圖4中以圖解方式說明該橫向修整，且圖5展示橫向修整完成之後的遮罩特徵。圖5之經修整之遮罩特徵具有寬度x，且以3x之距離彼此間隔。換言之，該橫向修整已將該等介入空間26之大小自x增大至3x。
雖然將橫向修整展示為使該等遮罩特徵16及24之寬度減小約三分之二，但在其他實施例中，該橫向修整可使該等寬度減小其他量(諸如，約三分之二至約四分之三)。在一些實施例中，該橫向修整可使遮罩特徵16及24之寬度減小約10%至約80%。
在所展示之實施例中，該橫向修整僅減小該等遮罩特徵之橫向寬度，且不減小該等遮罩特徵之高度。此情形可為理想實施例，且在其他實施例中，該等遮罩特徵之高度可能受橫向修整影響以致高度稍微減小。又，該橫向修整可改變該等遮罩特徵之形狀，以使得該等遮罩特徵在該橫向修整之後最終稍微呈圓頂形狀。
可藉由任何適當製程實現該橫向修整。在一些實施例中，該等遮罩特徵由光阻劑組成，且該橫向修整利用具有一或多種鈍化添加劑(例如，CH2 F2 )之O2 基電漿。
參看圖6，在該等遮罩特徵16及24上且在該等遮罩特徵16與24之間形成隔片材料30。隔片材料30以約x之厚度形成，且因此該隔片材料部分地填充該等介入空間26。具體言之，該隔片材料30沿遮罩特徵16及24之經曝露之表面形成一約厚度x之層，且在該等介入空間26內留下約寬度x之間隙。
可藉由任何適當製程形成隔片材料30，該等製程包括(例如)旋塗式方法、原子層沈積(ALD)及化學氣相沈積(CVD)中之一或多者。隔片材料30為不同於遮罩特徵16及24之組合物的組合物，以使得在後續處理中可相對於該隔片材料選擇性地移除該等遮罩特徵。在一些實施例中，該隔片材料可包含諸如二氧化矽之氧化物，基本上由諸如二氧化矽之氧化物組成或由諸如二氧化矽之氧化物組成。
參看圖7，各向異性地蝕刻該隔片材料30以沿遮罩特徵16及24之側壁形成複數個離散隔片32。
參看圖8，相對於隔片32選擇性地移除遮罩特徵16及24(圖7)。在該等遮罩特徵包含光阻劑且該等隔片包含二氧化矽之實施例中，該移除可利用該光阻劑之氧化。
圖8之隔片32跨越材料14形成一重複圖案。具體言之，該等隔片中之每一者具有約x之厚度，且該等隔片藉由亦具有約x之寬度的間隙34彼此分開。該等隔片32因此形成具有約2x之間距(或換言之，為在圖2之處理階段中之第一組遮罩特徵16的初始間距之約四分之一的間距)的重複圖案。隔片32之圖案可用以形成4F2 布局。
參看圖9，藉由一或多次適當蝕刻將隔片32之圖案轉印至下伏材料14中。如上文論述，在一些實施例中，可將基底12及材料14一起視為一半導體基板。因此，在一些實施例中，可將該圖案轉印至下伏材料14中視為該圖案轉印至一半導體基板中。雖然將該等隔片之圖案展示為僅轉印至材料14中，但在其他實施例中，可藉由一或多次適當蝕刻將該圖案轉印穿過材料14且轉印至下伏基底12中。
在一些實施例中，材料14可表示用於記憶體架構(例如，NAND、DRAM及/或交叉點記憶體)之製造之一或多種材料。在該等實施例中，該圖案自隔片32轉印至材料14中可表示一或多種材料圖案化成記憶體架構之結構。舉例而言，材料14之圖案化可表示NAND單位晶胞之一或多種閘極材料的圖案化；可表示交叉點記憶體晶胞之複數條線的圖案化；及/或可表示DRAM之字線及/或位元線的圖案化。
圖1至圖9之實施例包含以平版印刷方式形成該等第一遮罩特徵及該等第二遮罩特徵，及接著在形成隔片材料前在一共同處理步驟中橫向修整該等第一遮罩特徵及該等第二遮罩特徵。在其他實施例中，可在形成該等第二遮罩特徵前形成該等第一遮罩特徵且將其橫向修整。可接著在與用於橫向修整該等第一遮罩特徵之處理步驟分開的處理步驟中橫向修整該等第二遮罩特徵。圖10至圖17說明在相對於彼此分開的處理階段中橫向修整第一遮罩特徵及第二遮罩特徵之實例製程。適當時，與上文用以描述圖1至圖9之編號類似的編號將用以描述圖10至圖17。
參看圖10，該圖說明在與上文參看圖2所論述之處理階段相同之處理階段中的構造10。相應地，展示已以平版印刷方式形成於材料14上之後的第一遮罩特徵16。該等第一遮罩特徵可包含光阻劑，且可藉由照相平版印刷處理來形成。該等第一遮罩特徵對應於跨越材料14延伸之第一組遮罩特徵。在該等遮罩特徵由光阻劑構成之實施例中，該等遮罩特徵可稱作光阻劑特徵。該等個別遮罩特徵16中之每一者包含約3x之寬度(在一些實施例中，其可為約3x至約4x)，且該等遮罩特徵16藉由具有約5x之寬度(在一些實施例中，其可為約4x至約5x)的第一間隙18彼此間隔。該等遮罩特徵16跨越材料14形成一重複圖案，其中該重複圖案具有約8x之間距。因此，該等遮罩特徵16具有為所展示實施例中之間距之約八分之三的寬度。
參看圖11，橫向修整光阻劑特徵16以使該等光阻劑特徵之寬度減小約三分之二。相應地，剩餘光阻劑特徵16具有約x之寬度。該等光阻劑特徵之寬度的減小將間隙18之寬度增大至約7x。該等光阻劑特徵16及間隙18一起形成重複圖案，該重複圖案保留於圖10之重複圖案之間距8x上，但現具有佔據間距之約八分之一而非原先由特徵16在圖10之處理階段中佔據之間距之八分之三的光阻劑特徵16。
可藉由任何適當製程實現該橫向修整。在一些實施例中，該等遮罩特徵由光阻劑組成，且該橫向修整利用具有一或多種鈍化添加劑(例如，CH2 F2 )之O2 基電漿。
參看圖12，處理遮罩特徵16以使經修整特徵變得對用於第二遮罩圖案(該第二遮罩圖案展示於圖13中)之材料之溶劑澆鑄有抵抗性，且使該等特徵變得對用於後續處理(具體言之，該處理在下文參看圖14得以描述)之橫向修整有抵抗性。
遮罩特徵16之處理可為使該等遮罩特徵變得對後續溶劑澆鑄及橫向修整有抵抗性的任何適當處理。在所展示之實施例中，沿遮罩特徵16之所有經曝露之表面形成保護材料50之薄層。保護材料50可為氧化物，且在一些實施例中可包含二氧化矽，基本上由二氧化矽組成或由二氧化矽組成。該保護材料50可經形成而足夠薄以使得該保護材料及該等遮罩特徵16之組合寬度仍為約x；且在一些實施例中，保護材料50之厚度可小於約50埃，諸如，為約10埃至約30埃。
保護材料50可藉由任何適當處理形成，且在一些實施例中可藉由ALD形成。
用於處理遮罩特徵16以使之變得對後續溶劑澆鑄及橫向修整有抵抗性的另一方法為對該等遮罩特徵進行熱處理以遍及該等遮罩特徵誘發一化學變化。舉例而言，該等遮罩特徵16可經形成而包含交聯劑，且該等遮罩特徵之處理可包含將該等遮罩特徵加熱至遍及該等遮罩特徵誘發交聯的溫度。
用於處理遮罩特徵16以使之變得對後續溶劑澆鑄及橫向修整有抵抗性的又一方法為對該等遮罩特徵之外表面進行化學處理以沿該等遮罩特徵之經曝露之外表面誘發一化學變化。該化學處理可包含曝露於電漿中之鹵素(例如，氟)以使經曝露之表面變得對後續溶劑澆鑄及橫向修整有抵抗性。
用於使該等遮罩特徵變得對後續橫向修整及/或溶劑澆鑄有抵抗性的各種方法可稱作該等遮罩特徵之「凍結」，因為，在一特定組態中，在該等特徵曝露於後續溶劑澆鑄及/或橫向修整條件時，該等方法充分凍結該等特徵。
參看圖13，在材料14上形成第二遮罩特徵24。該等第二遮罩特徵可對應於以照相平版印刷方式形成之光阻劑特徵，且與該等第一遮罩特徵16交替。在所展示之實施例中，該等第二遮罩特徵24形成於保護材料50上。在圖12之第一遮罩特徵之處理包括「凍結」處理但不包含利用保護材料的其他實施例中，該等第二遮罩特徵24可直接形成在材料14上。
該等第二遮罩特徵24具有寬度3x(在一些實施例中，其可為約3x至約4x之寬度)，且以間距8x形成。該等第二遮罩特徵24形成於間隙18內(圖12)且居中地位於該等間隙內。相應地，該等第二遮罩特徵24藉由具有約2x之寬度之介入間隙52(在一些實施例中，其可為約x至約2x之寬度)與該等第一遮罩特徵16間隔。
參看圖14，橫向修整該等第二遮罩特徵24以使該等第二遮罩特徵之橫向寬度減小約三分之二。剩餘遮罩特徵24因此具有約x之橫向寬度。在該等第二遮罩特徵24之橫向寬度的減小期間未實質改變該等第一遮罩特徵16，此係歸因於該等第一遮罩特徵16受上文參看圖12所論述之處理(其中，在所展示之實施例中，該處理為形成保護層50)保護。
該等第二遮罩特徵24之橫向修整將間隙52之寬度擴展至現為約3x。
經修整之第二遮罩特徵24及經修整之第一遮罩特徵16一起跨越材料14形成一重複圖案。該重複圖案包含具有約x之寬度的遮罩特徵24及16，且包含具有約3x之寬度的間隙52。該重複圖案具有約4x之間距。在描述該等第一遮罩特徵及該等第二遮罩特徵之重複圖案的過程中，在整個線寬中可能考慮保護材料50或可能不考慮保護材料50。此係因為保護材料50可經形成而足夠薄以使得其不顯著影響對應於遮罩特徵24及16的重複圖案。
參看圖15，在該等遮罩特徵16及24上且在該等遮罩特徵16與24之間形成隔片材料30。隔片材料30以約x之厚度形成，且因此該隔片材料部分地填充該等介入空間52。具體言之，該隔片材料30沿該等遮罩特徵16及24之經曝露之表面形成一約厚度x之層，且在該等介入空間52內留下約寬度x之間隙。
在一些實施例中，該隔片材料可包含諸如二氧化矽之氧化物，基本上由諸如二氧化矽之氧化物組成或由諸如二氧化矽之氧化物組成。
參看圖16，各向異性地蝕刻該隔片材料30以沿遮罩特徵16及24之側壁形成複數個離散隔片32。在所展示之實施例中，該等隔片32直接在第二遮罩特徵24之側壁上，且藉由保護材料50與遮罩特徵16之側壁間隔。在該等遮罩特徵16經處理以用於對藉由不包括形成保護材料50之方法(其中，該等處理在上文參看圖12得以論述)進行之修整有抵抗性的實施例中，該等隔片32可直接在該等遮罩特徵16上。該等隔片32具有約x之厚度。
參看圖17，相對於隔片32選擇性地移除遮罩特徵16及24(圖16)。在該等遮罩特徵包含光阻劑且該等隔片包含二氧化矽之實施例中，該移除可利用光阻劑之氧化。在所展示之實施例中，自遮罩特徵16(圖16)上移除少量保護材料50以曝露該等特徵以使得其隨後可藉由相對於隔片32選擇性地蝕刻來移除。在保護材料50包含二氧化矽之實施例中，少量保護材料50之移除可包含短暫曝露於氧化物蝕刻劑。
圖17之隔片32跨越材料14形成一重複圖案。具體言之，該等隔片中之每一者具有約x之寬度，且該等隔片藉由亦具有約x之寬度的間隙34彼此分開。該等隔片32因此形成具有約2x之間距(或換言之，為在圖10之處理階段中之第一組遮罩特徵16的初始間距之約四分之一的間距)的重複圖案。
圖17中之隔片的重複圖案類似於上文參看圖8所論述之重複圖案。然而，在圖17中所展示之實施例中，該等隔片32在保護材料50上，且已鄰近於第一遮罩特徵16(圖16)形成之隔片亦具有沿其側壁之保護材料50。材料50可經形成而足夠薄以使得其不實質改變由該等隔片形成之重複圖案，以使得圖17之圖案可與用於圖8之重複圖案相同地得以使用。在其他實施例中，可省略材料50且藉由其他方法處理第一遮罩特徵16以使該等遮罩特徵16變得對橫向修整有抵抗性(該等其他方法在上文參看圖12得以論述)。在該等其他實施例中，圖17之構造可等同於圖8之構造。
圖17之構造可經受類似於圖9之後續處理的後續處理以使該等隔片之圖案延伸至下伏於該等隔片下的基板中。該圖案化待用以形成需要重複圖案之任何物品，且在一些實施例中，可用以形成諸如NAND架構、DRAM架構及/或交叉點記憶體架構的記憶體架構。
10．．．半導體構造
12．．．基底
14．．．下伏材料
16．．．第一組遮罩特徵/第一遮罩特徵/光阻劑特徵
18．．．第一間隙
20．．．第一遮罩特徵
22．．．第一遮罩特徵
24．．．第二組遮罩特徵/第二遮罩特徵
25．．．第二遮罩特徵中之一者
26．．．介入空間
30．．．隔片材料
32．．．離散隔片
34．．．間隙
50．．．保護材料/保護層
52．．．介入間隙/介入空間
圖1至圖9為展示於一實例實施例之各處理階段中的半導體晶圓構造之一部分的圖解橫截面圖；及
圖10至圖17為展示於另一實例實施例之各處理階段中的半導體晶圓構造之一部分的圖解橫截面圖。
10．．．半導體構造
12．．．基底
14．．．下伏材料
16．．．第一組遮罩特徵/第一遮罩特徵/光阻劑特徵
20．．．第一遮罩特徵
22．．．第一遮罩特徵
24．．．第二組遮罩特徵/第二遮罩特徵
25．．．第二遮罩特徵中之一者
26．．．介入空間

Claims (33)

  1. 一種形成一圖案之方法，其包含：以平版印刷方式在一基板上形成一第一組遮罩特徵，該第一組之一對特徵彼此鄰近且藉由一第一間隙彼此間隔；在形成該第一組遮罩特徵後，以平版印刷方式在該基板上形成一第二組遮罩特徵，該第二組之該等特徵中之至少一者係在該第一組之該等鄰近特徵之間的該間隙內，該第一組之該等遮罩特徵及該第二組之該等遮罩特徵為藉由介入空間彼此分開之複數個離散特徵；在該第一組之該等遮罩特徵及該第二組之該等遮罩特徵上及該第一組之該等遮罩特徵與該第二組之該等遮罩特徵之間形成隔片材料；各向異性地蝕刻該隔片材料以沿該第一組之該等遮罩特徵及該第二組之該等遮罩特徵形成隔片；及移除該第一組之該等遮罩特徵及該第二組之該等遮罩特徵以在該基板上留下該等隔片之一圖案。
  2. 如請求項1之方法，其中該第一組遮罩特徵及該第二組遮罩特徵分別為第一組光阻劑特徵及第二組光阻劑特徵，且該方法進一步包含在形成該第二組光阻劑特徵之前橫向修整該第一組光阻劑特徵之光阻劑。
  3. 如請求項2之方法，其進一步包含在形成該隔片材料之前橫向修整該第二組光阻劑特徵之光阻劑。
  4. 如請求項1之方法，其中該第一組遮罩特徵及該第二組 遮罩特徵分別為第一組光阻劑特徵及第二組光阻劑特徵，且該方法進一步包含在形成該隔片材料之前在一共同處理步驟中橫向修整該第一組光阻劑特徵及該第二組光阻劑特徵之光阻劑。
  5. 如請求項1之方法，其中該基板為一半導體基板。
  6. 一種形成一圖案之方法，其包含：以照相平版印刷方式在一基板上形成一第一組光阻劑特徵；在以照相平版印刷方式形成該第一組光阻劑特徵後，以照相平版印刷方式形成一第二組光阻劑特徵，該第二組之該等特徵中之至少一些沿穿經該第一組之光阻劑特徵及該第二組之光阻劑特徵延伸之至少一橫截面與該第一組之光阻劑特徵交替；在該第一組之該等光阻劑特徵及該第二組之該等光阻劑特徵上及該第一組之該等光阻劑特徵與該第二組之該等光阻劑特徵之間形成隔片材料；各向異性地蝕刻該隔片材料以沿該第一組之該等光阻劑特徵及該第二組之該等光阻劑特徵形成隔片；及移除該第一組之該等光阻劑特徵及該第二組之該等光阻劑特徵以在該基板上留下該等隔片之一圖案。
  7. 如請求項6之方法，其進一步包含在形成該第二組光阻劑特徵之前橫向修整該第一組光阻劑特徵之光阻劑以使該第一組之該等光阻劑特徵變窄。
  8. 如請求項7之方法，其中該橫向修整該第一組光阻劑特 徵之光阻劑使該第一組之該等光阻劑特徵變窄約三分之二至約四分之三。
  9. 如請求項7之方法，其進一步包含在形成該隔片材料之前橫向修整該第二組光阻劑特徵之光阻劑以使該第二組之該等光阻劑特徵變窄。
  10. 如請求項9之方法，其中該橫向修整該第二組光阻劑特徵之光阻劑使該第二組之該等光阻劑特徵變窄約三分之二至約四分之三。
  11. 如請求項7之方法，其進一步包含：處理該第一組之該等變窄之光阻劑特徵以使該等變窄之光阻劑特徵變得對後續修整有抵抗性；在該處理之後，在形成該隔片材料之前橫向修整該第二組光阻劑特徵以使該等光阻劑特徵變窄。
  12. 如請求項11之方法，其中該處理包含對該第一組之該等變窄之光阻劑特徵進行熱處理從而以化學方式改變該第一組之該等變窄之光阻劑特徵的至少經曝露之表面。
  13. 如請求項11之方法，其中該處理包含沿該第一組之該等變窄之光阻劑特徵的經曝露之表面原子層沈積一含二氧化矽之材料。
  14. 如請求項6之方法，其進一步包含在形成該隔片材料之前在一共同處理步驟中橫向修整該第一組光阻劑特徵及該第二組光阻劑特徵之光阻劑。
  15. 一種形成一圖案之方法，其包含：以照相平版印刷方式在一基板上形成一第一組光阻劑 特徵；該第一組光阻劑特徵藉由第一間隙彼此間隔；該第一組之該等光阻劑特徵處於一第一間距處，其中該第一間距為一跨越一第一光阻劑特徵及一第一間隙之距離；在以照相平版印刷方式形成該第一組光阻劑特徵後，以照相平版印刷方式形成一第二組光阻劑特徵，該第二組之該等特徵中之至少一些處於該等第一間隙內以使得該第二組之光阻劑特徵沿穿經該第一組之光阻劑特徵及該第二組之光阻劑特徵延伸之至少一橫截面與該第一組之光阻劑特徵交替；該第二組光阻劑特徵藉由第二間隙彼此間隔；該第二組之該等光阻劑特徵處於一第二間距處，其中該第二間距為一跨越一第二光阻劑特徵及一第二間隙之距離；該第二間距約與該第一間距相同；在該第一組之該等光阻劑特徵及該第二組之該等光阻劑特徵上及該第一組之該等光阻劑特徵與該第二組之該等光阻劑特徵之間形成隔片材料；各向異性地蝕刻該隔片材料以沿該第一組之該等光阻劑特徵及該第二組之該等光阻劑特徵形成隔片；及移除該第一組之該等光阻劑特徵及該第二組之該等光阻劑特徵以在該基板上留下該等隔片之一圖案。
  16. 如請求項15之方法，其中該第一組光阻劑特徵之光阻劑特徵包含該第一間距之約八分之三。
  17. 如請求項15之方法，其進一步包含在形成該隔片材料之前橫向修整該第一組光阻劑特徵及該第二組光阻劑特徵 之光阻劑。
  18. 如請求項17之方法，其中該第一組光阻劑特徵之該光阻劑及該第二組光阻劑特徵之該光阻劑的該橫向修整發生於一單一處理步驟中。
  19. 如請求項17之方法，其中該第一組光阻劑特徵之該光阻劑的該橫向修整發生於一與該第二組光阻劑特徵之該光阻劑之該橫向修整的處理步驟分開的處理步驟中。
  20. 一種形成一圖案之方法，其包含：以照相平版印刷方式在一基板上形成一第一組光阻劑特徵；該第一組光阻劑特徵中之個別特徵具有約3x至約4x之寬度且藉由第一間隙彼此間隔；該等第一間隙具有約4x至約5x之寬度；橫向修整該第一組光阻劑特徵中之該等個別特徵以形成經修整之第一光阻劑特徵；該等經修整之第一光阻劑特徵具有約x之寬度；該等第一光阻劑特徵之該修整使該等第一間隙之該等寬度擴展至約7x；處理該等經修整之第一光阻劑特徵以使該等經修整之第一光阻劑特徵變得對後續橫向修整及/或溶劑澆鑄有抵抗性；在處理該等經修整之第一光阻劑特徵之後，以照相平版印刷方式在該基板上形成一第二組光阻劑特徵，該第二組之該等特徵中之至少一些處於該等經擴展之第一間隙內，以使得該第二組之光阻劑特徵沿穿經該第一組之光阻劑特徵及該第二組之光阻劑特徵延伸之至少一橫截 面與該第一組之光阻劑特徵交替；該第二組光阻劑特徵中之個別特徵具有約3x至約4x之寬度且藉由具有約x至約2x之寬度的介入間隙與該等經修整之第一光阻劑特徵間隔；橫向修整該第二組光阻劑特徵中之該等個別特徵以形成經修整之第二光阻劑特徵；該等經修整之第二光阻劑特徵具有約x之寬度；該等第二光阻劑特徵之該修整使該等介入間隙之該等寬度擴展至約3x至約4x；在該等經修整之第一光阻劑特徵及該等經修整之第二光阻劑特徵上及該等經修整之第一光阻劑特徵與該等經修整之第二光阻劑特徵之間形成隔片材料；各向異性地蝕刻該隔片材料以沿該等經修整之第一光阻劑特徵及該等經修整之第二光阻劑特徵形成隔片，該等隔片具有約x之寬度；及移除該等經修整之第一光阻劑特徵及該等經修整之第二光阻劑特徵以在該基板上留下該等隔片之一圖案，該圖案包含以寬度x之距離彼此間隔的寬度x之隔片。
  21. 如請求項20之方法，其中該等經修整之第一光阻劑特徵的該處理包含沿該等經修整之第一光阻劑特徵之表面形成一保護材料。
  22. 如請求項21之方法，其中該保護材料之該形成包含原子層沈積。
  23. 如請求項21之方法，其中該保護材料沿該等第一間隙內之該基板延伸，且其中該第二組之該等光阻劑特徵形成 於該保護材料上。
  24. 如請求項20之方法，其中該等經修整之第一光阻劑特徵之該處理包含對該等經修整之第一光阻劑特徵進行熱處理以遍及該等經修整之第一光阻劑特徵誘發一化學變化。
  25. 如請求項20之方法，其中該等經修整之第一光阻劑特徵之該處理包含對該等經修整之第一光阻劑特徵之外表面進行化學處理以沿該等經修整之第一光阻劑特徵之該等外表面誘發一化學變化。
  26. 如請求項20之方法，其中該基板為一半導體基板，且其中該等隔片由二氧化矽組成。
  27. 一種形成一圖案之方法，其包含：以照相平版印刷方式在一基板上形成一第一組光阻劑特徵；該第一組光阻劑特徵中之個別特徵具有約3x之寬度且藉由第一間隙彼此間隔；該等第一間隙具有約5x之寬度；以照相平版印刷方式在該基板上形成一第二組光阻劑特徵，該第二組之該等特徵中之至少一些處於該等第一間隙內，以使得該第二組之光阻劑特徵沿穿經該第一組之光阻劑特徵及該第二組之光阻劑特徵延伸之至少一橫截面與該第一組之光阻劑特徵交替；該第二組光阻劑特徵中之個別特徵具有約3x之寬度且藉由具有約x之寬度的介入間隙與該等第一光阻劑特徵間隔；橫向修整該第一組光阻劑特徵及該第二組光阻劑特徵 中之該等個別特徵以形成經修整之第一光阻劑特徵及經修整之第二光阻劑特徵；該等經修整之第一光阻劑特徵及該等經修整之第二光阻劑特徵具有約x之寬度；該等第一光阻劑特徵及該等第二光阻劑特徵之該修整使該等介入間隙之該等寬度擴展至約3x；在該等經修整之第一光阻劑特徵及該等經修整之第二光阻劑特徵上及該等經修整之第一光阻劑特徵與該等經修整之第二光阻劑特徵之間形成隔片材料；各向異性地蝕刻該隔片材料以沿該等經修整之第一光阻劑特徵及該等經修整之第二光阻劑特徵形成隔片，該等隔片具有約x之寬度；及移除該等經修整之第一光阻劑特徵及該等經修整之第二光阻劑特徵以在該基板上留下該等隔片之一圖案，該圖案包含以寬度x之距離彼此間隔的寬度x之隔片。
  28. 如請求項27之方法，其進一步包含藉由一或多次蝕刻將該等隔片之該圖案轉印至該基板中。
  29. 如請求項28之方法，其中該基板為一包含用於記憶體架構之製造之一或多種材料的半導體基板，且其中該將圖案轉印至該基板中將該一或多種材料圖案化成記憶體架構之結構。
  30. 如請求項29之方法，其中該記憶體架構為NAND。
  31. 如請求項29之方法，其中該記憶體架構為DRAM。
  32. 如請求項29之方法，其中該記憶體架構包含交叉點記憶體晶胞。
  33. 如請求項28之方法，其中該等隔片由二氧化矽組成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251189B2 (en) 2009-02-09 2022-02-15 Longitude Flash Memory Solutions Ltd. Gate fringing effect based channel formation for semiconductor device

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US8980756B2 (en) * 2007-07-30 2015-03-17 Micron Technology, Inc. Methods for device fabrication using pitch reduction
US7829410B2 (en) 2007-11-26 2010-11-09 Micron Technology, Inc. Methods of forming capacitors, and methods of forming DRAM arrays
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8039399B2 (en) 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers
US8796155B2 (en) * 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8697340B2 (en) * 2008-12-29 2014-04-15 Macronix International Co., Ltd. Semiconductor structure and method of fabricating the same
JP2010161162A (ja) * 2009-01-07 2010-07-22 Tokyo Electron Ltd 微細パターンの形成方法
US9330934B2 (en) * 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8728945B2 (en) * 2010-11-03 2014-05-20 Texas Instruments Incorporated Method for patterning sublithographic features
KR101834253B1 (ko) * 2010-12-03 2018-03-06 삼성전자주식회사 막질 간 인터믹싱을 제어하는 ｄｐｔ 공정을 이용한 반도체 소자의 제조방법 및 그 방법에 의해 제조된 반도체 소자
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9177794B2 (en) * 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8551690B2 (en) 2012-01-20 2013-10-08 Micron Technology, Inc. Methods of forming patterns
US8741781B2 (en) 2012-06-21 2014-06-03 Micron Technology, Inc. Methods of forming semiconductor constructions
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8716133B2 (en) * 2012-08-23 2014-05-06 International Business Machines Corporation Three photomask sidewall image transfer method
US8889559B2 (en) 2012-12-12 2014-11-18 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8889558B2 (en) 2012-12-12 2014-11-18 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8999852B2 (en) 2012-12-12 2015-04-07 Micron Technology, Inc. Substrate mask patterns, methods of forming a structure on a substrate, methods of forming a square lattice pattern from an oblique lattice pattern, and methods of forming a pattern on a substrate
US8937018B2 (en) 2013-03-06 2015-01-20 Micron Technology, Inc. Methods of forming a pattern on a substrate
EP4357298A2 (en) * 2016-12-02 2024-04-24 Molecular Imprints, Inc. Configuring optical layers in imprint lithography processes
KR102636427B1 (ko) * 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
KR20220049742A (ko) * 2020-10-15 2022-04-22 삼성전기주식회사 인쇄회로기판

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060234138A1 (en) * 2003-09-30 2006-10-19 Rodger Fehlhaber Hard mask arrangement
US7183142B2 (en) * 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US20080008969A1 (en) * 2006-07-10 2008-01-10 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US20080153287A1 (en) * 2006-12-20 2008-06-26 Eun-Soo Jeong Method for patterning a semiconductor device

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5645631A (en) 1979-09-25 1981-04-25 Nippon Chemical Ind Phase error correcting apparatus of optometry apparatus
JPS58157135A (ja) 1982-03-15 1983-09-19 Matsushita Electric Ind Co Ltd パタ−ン形成方法
JPS59211231A (ja) 1983-05-16 1984-11-30 Matsushita Electric Ind Co Ltd パタ−ン形成方法
BE900156A (fr) 1984-07-13 1985-01-14 Itt Ind Belgium Procede pour superposer deux couches de vernis photosensibles positifs.
US5372916A (en) * 1991-09-12 1994-12-13 Hitachi, Ltd. X-ray exposure method with an X-ray mask comprising phase shifter sidewalls
US5703675A (en) * 1992-01-17 1997-12-30 Nikon Corporation Projection-exposing apparatus with deflecting grating member
US6007968A (en) * 1997-10-29 1999-12-28 International Business Machines Corporation Method for forming features using frequency doubling hybrid resist and device formed thereby
KR100620651B1 (ko) * 2000-06-22 2006-09-13 주식회사 하이닉스반도체 반도체 소자의 미세패턴 제조방법
US6383952B1 (en) * 2001-02-28 2002-05-07 Advanced Micro Devices, Inc. RELACS process to double the frequency or pitch of small feature formation
US6627524B2 (en) * 2001-06-06 2003-09-30 Micron Technology, Inc. Methods of forming transistor gates; and methods of forming programmable read-only memory constructions
KR100569536B1 (ko) * 2001-12-14 2006-04-10 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 패턴 붕괴를 방지하는 방법
KR100843888B1 (ko) 2001-12-14 2008-07-03 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 식각 내성이 향상된포토레지스트 패턴을 형성하는 방법
KR20030056601A (ko) 2001-12-28 2003-07-04 주식회사 하이닉스반도체 플래시 메모리 소자의 소스 라인 형성 방법
US6548401B1 (en) * 2002-01-23 2003-04-15 Micron Technology, Inc. Semiconductor processing methods, and semiconductor constructions
JP2003234279A (ja) 2002-02-08 2003-08-22 Sony Corp レジストパターンの形成方法、半導体装置の製造方法およびレジストパターンの形成装置
JP3976598B2 (ja) * 2002-03-27 2007-09-19 Ｎｅｃ液晶テクノロジー株式会社 レジスト・パターン形成方法
KR20030089063A (ko) 2002-05-16 2003-11-21 주식회사 하이닉스반도체 포토레지스트 패턴 형성방법
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
JP3793147B2 (ja) * 2002-12-04 2006-07-05 株式会社東芝 レチクルセット、レチクルセットの設計方法、露光モニタ方法、レチクルセットの検査方法及び半導体装置の製造方法
KR20040057582A (ko) 2002-12-26 2004-07-02 주식회사 하이닉스반도체 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법
JP2004247399A (ja) 2003-02-12 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
JP4287383B2 (ja) * 2003-05-09 2009-07-01 富士通株式会社 レジストの加工方法及び半導体装置の製造方法
US6905975B2 (en) * 2003-07-03 2005-06-14 Micron Technology, Inc. Methods of forming patterned compositions
US7030008B2 (en) * 2003-09-12 2006-04-18 International Business Machines Corporation Techniques for patterning features in semiconductor devices
JP4143023B2 (ja) * 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
US6893975B1 (en) * 2004-03-31 2005-05-17 Tokyo Electron Limited System and method for etching a mask
US7547945B2 (en) * 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7390616B2 (en) * 2005-01-12 2008-06-24 International Business Machines Corporation Method for post lithographic critical dimension shrinking using post overcoat planarization
US20060204859A1 (en) * 2005-03-09 2006-09-14 International Business Machines Corporation An extra dose trim mask, method of manufacture, and lithographic process using the same
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7981595B2 (en) * 2005-03-23 2011-07-19 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7781149B2 (en) * 2005-03-23 2010-08-24 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7166533B2 (en) * 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
KR100732289B1 (ko) * 2005-05-30 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 미세 콘택 형성방법
JP4197691B2 (ja) * 2005-06-21 2008-12-17 株式会社東芝 半導体装置の製造方法
KR100640657B1 (ko) * 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR100703985B1 (ko) * 2006-02-17 2007-04-09 삼성전자주식회사 반도체 소자의 제조 방법
US7745339B2 (en) * 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US20070212649A1 (en) * 2006-03-07 2007-09-13 Asml Netherlands B.V. Method and system for enhanced lithographic patterning
US7759253B2 (en) * 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern
JP4801477B2 (ja) * 2006-03-24 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、半導体装置及びその製造方法
JP2007294511A (ja) * 2006-04-21 2007-11-08 Tdk Corp レジストパターンの形成方法、薄膜パターンの形成方法及びマイクロデバイスの製造方法
US7807583B2 (en) * 2006-08-25 2010-10-05 Imec High aspect ratio via etch
KR100818389B1 (ko) 2006-08-31 2008-04-01 동부일렉트로닉스 주식회사 반도체 소자의 미세 패턴 형성 방법
KR100913005B1 (ko) * 2006-10-31 2009-08-20 주식회사 하이닉스반도체 마스크 패턴 형성 방법
US7790360B2 (en) * 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
US20090246706A1 (en) * 2008-04-01 2009-10-01 Applied Materials, Inc. Patterning resolution enhancement combining interference lithography and self-aligned double patterning techniques
US8039399B2 (en) 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060234138A1 (en) * 2003-09-30 2006-10-19 Rodger Fehlhaber Hard mask arrangement
US7183142B2 (en) * 2005-01-13 2007-02-27 International Business Machines Corporation FinFETs with long gate length at high density
US20080008969A1 (en) * 2006-07-10 2008-01-10 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
TW200818405A (en) * 2006-07-10 2008-04-16 Micron Technology Inc Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US20080153287A1 (en) * 2006-12-20 2008-06-26 Eun-Soo Jeong Method for patterning a semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251189B2 (en) 2009-02-09 2022-02-15 Longitude Flash Memory Solutions Ltd. Gate fringing effect based channel formation for semiconductor device
US11950412B2 (en) 2009-02-09 2024-04-02 Longitude Flash Memory Solutions Ltd. Gate fringing effect based channel formation for semiconductor device

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