KR20040057582A - 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법 - Google Patents
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Abstract
하부 배선이 형성된 반도체 기판을 제공하는 단계; 상기 기판상에 제 1, 제 2 층간 절연막 및 감광막 패턴을 순차로 형성하는 단계; 상기 감광막 패턴을 마스크로 한 에칭공정에 의해 상기 제 1 층간 절연막의 일부를 제거하여 트랜치를 형성하는 단계; 상기 감광막 패턴의 일부가 플로우되도록 열처리 공정을 실시하여 상기 트랜치 측벽에 감광막 스페이서를 형성하는 단계; 상기 트랜치를 포함한 전체 구조 상부에 수용성 물질을 코팅하는 단계; 베이크 공정을 실시하여 상기 감광막 패턴과 상기 감광막 스페이서 상에 가교 반응 영역을 형성하는 단계; 상기 수용성 물질을 제거하여 노출된 상기 제 1 층간절연막을 제거하여 상기 트랜치와 연통되는 비아홀을 형성하는 단계; 및 상기 감광막 패턴과 상기 감광막 스페이서를 제거하고 도전막을 형성하는 단계를 포함하여 이루어 진 듀얼 다마신 구조를 갖는 미세 패턴 평성 방법이 개시된다.
Description
본 발명은 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화와 더불어 고성능화가 지속적으로 진행되어 왔고 이에 추가하여 반도체소자의 고속화도 진행되어 왔다. 고성능 로직소자의 경우, 게이트 산화막의 두께 감소와 게이트전극의 길이 축소가 동작속도의 개선에 영향을 주지만, 배선 저항과 층간 절연막의 커패시턴스에 의한 RC지연이 동작속도의 악화에 더 많은 영향을 주고 있는 실정이다.
이러한 RC지연을 개선하기 위하여 여러 가지 방법들이 제안되어 왔고 그 중에서 구리(Cu)와 저유전 막질을 도입하는 방법이 현재 추진중에 있다. 구리(Cu)는 비저항 2.62Ωμ㎝의 알루미늄에 비하여 약 35%의 낮은 1.69Ωμ㎝의 비저항을 갖고, 또한 재료 가격이 값싸고, 일렉트로마이그레이션(electromigration) 수명도 길어서 차세대 배선재료로서 많은 업체에서 채용하고 있다.
특히 우수한 물성의 구리 박막을 얻기 위해 화학기상증착법(CVD: chemical vapordeposition)의 적용이 검토되고 있다. 화학기상증착법으로 구리 박막을 형성하기 위하여 구리원으로 (hfac) Cu (VTMS)[1, 1, 1, 5, 5, 5 - hexafluoro-2,4-pent anedionato(vinyltrimethylsilane)copper(I):C10H13O2CuF6Si]와Cu(hfac)2[bis(1,1,1,5,5,5-hexafluoro-2,4-pentanedionato)copper(II):C10H2O4CuF12]로 대표되는 β-디케토니트(β-diketonate)계 Cu(I),Cu(II) 유기금속화합물을 사용하고 있다.
이러한 구리를 이용한 반도체 집적 회로 소자의 금속 배선을 형성하기 위해 듀얼 다마신 공정이 이용되고 있는데, 일반적으로 비아 콘택홀과 배선영역을 구현하기 위한 듀얼 다마신 패턴 공정 후 증착 공정을 통해 구리를 채워 넣는다. 이후, 구리를 화학적 기계적 연마법(CMP)으로 편탄화 하면 구리 배선이 완성된다. 일반적인 다마신 공정은 비아리쏘그래피, 비아식각과 스트립, 트랜치 리쏘그래피, 트랜치 식각과 스트립 순으로 형성되거나 트랜치 리쏘그래피, 트랜치 식각과 스트립, 비아 리쏘그래피, 비아식각과 스트립의 순서로 형성된다. 따라서, 스텝퍼나 스캐너등의 노광 장비에서의 노광 공정이 두번 적용됨을 알 수 있다.
본 발명은 한 번의 노광 공정을 적용하여 듀얼 다마신 패턴을 형성할 수 있는 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 트랜치 공정시 사용된 감광막을 열적으로 플로우시킨 다음 그 상부에 수용성 물질을 도포하고 비아홀 형성 공정을 진행하여 듀얼 다마신 패턴을 형성하는데 있다.
도 1a 내지 도 1h 는 본 발명에 따른 다마신 구조를 갖는 미세 패턴 형성 방법을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
1: 제 1 층간 절연막 2: 구리
3: 제 2 층간 절연막 4: 제 2 층간 절연막
5: 감광막 6: 감광막 스페이서
7: 크롬 8: 레티클
상술한 목적을 달성하기 위한 본 발명에 따른 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법은 하부 배선이 형성된 반도체 기판을 제공하는 단계;
상기 기판상에 제 1, 제 2 층간 절연막 및 감광막 패턴을 순차로 형성하는 단계;
상기 감광막 패턴을 마스크로 한 에칭공정에 의해 상기 제 1 층간 절연막의 일부를 제거하여 트랜치를 형성하는 단계;
상기 감광막 패턴의 일부가 플로우되도록 열처리 공정을 실시하여 상기 트랜치 측벽에 감광막 스페이서를 형성하는 단계;
상기 트랜치를 포함한 전체 구조 상부에 수용성 물질을 코팅하는 단계;
베이크 공정을 실시하여 상기 감광막 패턴과 상기 감광막 스페이서 상에 가교 반응 영역을 형성하는 단계;
상기 수용성 물질을 제거하여 노출된 상기 제 1 층간절연막을 제거하여 상기트랜치와 연통되는 비아홀을 형성하는 단계; 및
상기 감광막 패턴과 상기 감광막 스페이서를 제거하고 도전막을 형성하는 단계를 포함하여 이루어 진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1h 는 본 발명에 따른 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(도시 안됨)상에 저유전 물질인 제 1 층간 절연막(1)을 플라즈마 화학 기상 증착법을 이용하여 형성한 후 콘택을 형성한다. 콘택을 포함한 전체 구조 상부에 구리(2)를 증착한다.
도 1b 를 참조하면, 제 1 층간 절연막(1)이 노출될 때까지 화학적 기계적 연마법을 이용한 평탄화 공정을 실시하여 구리 패턴(20)을 형성한다.
도 1c를 참조하면, 구리 패턴(20)을 포함한 전체 구조 상부에 제 2 층간 절연막(3), 제 3 층간 절연막(4) 및 감광막(5)을 순차적으로 형성한다. 제 2 및 제 3 층간 절연막(3 및 4)은 화학 기상 증착법으로 형성되며 유전 상수가 작은 물질을 사용하는 것이 바람직한데 예를 들어 유전 상수가 2.0 에서 2.7 사이의 물질을 사용하는 것이 좋다. 또한 제 2 및 제 3 층간 절연막(3 및 4) 사이에 에치 정지층으로서 하드마스크를 삽입하거나 서로 다른 층간 물질을 사용할 수 있다. 감광막(5)은 화학 증폭형이며, 크롬(7)이 형성된 레티클(8)을 이용하여 감광막(5)의 일부만을 노광한다. 노광시에는 엑시머 레이져를 사용한다. 또한 감광막(5)은 공정마진과 최적 패턴 뿐만 아니라 감광막의 열적 플로우 공정(resist flow process)을 고려하여 감광막 두께를 결정한다.
도 1d 를 참조하면, 현상 공정에 의해 감광막 패턴(50)을 형성한 후 이 감광막 패턴(50)을 마스크로 하여 제 2 층간 절연막(4)이 노출될 때 까지 에칭 공정을 실시하여 트렌치(100)를 형성한다.
도 1e 를 참조하면, 감광막 패턴(50)의 유리 온도를 고려하여 매우 적은 양의 감광막이 트랜치(100)의 측벽에 플로우 되도록 열처리 공정을 진행한다. 그로인하여 트랜치(100)의 측벽에 열적 플로우에 의한 감광막 스페이서(6)가 형성된다.
도 1f 를 참조하면, 트랜치(100)를 포함한 전체 구조 상부에 수용성 물질, 예를 들어 RELACS(Resist Ehancement Rithogrophy Assisted by Chemical Shrink; 6)층을 코팅한다. RELACS는 수용성 물질이며 홀사이즈를 기본 DCID(Devoloped Inspection Critical Dimension)보다 작게 하기 위해 사용된다.
도 1g 를 참조하면, 베이크 공정을 실시하여 감광막의 경계서 가교 반응이 일어 나게 된다. 즉, 일정한 온도로 가열하면 일정하게 가교된 부위는 현상액에 용해되지 않게 되며, 가교가 일어나지 않는 부위는 현상액에 용해된다. 이러한 베이크 공정에 의해 가교(crosslinked) 반응 영역(9a)이 형성된다.
도 1h 를 참조하면, RELACS(6)를 제거하고 노출된 제 2 층간 절연막(3)을 제거하는 에칭 공정에 의해 구리 패턴(20)을 노출시켜 트랜치(100)와 연통되는 비아홀(200)을 형성한다. 이후, 감광막 패턴(50)을 제거하면 듀얼 다마신 패턴이 형성된다. Ta 또는 TaN 등의 구리 확산 방지층과 구리를 증착하고 평탄화 공정을 실시하면 배선 공정이 완료된다.
상술한 바와 같이 본 발명에 의하면 트랜치 공정시 사용한 감광막을 열적으로 플로우시켜 트랜치 측벽에 감광막 스페이서를 만든 다음 수용성 물질을 이용하여 비아 콘택홀 영역을 형성하므로써 비아홀의 원하는 디자인 룰을 충족시킬 수 있는 탁월한 효과가 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
Claims (3)
- 하부 배선이 형성된 반도체 기판을 제공하는 단계;상기 기판상에 제 1, 제 2 층간 절연막 및 감광막 패턴을 순차로 형성하는 단계;상기 감광막 패턴을 마스크로 한 에칭공정에 의해 상기 제 1 층간 절연막의 일부를 제거하여 트랜치를 형성하는 단계;상기 감광막 패턴의 일부가 플로우되도록 열처리 공정을 실시하여 상기 트랜치 측벽에 감광막 스페이서를 형성하는 단계;상기 트랜치를 포함한 전체 구조 상부에 수용성 물질을 코팅하는 단계;베이크 공정을 실시하여 상기 감광막 패턴과 상기 감광막 스페이서 상에 가교 반응 영역을 형성하는 단계;상기 수용성 물질을 제거하여 노출된 상기 제 1 층간절연막을 제거하여 상기 트랜치와 연통되는 비아홀을 형성하는 단계; 및상기 감광막 패턴과 상기 감광막 스페이서를 제거하고 도전막을 형성하는 단계를 포함하여 이루어 진 것을 특징으로 하는 듀얼 다마신 구조를 갖는 미세 패턴 평성 방법.
- 제 1항에 있어서,상기 감광막 패턴은 포지티브 화학 증폭형인 것을 특징으로 하는 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법.
- 제 1 항에 있어서,상기 수용성 물질은 RELACS(Resist Ehancement Rithogrophy Assisted by Chemical Shrink)인 것을 특징으로 하는 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법.
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Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
| US8039399B2 (en) | 2008-10-09 | 2011-10-18 | Micron Technology, Inc. | Methods of forming patterns utilizing lithography and spacers |
| US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8268543B2 (en) | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8409457B2 (en) | 2008-08-29 | 2013-04-02 | Micron Technology, Inc. | Methods of forming a photoresist-comprising pattern on a substrate |
| US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US9177794B2 (en) | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
| US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
-
2002
- 2002-12-26 KR KR1020020084343A patent/KR20040057582A/ko not_active Application Discontinuation
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9305782B2 (en) | 2006-07-10 | 2016-04-05 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US11935756B2 (en) | 2006-07-10 | 2024-03-19 | Lodestar Licensing Group Llc | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US11335563B2 (en) | 2006-07-10 | 2022-05-17 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US10607844B2 (en) | 2006-07-10 | 2020-03-31 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US10096483B2 (en) | 2006-07-10 | 2018-10-09 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US9761457B2 (en) | 2006-07-10 | 2017-09-12 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
| US8901700B2 (en) | 2008-05-05 | 2014-12-02 | Micron Technology, Inc. | Semiconductor structures |
| US8629527B2 (en) | 2008-05-05 | 2014-01-14 | Micron Technology, Inc. | Semiconductor structures |
| US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
| US8409457B2 (en) | 2008-08-29 | 2013-04-02 | Micron Technology, Inc. | Methods of forming a photoresist-comprising pattern on a substrate |
| US8039399B2 (en) | 2008-10-09 | 2011-10-18 | Micron Technology, Inc. | Methods of forming patterns utilizing lithography and spacers |
| US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
| US9653315B2 (en) | 2008-12-04 | 2017-05-16 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8603884B2 (en) | 2008-12-04 | 2013-12-10 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8703570B2 (en) | 2008-12-04 | 2014-04-22 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8268543B2 (en) | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US8563228B2 (en) | 2009-03-23 | 2013-10-22 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
| US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US9153458B2 (en) | 2011-05-05 | 2015-10-06 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US9177794B2 (en) | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
| US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US8846517B2 (en) | 2012-07-06 | 2014-09-30 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
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