KR101199218B1 - 반도체 발광 소자 및 반도체 발광 장치 - Google Patents

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Abstract

투광성 전극층에 단선이 생긴 경우에, 전류 경로가 확보되어 반도체 발광 소자 자체의 오픈 불량의 발생을 회피할 수 있는 반도체 발광 소자를 제공한다. 반도체 발광 소자(10)는, 기판(11) 상의 제1 반도체층(12)과, 제1 반도체층(12) 상의 발광층(13)과, 발광층(13) 상의 제2 반도체층(14)과, 제2 반도체층(14) 상의 일부 영역의 구멍부(19)를 구비한 절연체층(15)과, 구멍부(19)를 피복하지 않고 절연체층(15)의 상면과 제2 반도체층(14)을 피복하는 투광성 전극층(16)과, 구멍부(19)를 통하여 제2 반도체층(14)과 접촉함과 함께, 투광성 전극층(16) 사이에 두고 절연체층(15)과 대향하는 위치에 투광성 전극층(16)과 접촉하는 제2 패드 전극(18)을 구비하고 있다. 제2 패드 전극(18)과 제2 반도체층(14)의 접촉 저항을, 투광성 전극층(16)과 제2 반도체층(14)의 접촉 저항보다도 크게 하였다.

Description

반도체 발광 소자 및 반도체 발광 장치{SEMICONDUCTOR LIGHT EMITTING ELEMENT AND SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은, 소자 자체의 오픈 불량이 발생하기 어려운 반도체 발광 소자 및 이 반도체 발광 소자를 이용한 반도체 발광 장치에 관한 것이다.
질화 갈륨 등의 질화물 반도체를 이용한 반도체 발광 소자는, 자외광이나 청색광, 녹색광 등의 발광이 가능한 것, 또한, 발광 효율이 높고 저소비 전력인 것, 또한 소형화가 용이하며 기계적 진동 등에 강하고, 긴 수명으로 신뢰성이 높은 것 등의 특징을 구비하고 있기 때문에, 최근, 대형 디스플레이나 신호기, 액정 표시 장치의 백라이트 등에의 이용이 급속히 진행하고 있다.
반도체 발광 소자는, 일반적으로, n형 반도체층과 p형 반도체층과의 사이에 발광층을 구비한 적층 구조를 갖고 있고, n형 반도체층과 p형 반도체층으로부터 발광층에 주입되는 전자와 정공의 재결합에 의해서 광이 발생한다. 그 때문에, 발광층에서 발생하는 광을 어떻게 하여 효율적으로 외부로 취출할지가 발광 소자로서의 특성(효율)을 좌우하는 중요한 기술로 된다.
따라서, n형 반도체층과, n형 반도체층 상의 일부에 형성된 n측 패드 전극과, n측 패드 전극과 이격하도록 n형 반도체층 상에 넓게 형성된 발광층과, 발광층 상에 형성된 p형 반도체층과, p형 반도체층 상의 일부에 형성된 절연체층과, p형 반도체층의 노출면과 절연체층을 덮는 투광성 전극층과, 투광성 전극층을 사이에 두고 절연체층과 대향하는 위치에 형성된 p측 패드 전극을 구비한 구조를 갖는 반도체 발광 소자가 알려져 있다(예를 들면, 특허 문헌 1～5 참조).
n측 패드 전극과 p측 패드 전극은 각각, n형 반도체층과 p형 반도체층과의 사이에 전압을 인가하기 위해, 와이어 본딩 접속이나 범프 접속에 의해서, 외부 회로(전원)와 접속된다. 이와 같은 반도체 발광 소자에서는, p측 패드 전극의 바로 아래에서의 발광을 억제할 수 있음과 함께, 발광층으로부터 p측 패드층으로도 향하는 광이, 절연체층에 의해서 발광면(투광성 전극층과 p형 반도체층의 접촉면)측에 반사되어 발광면으로부터 출사됨으로써, 높은 발광 출력을 얻을 수 있다.
또한, 다른 예로서, p형 반도체층 상에 접촉 저항이 높은 전극층 또는 저도전성의 반도체층을 형성하고, 이 전극층 상에 투광성 전극층에도 접촉하는 p측 패드 전극을 형성하는 구조가 제안되어 있다(예를 들면, 특허 문헌 6～8 참조). 이와 같은 구조에서는, p측 패드 전극의 바로 아래에서의 발광을 억제함으로써, 높은 발광 출력이 얻어진다.
그러나, 특허 문헌 1～5 및 특허 문헌 6～8에 개시된 구조의 반도체 발광 소자에서는, 투광성 전극층에 단선이 생기기 쉽다고 하는 공통된 문제가 있다. 이 문제에 대해서 도 8을 참조하여 설명한다. 도 8의 (a)는 종래의 반도체 발광 소자에서의 p측 패드 전극의 근방의 개략 구조를 도시한 단면도이다. 도 8의 (a)에 도시한 바와 같이, 반도체 발광 소자(110A)는, p형 반도체층(111)의 표면에 절연체층 또는 접촉 저항이 높은 전극층 혹은 저도전성의 반도체층(이하 「절연체층등(112)」이라고 함)이 형성되고, 이것을 덮도록 투광성 전극층(113A)이 형성되고, 투광성 전극층(113A)을 사이에 두고 절연체층등(112)과 대향하는 위치에 p측 패드 전극(114A)이 형성된 구조를 갖고 있다. 투광성 전극층(113A)은, 통상, 스퍼터법에 의해 형성되기 때문에, 도 8의 (a)에 파선으로 나타낸 투광성 전극층(113A)의 단차부 S(절연체층등(112)의 측면부)에서, 투광성 전극층(113A)의 막 두께는 얇게 되고, 이 단차부 S에서 전류 집중에 의한 파괴, 단선(소위, 오픈 불량)이 생기기 쉬워진다.
이와 같은 문제를 해결하기 위해, 도 8의 (b)에 도시한 개략 구조를 구비한 다른 반도체 발광 소자가 제안되어 있다(예를 들면, 특허 문헌 9～13 참조). 이 반도체 발광 소자(110B)는, p형 반도체층(111)의 표면에 절연체층등(112)이 형성되고, 절연체층등(112)과 거의 동일한 높이의 투광성 전극층(113B)이 p형 반도체층(111) 상에 형성되고, p측 패드 전극(114B)이 절연체층등(112)을 덮음과 함께 투광성 전극층(113B)의 일부를 덮도록 형성된 구조를 갖고 있고, p측 패드 전극(114B)과 투광성 전극층(113B)의 접촉 면적을 넓게 취함으로써, 그 접촉면에서의 전류 집중의 발생을 방지하고 있다.
특허 문헌 1 : 일본 특허 공개 평8-250768호 공보 특허 문헌 2 : 일본 특허 공개 평9-36431호 공보 특허 문헌 3 : 일본 특허 공개 평9-129921호 공보 특허 문헌 4 : 일본 특허 공개 제2004-140416호 공보 특허 문헌 5 : 일본 특허 공개 평9-129922호 공보 특허 문헌 6 : 일본 특허 공개 평11-4020호 공보 특허 문헌 7 : 일본 특허 공개 평11-87772호 공보 특허 문헌 8 : 일본 특허 공개 제2003-174196호 공보 특허 문헌 9 : 일본 특허 공개 평10-173224호 공보 특허 문헌 10 : 국제 공개 제WO 98/42030호 팜플렛 특허 문헌 11 : 일본 특허 공개 제2000-124502호 공보 특허 문헌 12 : 일본 특허 공개 제2002-353506호 공보 특허 문헌 13 : 일본 특허 공개 제2003-124517호 공보
그러나, 도 8의 (b)에 도시한 반도체 발광 소자(110B)와 같이, p측 패드 전극(114B)의 면적을 넓히면, p측 패드 전극(114B)에 의해서 광이 흡수되는 면적이 늘어나, 발광 면적이 작아진다고 하는 문제가 있다. 한편, p측 패드 전극(114B)과 투광성 전극층(113B)과의 접촉 면적을 좁게 하면, 도 8의 (a)에 도시한 반도체 발광 소자(110A)와 마찬가지로, 전류 집중에 의해서 오픈 불량이 생길 우려가 있다.
여기서, 일반적으로, 반도체 발광 소자를 이용하여 발광 장치를 구성하는 경우에는, 복수의 반도체 발광 소자가 직렬로 접속된다. 그 때문에, 1개의 반도체 발광 소자의 투광성 전극층에 오픈 불량이 생기면, 그 반도체 발광 소자가 발광하지 않게 될 뿐만 아니라, 모든 반도체 발광 소자에 전류가 흐르지 않게 되어, 발광 장치로서의 기능을 잃어버리게 되므로, 이와 같은 사태의 발생을 회피할 필요가 있다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로, 투광성 전극층에 단선이 생긴 경우에, 전류 경로가 확보되어 반도체 발광 소자 자체의 오픈 불량의 발생을 회피할 수 있는 반도체 발광 소자를 제공하는 것을 목적으로 한다. 또한, 본 발명은, 이 반도체 발광 소자를 이용한 반도체 발광 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 발광 소자는, 제1 반도체층과, 상기 제1 반도체층 상에 형성된 발광층과, 상기 제1 반도체층 상에 상기 발광층과 이격하여 설치된 제1 패드 전극과, 상기 발광층 상에 형성된 제2 반도체층과, 상기 제2 반도체층 상의 일부의 영역에 형성되고, 그 두께 방향으로 관통하는 구멍부를 구비한 절연체층과, 상기 제2 반도체층의 다른 영역으로부터 상기 절연체층의 상면의 일부까지 연속해서 형성된 투광성 전극층과, 상기 절연체층의 상기 구멍부를 통하여 상기 제2 반도체층과 접촉함과 함께, 상기 투광성 전극층을 사이에 두고 상기 절연체층과 대향하는 위치에 상기 투광성 전극층과 접촉하도록 형성된 제2 패드 전극을 구비하고, 상기 제2 패드 전극과 상기 제2 반도체층의 접촉 저항이, 상기 투광성 전극층과 상기 제2 반도체층의 접촉 저항보다도 큰 것을 특징으로 한다.
이와 같은 반도체 발광 소자에서는, 투광성 전극층에 단선이 생기지 않는 상태에서는, 투광성 전극층과 제2 반도체층의 접촉 저항과, 제2 패드 전극과 제2 반도체층의 접촉 저항과의 차이에 의해서, 제2 패드 전극과 제2 반도체층과의 사이에서는 실질적으로 전류가 흐르는 일이 없고, 투광성 전극층과 제2 반도체층과의 사이에서 전류가 흐른다. 그리고, 투광성 전극층에 단선이 생긴 상태로 되었을 때에는, 제2 패드 전극과 제2 반도체층의 접촉면을 전류가 흐르고, 제2 반도체층/발광층/제1 반도체층의 과전압 파괴에 의한 전류 경로가 형성된다. 그 때문에, 이와 같은 반도체 발광 소자를 복수 이용하여 발광 장치를 구성한 경우에는, 1개의 반도체 발광 소자에서 투광성 전극층에 단선이 생겨도, 전류 경로가 확보되기 때문에, 다른 반도체 발광 소자를 발광 가능한 상태로 유지할 수 있다.
본 발명에 따른 반도체 발광 소자에서는, 상기 절연체층의 두께는 10～500㎚이며, 상기 투광성 전극층의 두께는 20～400㎚이고, 상기 제2 패드 전극의 두께는 400～2000㎚인 것이 바람직하다.
이와 같은 구성으로 함으로써, 상기 투광성 전극층과 상기 제2 패드 전극의 저항을 작게 억제할 수 있다. 또한, 투광성 전극층에 단선이 생기지 않을 때에는, 제2 패드 전극으로부터 그 바로 아래를 향한 전류 집중의 발생을 방지할 수 있다.
본 발명에 따른 반도체 발광 소자에서는, 상기 절연체층의 구멍부의 개구 형상은 원형 또는 대략 원형이며, 그 개구 면적이, 상기 절연체층이 상기 제2 반도체층과 접하는 면적의 80％ 이하인 것이 바람직하다.
절연체층의 구멍부의 개구 형상은 제2 패드 전극과 제2 반도체층의 접촉면의 형상이기 때문에, 이 형상을 원형 또는 대략 원형으로 함으로써, 투광성 전극층이 단선된 경우에 이 접촉면을 통과하는 전류의 분포를 균일하게 할 수 있다. 또한, 절연체층에서의 구멍부의 개구 면적을, 절연체층이 제2 반도체층과 접하는 면적의 80％ 이하로 함으로써, 제2 패드 전극에 의한 광의 흡수를 작게 억제할 수 있다.
본 발명에 따른 반도체 발광 소자에서는, 상기 절연체층의 구멍부의 평균 직경이 16㎛ 이상인 것이 바람직하다.
이와 같은 구성에 의해, 반도체 발광 소자에 오픈 불량이 발생하는 것을 방지할 수 있다.
본 발명에 따른 반도체 발광 소자에서는, 상기 제1 반도체층이 소정의 기판 상에 형성되어 있는 것이 바람직하다.
반도체 발광 소자를 소정의 기판 상에 형성함으로써, 복수의 반도체 발광 소자를 구비한 반도체 발광 장치를 구성하는 것이 용이하게 된다.
본 발명에 따른 반도체 발광 장치는, 상기 제1 반도체층이 소정의 기판 상에 형성되어 이루어지는 반도체 발광 소자를 복수개 갖고, 적어도 2개의 상기 반도체 발광 소자가 직렬로 접속되어 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체 발광 장치는, 소정의 기판 상에 상기 반도체 발광 소자가 복수개 설치되고, 적어도 2개의 상기 반도체 발광 소자가 직렬로 접속되어 이루어지는 것을 특징으로 한다.
이들의 본 발명에 따른 반도체 발광 장치에서는, 1개의 반도체 발광 소자가 발광할 수 없게 되어도, 반도체 발광 장치 전체가 점등하지 않게 된다고 하는 사태의 발생을 방지할 수 있다.
본 발명에 따른 반도체 발광 소자에 따르면, 투광성 전극층에 단선이 발생하여도, 제2 패드 전극과 제2 반도체층이 직접적으로 접촉하고 있기 때문에, 이 접촉면을 통하여 전류가 흐름으로써 전류 경로가 형성되어, 반도체 발광 소자 자체의 오픈 불량의 발생을 방지할 수 있다. 이렇게 하여, 복수의 반도체 발광 소자를 이용하여 이루어지는 반도체 발광 장치에서, 또한 1개의 기판 상에 복수의 반도체 발광 소자가 설치된 반도체 발광 장치에서, 1개의 반도체 발광 소자가 발광할 수 없게 되어도, 발광 장치 전체가 점등하지 않게 된다고 하는 사태의 발생을 방지할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 발광 소자의 구조를 도시한 도면이며, (a)는 평면도이며, (b)는 화살표 A-A 단면도이며, (c)는 화살표 B-B 단면도.
도 2는 도 1의 반도체 발광 소자를 이용하여 구성되는 발광 장치의 개략 구성을 나타낸 모식도이며, (a)는 직류 전원을 이용하는 접속 구조의 일례이며, (b)는 교류 전원을 이용하는 접속 구조의 일례.
도 3은 본 발명의 제2 실시 형태에 따른 반도체 발광 소자의 개략 구조를 도시하는 평면도.
도 4는 본 발명의 제3 실시 형태에 따른 반도체 발광 소자의 개략 구조를 도시하는 평면도.
도 5는 본 발명의 제4 실시 형태에 따른 반도체 발광 소자의 개략 구조를 도시하는 평면도.
도 6은 본 발명의 제4 실시 형태에 따른 반도체 발광 소자의 개략 구조를 도시한 도면이며, (a)는 화살표 C-C 단면도이며, (b)는 화살표 D-D 단면도.
도 7은 오픈 불량 발생 전압(인가 전압)과, 파괴율 및 누적 파괴율과의 관계를 나타내는 그래프.
도 8의 (a)는 종래의 반도체 발광 소자의 구조의 일례를 도시하는 단면도이며, 도 8의 (b)는 종래의 반도체 발광 소자의 구조의 다른 예를 도시하는 단면도.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세하게 설명한다.
《제1 실시 형태》
도 1의 (a)에 본 발명의 제1 실시 형태에 따른 반도체 발광 소자의 개략 구조를 나타낸 평면도를 도시하고, 도 1의 (b)에 도 1의 (a)에 나타낸 화살표 A-A 단면도를 도시하고, 도 1의 (c)에 도 1의 (a)에 도시한 화살표 B-B 단면도를 나타낸다. 이 반도체 발광 소자(10)는, 기판(11)과, 제1 반도체층(12)과, 발광층(13)과, 제2 반도체층(14)과, 절연체층(15)과, 투광성 전극층(16)과, 제1 패드 전극(17)과, 제2 패드 전극(18)을 구비하고 있다.
도 1에는, 1매의 기판(11)에 1개의 반도체 발광 소자(10)가 형성된 형태를 도시하고 있지만, 이에 한정되는 것이 아니라, 예를 들면, 1매의 기판(11)의 표면에 복수의 독립한 제1 반도체층(12)을 형성하고, 각각의 제1 반도체층(12) 상에 상기한 각 층 및 각 전극을 형성하여도 된다. 이하, 반도체 발광 소자(10)의 상기한 각 구성 요소에 대해서 설명한다.
[기판]
기판(11)에는, 제1 반도체층(12)을 구성하는 반도체(화합물)를 에피택셜 성장시키는 것이 가능한 격자 정합성을 갖는 재료가 이용되고, 예를 들면, Al2O3(사파이어), MgAl2O4(스피넬), SiC, SiO2, ZnS, ZnO, Si, GaAs, C(다이아몬드), LiNbO3(니오븀산 리튬), Nd3Ga5O12(네오듐갈륨가넷) 등으로 이루어지는 것을 들 수 있다. 기판(11)의 면적 및 두께 등에는, 특별히 제한은 없다.
[제1 반도체층]
기판(11)의 표면에 형성되는 제1 반도체층(12)은, Ⅲ-V족 화합물 반도체에 n형 도우펀트를 도프하여 이루어지는 n형 반도체 재료로 구성된다. Ⅲ-V족 화합물 반도체로서는, 예를 들면, GaN, AlN, InN 또는 이들의 혼정인 InαAlβGa1-α-βN(0≤α, 0≤β, 0<α+β≤1), InαAlβGa1-α-βN에서의 Ⅲ족 원소의 일부 또는 전부를 B등으로 치환하거나, N의 일부를 P, As, Sb 등의 다른 V족 원소로 치환하거나 한 Ⅲ-V족 화합물 반도체, GaAs계 화합물 반도체(예를 들면, AlGaAs, InGaAs 등), InP계 화합물 반도체(예를 들면, AlGaInP 등), GaAs계 화합물 반도체와 InP계 화합물 반도체의 혼정인 InGaAsP 등의 Ⅲ-V족 화합물 반도체 등을 들 수 있다. 또한, n형 도우펀트로서는, Si, Ge, Sn, S, O, Ti, Zr 등의 IV족 또는 VI족 원소를 들 수 있다.
[제2 반도체층]
발광층(13)의 표면에 형성되는 제2 반도체층(14)은, Ⅲ-V족 화합물 반도체에 p형 도우펀트를 도프하여 이루어지는 p형 반도체 재료로 구성된다. 제2 반도체층(14)에 이용되는 Ⅲ-V족 화합물 반도체는, 제1 반도체층(12)에 이용되는 Ⅲ-V족 화합물 반도체와 동일하므로, 여기서의 열기를 생략한다. p형 도우펀트로서는, Be, Zn, Mn, Cr, Mg, Ca 등을 들 수 있다.
[발광층]
발광층(13)은, 소정의 전원에 접속되는 제1 패드 전극(17)의 설치 영역을 제1 반도체층(12) 상에 확보한 후에, 제1 패드 전극(17)과 이격하도록, 제1 반도체층(12)의 표면에 형성된다. 발광층(13)은, 제1 반도체층(12)과 제2 반도체층(14)으로부터 각각 주입되는 전자와 정공의 재결합에 의해서 생성하는 에너지를 광으로 하여 방출하는 기능을 하는 층이며, 이 기능을 효율적으로 발현시키기 위해서, 양자 구조로서 웰층과 장벽층을 포함하는 양자 웰 구조를 갖고 있는 것이 바람직하다.
구체적으로, 발광층(13)을 구성하는 반도체 재료는, 논도프형 반도체, n형 불순물 도프 반도체 및 p형 불순물 도프 반도체 중 어느 것이어도 되지만, 특히, 논도프형 반도체 또는 n형 불순물 도프 반도체를 이용하는 것이 바람직하다. 여기서, 웰층에 언도프형 반도체를 이용하고, 장벽층에 n형 불순물 도프 반도체를 이용하여도 된다. 양자 웰 구조에서는, 웰층에 도프하는 도우펀트의 종류와 도프량에 의해서, 발광층(13)에서 생성하는 광의 파장을 조정할 수 있다. 예를 들면, 발광층(13)이 Ⅲ-V족 화합물 반도체로 이루어지는 경우에는, 60～650㎚ 부근, 바람직하게는 380～560㎚의 파장의 광을 발광할 수 있지만, 웰층이 Al을 포함함으로써, 종래의 InGaN의 웰층에서는 곤란한 파장 영역, 구체적으로는, GaN의 밴드갭 에너지인 파장 365㎚ 부근 또는 이것보다 짧은 파장의 광을 얻을 수 있다. 따라서, 반도체 발광 소자(10)의 용도 등에 따라서, 발광 파장을 조정하기 위해, 웰층에 도프하는 도우펀트의 종류와 도프량을 설정하면 된다.
[제1 반도체층/발광층/제2 반도체층의 변형예]
여기서, 제1 반도체층(12)/발광층(13)/제2 반도체층(14)의 변형예에 대해서, 간단히 설명한다. 제1 변형예로서는, 제1 반도체층(12)으로서, 기판(11) 상에 컨택트층/클래드층을 이 순서대로 적층한 구조로 한 것을 들 수 있고, 마찬가지로, 제2 반도체층(14)으로서, 발광층(13) 상에 클래드층/컨택트층을 이 순서대로 적층한 구조의 것을 들 수 있다. 제2 변형예로서는, 기판(11)과 제1 반도체층(12)과의 사이에 버퍼층을 형성하여, 이 버퍼층 상에 발광층(13)을 형성하고, 또한, 제2 반도체층(14) 상에도 버퍼층을 형성하고, 이 버퍼층 상에 절연체층(15) 및 투광성 전극층(16)을 형성한 구조의 것을 들 수 있다. 제3 변형예로서는, 제1 반도체층(12) 및 제2 반도체층(14)을 각각, 언도프형 반도체로 이루어지는 층과 도프된 반도체로 이루어지는 층을 교대로 적층한 다층 구조로 한 것을 들 수 있다.
[제1 패드 전극]
제1 패드 전극(17)은, 소정의 전원과 제1 반도체층(12)을 전기적으로 접속하는 단자로서의 역할과, 복수의 반도체 발광 소자(10)를 직렬 접속하기 위한 단자로서의 역할을 한다(후기하는 도 2 참조). 반도체 발광 소자(10)에서는, 도 1의 (a), (c)에 도시된 바와 같이, 제1 반도체층(12)의 상면의 일부를 절결하여 형성된 단차면상에, 제1 패드 전극(17)을 형성함으로써, 제1 반도체층(12)의 상면에 형성되어 있는 발광층(13)과 제1 패드 전극(17)을 이격(직접적으로 접촉시키고 있지 않은 것)시키고 있다. 또한, 제1 패드 전극(17)은, 제1 반도체층(12)에 절결을 형성하는 일 없이, 발광층(13)과 이격(전기적 절연)하도록 제1 반도체층(12)의 동일면 상에 형성하여도 된다.
제1 패드 전극(17)은 제1 반도체층(12)과 저저항의 상태로 접촉하고 있다. 이하, 본 명세서에서는, 반도체 발광 소자(10)의 구동 전압의 범위 내에서, 반도체 재료와 전극 재료가 저저항으로 접촉하고 있는 상태를 「오믹 접촉」이라고 하고(따라서, 제1 패드 전극(17)은 제1 반도체층(12)과 오믹 접촉하고 있음), 이에 대하여, 오믹 접촉보다도 고저항으로 접촉하고 있는 상태를 「쇼트키 접촉」이라고 하는 것으로 하고, 오믹 접촉면과 쇼트키 접촉면이 병렬 접속되어 있는 구성 부분에서 오믹 접촉면에 전류가 흐르는 상태에서는, 실질적으로 쇼트키 접촉면에는 전류는 흐르지 않는 정도의 저항차가 있는 것으로 한다.
이와 같은 관점에서, 제1 패드 전극(17)으로서는, 제1 반도체층(12)과의 접촉 저항이 작은 재료인 Ti, Al, Cr, Mo ,W, Ag, ITO 또는 이들의 적어도 1개를 포함하는 합금을, 제1 반도체층(12)과 접하는 층으로 하는 단층 또는 다층 구조를 갖는 것이 바람직하고, 특히 Ti/Rh/Au, Ti/Pt/Au, Ti/Ir/Au, Ti/Ru/Au, Al-Si-Cu 합금/W/Pt/Au 등의 다층 구조를 이용하면, 제1 패드 전극(17)과 제2 패드 전극(18)을 동시에 형성할 수 있어, 바람직하다. 이 다층 구조로서 구체적으로는, Ti/Rh/Au를, 2㎚/200㎚/500㎚로 한 다층 구조를 들 수 있다.
[절연체층]
절연체층(15)은, 발광층(13)으로부터 방출되는 광을 반사하여, 제2 패드 전극(18)에 의한 광의 흡수를 저감하는 기능을 갖는다. 그 때문에 절연체층(15)으로서는, 제2 반도체층(14)보다도 광의 굴절률이 작은 재료, 예를 들면, SiO2, Al2O3, SiN, MgF2, CaF2, LiF, AlF3, BaF2, YF3, LaF3, CeF3, Y2O3, ZrO2, Ta2O5 등이 이용된다.
또한, 절연체층(15)은, 제2 반도체층(14)에 균일하게 전류를 흘리는 기능을 갖는다. 즉, 절연체층(15)을 형성하지 않는 경우에는, 투광성 전극층(16)에서 제2 패드 전극(18)의 바로 아래에 위치하는 영역에 제2 패드 전극(18)으로부터의 전류가 집중하게 되고, 이에 의해서, 제2 반도체층(14)에 균일하게 전류가 흐르지 않게 되어, 발광층(13)의 면적을 유효하게 이용할 수 없어 발광 효율이 저하하게 될 우려가 있다. 그러나, 절연체층(15)을 형성함으로써, 제2 패드 전극(18)의 바로 아래에 위치하는 영역에서의 전류 집중의 발생을 억제하여, 발광 효율의 저하를 억제할 수 있다.
절연체층(15)의 두께는 10～750㎚로 하는 것이 바람직하다. 두께가 10㎚ 미만의 경우에는, 상기한 전류 집중의 억제가 효과적으로 얻어지기 어렵다. 한편, 두께가 750㎚를 초과하면, 투광성 전극층(16)을 형성하였을 때에, 투광성 전극층(16)에서 절연체층(15)의 측면 근방에 형성되는 부분의 두께가, 절연체층(15)의 두께에 기인하여 얇게 된다. 이렇게 하여 투광성 전극층(16)에 막 두께가 얇은 부분이 형성되게 되면, 이 부분에서 제2 패드 전극(18)으로부터의 전류 집중에 의한 오픈 불량이 발생하기 쉬워진다고 하는 문제가 생긴다. 절연체층(15)의 두께는, 보다 바람직하게는, 250～600㎚로 된다.
절연체층(15)은 구멍부(19)를 구비하고 있다. 이 구멍부(19)의 역할과, 그 형상 설정의 조건에 대해서는, 후에, 제2 패드 전극(18)과 제2 반도체층(14)의 접촉면의 기능에 대해서 설명할 때에 아울러 설명하는 것으로 한다.
[투광성 전극층]
투광성 전극층(16)은, 절연체층(15)의 구멍부(19)를 피복하지 않고, 절연체층(15)의 상면을 피복함과 함께, 제2 반도체층(14) 상에서 절연체층(15)이 형성되어 있지 않은 대략 전체 영역을 피복하도록 형성되어 있다. 투광성 전극층(16)은, 제2 패드 전극(18)과 제2 반도체층(14)을 전기적으로 접속하고, 제2 반도체층(14)에 전류를 공급하는 역할을 하고 있다. 반도체 발광 소자(10)의 통상의 사용 상태(투광성 전극층(16)에 단선이 발생하고 있지 않은 상태를 말함. 이하 동일)에서는, 투광성 전극층(16)을 통하여 제2 패드 전극(18)과 제2 반도체층(14)과의 사이에서 전류가 흐르도록, 투광성 전극층(16)과 제2 반도체층(14)은 오믹 접촉하고 있다.
또한, 투광성 전극층(16)은, 발광층(13)으로부터의 광을 투과하여 외부로 방출하는 역할을 한다. 이 때문에, 투광성 전극층(16)에는, 특히, 발광층(13)에서 발생하는 광의 파장 영역에서의 광 투과율이 큰 재료가 바람직하게 이용된다. 예를 들면, 투광성 전극층(16)으로서는, In, Zn, Sn, GA,W, Ti로부터 선택되는 적어도 1종을 포함하는 산화물, 구체적으로는, ITO, IZO, ZnO, In2O3, SnO2, TiO2 및 이들의 복합 산화물을 들 수 있다. 또한, 투광성 전극층(16)으로서는, Ni/Au 적층막을 이용할 수도 있다.
투광성 전극층(16)의 막 두께는, 제2 반도체층(14)에서 절연체층(15)의 바로 아래에 해당하는 부분 이외의 영역에 균일한 전류를 흘림으로써 발광층(13)을 넓은 범위로 균일하게 발광시킬 수 있음과 함께, 투광성 전극층(16)에 의한 발광층(13)으로부터의 광의 흡수를 억제하기 위해, 20～400㎚로 하는 것이 바람직하다.
또한, 투광성 전극층(16)에 대해서, 제2 반도체층(14)의 상면 부분의 막 두께 및 절연체층(15)의 상면 부분의 막 두께에 비해, 절연체층(15)의 측면 근방 부분의 막 두께가 얇게 되어 있다. 이것은, 절연체층(15)의 막 두께와 투광성 전극층(16)의 성막 방법(후기함)에 기인하는 것이며, 이 점에서는, 앞서 종래 기술로서 설명한 도 8의 (a)에 도시한 구조와 동일한 구조를 갖고 있다.
[제2 패드 전극]
제2 패드 전극(18)은, 소정의 전원과 투광성 전극층(16)을 전기적으로 접속하는 단자로서의 역할과, 복수의 반도체 발광 소자(10)를 직렬 접속 또는 병렬 접속하기 위한 단자로서의 역할을 한다. 발광층(13)에서 발생하는 광이 제2 패드 전극(18)에 의해서 흡수되지 않도록, 제2 패드 전극(18)은, 상방에서 보아, 제2 패드 전극(18)의 외연이 절연체층(15)의 외연보다도 내측에 위치하거나 또는 그 외연과 겹치도록, 절연체층(15)의 상방에서 투광성 전극층(16)의 표면에 형성되어 있다.
제2 패드 전극(18)은, 절연체층(15)의 구멍부(19)를 통하여 제2 반도체층(14)과 접촉하고 있다. 여기서, 제2 패드 전극(18)과 제2 반도체층(14)의 접촉 저항은, 투광성 전극층(16)을 통한 제2 패드 전극(18)과 제2 반도체층(14)과의 사이의 접촉 저항보다도 크다. 즉, 제2 패드 전극(18)과 제2 반도체층(14)은, 쇼트키 접촉하고 있다. 그 때문에, 반도체 발광 소자(10)의 통상의 사용 상태에서는, 상기한 바와 같이, 제2 패드 전극(18)으로부터 투광성 전극층(16)을 개재하여 제2 반도체층(14)으로도 전류가 흐르지만, 절연체층(15)의 구멍부(19)를 통하여 제2 패드 전극(18)으로부터 제2 반도체층(14)으로 직접적으로는 전류는 흐르지 않게 되어 있다.
제2 패드 전극(18)으로서는, 제2 반도체층(14)과의 접촉 저항이 큰 재료인 Ti, W, Nb, Al, Sn, Si, Hf, Y, Fe, Zr, V, Mn, Gd, Ir, Pt, Ru, Ta, Cr 또는 이들의 적어도 1개를 포함하는 합금을 제2 반도체층(14)과 접하는 층으로 하는 단층 또는 다층 구조를 갖고 있는 것이 바람직하고, 특히 제2 반도체층(14)과 접하도록 Ti를 형성함으로써, 제2 반도체층(14)에 이용되는 p형 반도체에 대한 접촉에서는 쇼트키 접촉으로 되지만, 제1 반도체층(12)에 이용되는 n형 반도체층 및 투광성 전극층(16)으로서 이용되는 각종 산화물 전극 등에 대한 접촉에서는 오믹 접촉으로 되기 때문에, 제1 패드 전극(17)과 제2 패드 전극(18)과의 동시 형성에 바람직하다. 따라서, Ti/Rh/Au, Ti/Pt/Au, Ti/Ir/Au, Ti/Ru/Au, Al-Si-Cu 합금/W/Pt/Au 등의 다층 구조를 이용하는 것이 바람직하다.
[제2 패드 전극과 제2 반도체층과의 쇼트키 접촉의 기능]
상기한 바와 같이, 투광성 전극층(16)의 막 두께는, 절연체층(15)의 측면 근방 부분에서 얇게 되어 있다. 따라서, 이 부분에서의 전류 집중 등에 의해서 단선이 발생하는 사태가 일어날 수 있다. 투광성 전극층(16)의 단선 시에는, 제2 패드 전극(18)으로부터 투광성 전극층(16)을 개재하여 제2 반도체층(14)으로도 전류가 흐르지 않게 된다. 그러나, 반도체 발광 소자(10)에서는, 투광성 전극층(16)의 단선 시에는, 제2 패드 전극(18)과 제2 반도체층(14)의 쇼트키 접촉면(이하 간단히 「쇼트키 접촉면」이라고 함)을 통하여, 제2 패드 전극(18)으로부터 제2 반도체층(14)으로도 전류가 흐른다. 이 때의 전류에 의해서, 제1 반도체층(12)/발광층(13)/제2 반도체층(14)이 과전압 파괴하고, 쇼트 상태로 됨으로써, 전류 경로가 확보된다. 그 때문에, 예를 들면, 복수의 반도체 발광 소자(10)를 직렬로 접속하여 이루어지는 발광 장치에서는, 투광성 전극층(16)이 단선된 반도체 발광 소자는, 발광하지 않게 되지만 전류 경로는 확보되기 때문에, 그 밖의 반도체 발광 소자에 대해서는 전류의 공급이 정지되는 일이 없으므로, 발광 상태를 유지할 수 있다.
절연체층(15)에 형성된 구멍부(19)의 평면 형상은, 쇼트키 접촉면의 형상으로 된다. 이 형상을 원형 또는 대략 원형으로 함으로써, 투광성 전극층(16)의 단선 시에 쇼트키 접촉면을 통과하는 전류의 분포가 균일하게 되기 쉽고, 제1 반도체층(12)/발광층(13)/제2 반도체층(14)이 과전압 파괴될 때에, 쇼트키 접촉면으로부터 제1 패드 전극(17)을 향하는 전류 경로를 확실하게 형성할 수 있다.
쇼트키 접촉면의 면적은 절연체층(15)에서의 구멍부(19)의 개구 면적과 동등하고, 구멍부(19)의 개구 면적은, 절연체층(15)이 제2 반도체층(14)과 접하는 면적의 80％ 이하인 것이 바람직하다. 이것은, 반도체 발광 소자(10)의 통상의 사용 시에서는, 제2 패드 전극(18)은 쇼트키 접촉면을 통하여 발광층(13)에서 발광하는 광을 흡수하게 하기 위해, 쇼트키 접촉면의 면적을 작게 함으로써, 제2 패드 전극(18)에 의한 광의 흡수를 작게 억제할 수 있기 때문이다.
절연체층(15)의 구멍부(19)의 평균 직경은 16㎛ 이상인 것이 바람직하다. 여기서 평균 직경이란, 구멍부(19)의 평면 형상(즉 쇼트키 접촉면의 형상)이 원형이 아닌 경우, 예를 들면, 타원인 경우에는 긴 직경과 짧은 직경의 평균값을 말하며, 정방형인 경우에는, 정방형의 면적과 동일한 면적을 갖는 원의 직경을 말한다. 후기하는 실시예에 나타낸 바와 같이, 구멍부(19)의 평균 직경을 16㎛ 이상으로 함으로써, 투광성 전극층(16)에 오픈 불량이 발생하였을 때에, 확실하게 쇼트키 접촉면을 통하는 전류에 의해 제1 반도체층(12)/발광층(13)/제2 반도체층(14)을 과전압 파괴하여, 전류 경로를 형성할 수 있다.
또한, 제2 패드 전극(18)에는, 전원 또는 다른 반도체 발광 소자(10)와의 접속을 위해 본딩 와이어가 부착되지만, 이 본딩 와이어를 제2 패드 전극(18)의 상면 중앙(절연체층(15)의 구멍부(19)의 상방에 해당하는 영역)에 부착하는 것이 바람직하다. 이에 의해, 제2 패드 전극(18)에서의 전류의 흐름을 균일하게 할 수 있어, 투광성 전극층(16)의 단선 시에는, 바로 아래의 쇼트키 접촉면에 전류가 흐르기 쉬워짐으로써, 제1 반도체층(12)/발광층(13)/제2 반도체층(14)을 과전압 파괴하기 쉬워져, 전류 경로가 형성되기 쉬워진다.
[발광 장치]
도 2에, 상기한 제1 실시 형태에 따른 반도체 발광 소자를 이용하여 구성되는 발광 장치의 개략 구성(즉 반도체 발광 소자의 접속 구조)을 나타낸 모식도를 도시한다. 여기서, 도 2의 (a)에는 직류 전원을 이용하는 접속 구조의 일례가 도시되어 있고, 도 2의 (b)에는 교류 전원을 이용하는 접속 구조의 일례가 도시되어 있다. 또한, 도 2에 도시한 각 발광 장치를 구성하는 반도체 발광 소자(10)의 구조는 도 1과의 대비로부터 명백하므로, 도 2에서는 반도체 발광 소자(10)의 구성 요소의 설명을 생략하고 있다.
도 2의 (a)에 도시한 발광 장치는, 복수(도 2의 (a)에서는 12개를 예시하고 있음)의 반도체 발광 소자(10)를 본딩 와이어로 1열로 직렬 접속한 구조를 갖고 있고, 직류 전원을 이용하여 반도체 발광 소자(10)를 동시에 점등시킬 수 있도록 되어 있다. 도 2의 (b)에 도시한 발광 장치는, 복수(도 2의 (b)에서는 6개)의 반도체 발광 소자(10)를 본딩 와이어로 직렬 접속하여 이루어지는 2열의 유닛이 교류 전원에 대하여 병렬 접속되고, 각 열에서 전류가 흐르는 방향이 반대로 된다(한쪽의 열의 유닛에 전류가 흐르고 있을 때에는, 다른 쪽의 열의 유닛에는 전류는 흐르지 않음) 구조를 갖고 있다. 즉, 도 2의 (b)의 발광 장치에서는, 교류 전원으로부터 출력되는 교류의 주파수에 의존하여, 열마다 교대로 반도체 발광 소자(10)가 발광하는 구조로 되어 있다.
이들의 발광 장치에서는, 1개의 반도체 발광 소자(10)에서 그 투광성 전극층(16)에 단선(파괴)이 생겨도, 제2 패드 전극(18)과 제1 패드 전극(17)과의 사이에, 상기한 쇼트키 접촉면과 제1 반도체층(12)/발광층(13)/제2 반도체층(14)을 통하는 전류 경로가 형성됨으로써, 반도체 발광 소자(10)에 오픈 불량이 발생하는 것이 억제된다. 이에 의해, 1개의 반도체 발광 소자(10)를 발광할 수 없게 되어도, 남은 11개의 반도체 발광 소자(10)를 점등 가능한 상태로 유지할 수 있다. 또한, 예를 들면, 도 2의 (a), (b)에서, 12개의 반도체 발광 소자(10)는, 1매의 기판 상에 설치되어 있어도 된다. 또한, 도 2의 (a), (b)에 도시한 12개의 반도체 발광 소자(10)로 이루어지는 발광 장치를 또한 직렬로 복수 접속하여, 새로운 발광 장치를 구성할 수 있다.
[반도체 발광 소자의 제조 방법]
반도체 발광 소자(10)의 제조 방법은, 개략,
(1) 기판 표면에의 제1 반도체층(12), 발광층(13) 및 제2 반도체층(14)의 성막,
(2) 절연체층(15)과 투광성 전극층(16)의 성막,
(3) 제1 패드 전극(17)의 형성을 위한 일부 영역의 에칭,
(4) 제1 패드 전극(17)과 제2 패드 전극(18)의 형성의 순으로 행할 수 있다. 이하, 이들 (1)～(4)의 공정에 대해서 설명한다.
[제1 반도체층, 발광층 및 제2 반도체층의 성막]
소정의 반도체 재료 및 도우펀트 등의 원소를 포함하는 가스를 이용하여, MOVPE(유기 금속 기상 성장법), HDVPE(할로겐 기상 성장법), MBE(분자선 기상 성장법), MOMBE(유기 금속 분자선 기상 성장법) 등의 각종 기상 성장법을 이용하여, 세정된 기판(11)의 표면에 반도체(화합물)를 기상 성장시킴으로써 행할 수 있다. 이 때, 성막하는 반도체층(n형 반도체로 이루어지는 제1 반도체층(12)/발광층(13)/p형 반도체로 이루어지는 제2 반도체층(14))의 구성 원소에 따라서 사용하는 가스종을 변경하고, 또한, 각 반도체층의 막 두께에 따라서 성막 시간을 조정함으로써, 이들을 연속해서 성막할 수 있다.
[절연체층과 투광성 전극층의 성막]
제2 반도체층(14)의 표면의 일부에, 평판 링 형상의 절연체층(15)을 성막한다. 이 절연체층(15)의 성막은, 예를 들면, 포토마스크를 이용한 스퍼터링법 등에 의해서, 소정의 영역에 절연체층(15)의 구성 재료를 퇴적시키고, 그 후, 포토마스크를 제거함으로써 행할 수 있다.
투광성 전극층(16)의 성막은, 예를 들면, 절연체층(15)이 형성된 후에, In, Zn, Sn 및 Ga로부터 선택되는 적어도 1종을 포함하는 도전성 산화물을 전체면에 형성하고, 그 후, 투광성 전극층(16)이 불필요한 영역(즉, 절연체층(15)의 구멍부(19)(및 그 주변)의 영역과, 제1 패드 전극(17)을 형성하기 위한 영역)에 대하여 에칭을 실시함으로써 형성할 수 있다.
[제1 패드 전극(17)의 형성을 위한 일부 영역의 에칭]
제1 패드 전극(17)을 형성하는 영역을 제외하여 에칭 마스크를 형성하고, 드라이 에칭 등에 의해, 제1 반도체층(12)의 도중의 두께까지 에칭을 행하고, 그 후, 에칭 마스크를 제거한다. 이렇게 하여, 제1 패드 전극(17)을 형성하기 위한 영역을 형성할 수 있다.
[제1 패드 전극과 제2 패드 전극의 형성]
제1 패드 전극(17)과 제2 패드 전극(18)의 형성은, 예를 들면, 제1 패드 전극(17)과 제2 패드 전극(18)을 형성하는 영역이 노출되도록 레지스트 패턴을 형성한 후, 스퍼터법 등을 이용하여, Ti/Rh/Au를 축차적으로 성막하고, 제1 패드 전극(17)과 제2 패드 전극(18)을 동시에 형성할 수 있다. 그 후, 레지스트 패턴을 제거하면 된다. 또한, 반도체 발광 소자(10)의 제조 방법은, 상기 프로세스에 한정되는 것은 아니다. 예를 들면, 제1 반도체층(12)/발광층(13)/제2 반도체층(14)을 형성한 후에, 제1 패드 전극(17)을 형성하는 영역을 에칭에 의해 형성하고, 그 후, 제1 패드 전극(17)을 형성하고, 계속해서, 절연체층(15), 투광성 전극층(16), 제2 패드 전극(18)을 축차적으로 형성하여도 된다.
《제2 실시 형태》
도 3에 본 발명의 제2 실시 형태에 따른 반도체 발광 소자의 개략 구조를 나타낸 평면도를 도시한다. 도 3에 도시한 반도체 발광 소자(10A)의 구성 요소로서, 도 1에 도시한 반도체 발광 소자(10)의 구성 요소와 동일한 기능을 갖는 것에 대해서는, 도면 및 본 설명에서는 동일한 부호를 이용하는 것으로 하고, 후에 설명하는 제3, 제4 실시 형태에 각각 따른 반도체 발광 소자에 대해서도 마찬가지로 한다.
도 3은 도 1의 (a)와 마찬가지의 형태로 나타내어져 있고, 반도체 발광 소자(10A)는, 평면상 대략 정방형의 형상을 갖고, 기판(11)과, 기판(11) 상에 형성된 제1 반도체층(12)(기판(11)과 겹침)과, 제1 반도체층(12) 상의 코너부에 형성된 제1 패드 전극(17)과, 제1 반도체층(12) 상에 제1 패드 전극(17)과 이격하여 형성된 발광층(13)과, 발광층(13) 상에 형성된 제2 반도체층(14)(발광층(13)과 겹침)과, 제2 반도체층(14) 상에 형성된 절연체층(15)을 구비하고 있다.
이 절연체층(15)은, 제2 반도체층(14) 상의 일부로서 제1 패드 전극(17)이 형성되어 있는 코너부와 대각 위치에 있는 코너부에 형성된 대략 원 형상의 코어부와, 이 코어부로부터 제2 반도체층(14)의 변 방향을 따라서 연장 형성된 연신부를 구비하고 있다. 이와 같은 절연체층(15)의 형상은, 제2 패드 전극(18)의 형상에 대응시킨 것이다. 그리고, 이 코어부의 대략 중앙에, 두께 방향으로 관통하는 구멍부(19)가 형성되어 있다.
반도체 발광 소자(10A)는 또한, 절연체층(15)의 구멍부(19)를 피복하지 않고 절연체층(15)의 상면을 피복함과 함께, 제2 반도체층(14) 상에서 절연체층(15)이 형성되어 있지 않은 영역을 피복하는 투광성 전극층(16)과, 절연체층(15)의 구멍부(19)를 통하여 제2 반도체층(14)과 접촉함과 함께, 투광성 전극층(16)을 사이에 두고 절연체층(15)과 대향하는 위치에 투광성 전극층(16)과 접촉하도록 형성된 제2 패드 전극(18)을 구비하고 있다.
도 3에 도시한 평면에서 보아, 제2 패드 전극(18)은, 절연체층(15)의 내측에 수용되는 크기로 되어 있다. 제2 패드 전극(18)은, 절연체층(15)의 코어부 상에 형성된 코어부(40)와, 절연체층(15)의 연신부 상에 형성된 연신부(41a, 41b)를 구비하고 있다. 이와 같은 연신부(41a, 41b)를 형성함으로써, 제2 반도체층(14)의 전체면에 걸쳐 균일하게 전류를 흘릴 수 있게 된다. 이렇게 하여, 발광층(13)의 발광 면적을 유효하게 이용한 발광이 가능하게 된다. 또한, 절연체층(15)의 형상을 제2 패드 전극(18)의 형상에 맞춤으로써, 제2 패드 전극(18)의 바로 아래에서의 전류 집중의 발생을 회피할 수 있다.
또한, 제2 패드 전극(18)이 연신부(41a, 41b)를 구비하고 있는 경우에서의 제2 패드 전극(18)으로부터 제2 반도체층(14)으로의 전류의 흐름에 대해서는, 코어부(40)로부터 제2 반도체층(14)으로의 전류의 흐름(전류 밀도)의 쪽이, 연신부(41a, 41b)로부터 제2 반도체층(14)으로의 전류의 흐름보다도 크다고 생각되기 때문에, 제2 패드 전극(18)의 코어부(40) 바로 아래에만 절연체층(15)을 형성한 구조로 하여도 된다.
투광성 전극층(16)과 제2 반도체층(14)은 오믹 접촉하고 있고, 제2 패드 전극(18)과 제2 반도체층(14)은 쇼트키 접촉하고 있다. 즉, 반도체 발광 소자(10A)의 평면 구조는 상기한 바와 같이 도 1에 기재된 반도체 발광 소자(10)와는 다르지만, 반도체 발광 소자(10A)의 단면 구조는, 앞서 설명한 도 1에 기재된 반도체 발광 소자(10)와 동등하며, 따라서, 투광성 전극층(16)이 단선될 때에는, 제2 패드 전극(18)과 제2 반도체층(14)과의 쇼트키 접촉면을 통하여 전류가 흘러, 전류 경로가 확보됨으로써, 반도체 발광 소자(10A) 자체가 오픈 불량으로 되는 것을 회피할 수 있다.
《제3 실시 형태》
도 4에 본 발명의 제3 실시 형태에 따른 반도체 발광 소자의 개략 구조를 나타낸 평면도를 도시한다. 도 4도 도 1의 (a)와 마찬가지의 형태로 나타내어져 있고, 반도체 발광 소자(10B)는, 평면상 대략 사각형의 형상을 갖고, 기판(11)과, 기판(11) 상에 형성된 제1 반도체층(12)(기판(11)과 겹침)과, 제1 반도체층(12) 상의 길이 방향의 일단에 형성된 제1 패드 전극(17)을 갖고 있다. 제1 패드 전극(17)은, 제1 반도체층(12) 상의 길이 방향 끝에 형성된 코어부(42)와, 코어부(42)로부터 긴 변을 따라서 연장 형성된 연신부(43)를 구비하고 있다.
반도체 발광 소자(10B)는, 또한, 제1 반도체층(12) 상에 제1 패드 전극(17)과 이격하여 형성된 발광층(13)과, 발광층(13) 상에 형성된 제2 반도체층(14)(발광층(13)과 겹침)과, 제2 반도체층(14) 상에 형성된 절연체층(15)을 구비하고 있다. 절연체층(15)은, 제1 패드 전극(17)의 반대측의 길이 방향 끝에서 제2 반도체층(14) 상에 형성된 코어부와, 이 코어부로부터 긴 변을 따라서 연장 형성된 연신부를 구비하고 있다. 이와 같은 절연체층(15)의 형상은, 제2 패드 전극(18)의 형상에 대응시킨 것이다. 그리고, 이 코어부의 대략 중앙에, 두께 방향으로 관통하는 구멍부(19)가 형성되어 있다.
반도체 발광 소자(10B)는 또한, 절연체층(15)의 구멍부(19)를 피복하지 않고 절연체층(15)의 상면을 피복함과 함께, 제2 반도체층(14) 상에서 절연체층(15)이 형성되어 있지 않은 영역을 피복하는 투광성 전극층(16)과, 절연체층(15)의 구멍부(19)를 통하여 제2 반도체층(14)과 접촉함과 함께, 투광성 전극층(16)을 사이에 두고 절연체층(15)과 대향하는 위치에 투광성 전극층(16)과 접촉하도록 형성된 제2 패드 전극(18)을 구비하고 있다.
도 4에 도시한 평면에서, 제2 패드 전극(18)은, 절연체층(15)의 내측에 수용되는 크기로 되어 있다. 제2 패드 전극(18)은, 절연체층(15)의 코어부 상에 형성된 코어부(40)와, 절연체층(15)의 연신부 상에 형성된 연신부(41)를 구비하고 있다. 제1 패드 전극(17)에 연신부(43)를 형성함과 함께, 제2 패드 전극(18)에도 연신부(41)를 형성함으로써, 제1 반도체층(12)과 제2 반도체층(14)의 각각의 전체면에 걸쳐서 균일하게 전류를 흘릴 수 있게 된다. 이렇게 하여, 발광층(13)의 발광 면적을 유효하게 이용한 발광이 가능하게 된다. 또한, 절연체층(15)의 형상을 제2 패드 전극(18)의 형상에 맞춤으로써, 제2 패드 전극(18)의 바로 아래에서의 전류 집중의 발생을 회피할 수 있다. 또한, 제2 패드 전극(18)이 연신부(41)를 구비하고 있어도, 절연체층(15)을 제2 패드 전극(18)의 코어부(40) 바로 아래에만 형성하여도 된다.
투광성 전극층(16)과 제2 반도체층(14)은 오믹 접촉하고 있고, 제2 패드 전극(18)과 제2 반도체층(14)은 쇼트키 접촉하고 있다. 즉, 반도체 발광 소자(10B)의 평면 구조는 상기한 바와 같이 도 1에 기재된 반도체 발광 소자(10)와는 다르지만, 반도체 발광 소자(10B)의 단면 구조는, 앞서 설명한 도 1에 기재된 반도체 발광 소자(10)와 동등하며, 따라서, 투광성 전극층(16)이 단선될 때에는, 제2 패드 전극(18)과 제2 반도체층(14)과의 쇼트키 접촉면을 통하여 전류가 흘러, 전류 경로가 확보됨으로써, 반도체 발광 소자(10B) 자체가 오픈 불량으로 되는 것을 회피할 수 있다.
《제4 실시 형태》
도 5에 본 발명의 제4 실시 형태에 따른 반도체 발광 소자의 개략 구조를 나타낸 평면도를 도시한다. 또한, 도 6의 (a)에 도 5의 화살표 C-C 단면도를 도시하고, 도 6의 (b)에 도 5의 화살표 D-D 단면도를 도시한다. 이 반도체 발광 소자(10C)는, 병렬 접속된 2개의 발광부를 구비한 구조를 갖고 있다. 반도체 발광 소자(10C)는, 기판(11)과, 기판(11) 상에 형성된 제1 반도체층(12)을 구비하고 있고, 1층의 제1 반도체층(12)에 각 발광부의 영역이 할당되어 있다.
각 발광부는, 제1 반도체층(12) 상에 형성된 제1 패드 전극(17)을 구비하고 있고, 제1 패드 전극(17)은, 평면상 대략 원형의 코어부(42)와, 코어부(42)를 직경 방향으로 관통하여 연장 형성된 연신부(43)를 구비하고 있다. 제1 반도체층(12) 상에는, 제1 패드 전극(17)과 이격하도록 발광층(13)이 형성되어 있고, 발광층(13) 상에는 제2 반도체층(14)이 형성되어 있다. 도 6의 (a)로부터 명백한 바와 같이, 2개의 발광부 사이에서 발광층(13)끼리는 연결되어 있고, 제2 반도체층(14)끼리도 연결되어 있다. 즉, 1층의 발광층(13)과 1층의 제2 반도체층(14)의 각각에 각 발광부의 영역이 할당되어 있다.
반도체 발광 소자(10C)에서는, 제2 패드 전극(18)이 제1 패드 전극(17)의 주위를 둘러싸는 구조로 되어 있고, 각 발광부가 구비하는 제2 패드 전극(18)은 서로 연결되어 있다. 제2 패드 전극(18)은, 각 발광부의 짧은 변측의 2개의 코너부에 형성된 코어부(40)와, 코어부(40)로부터 긴 변측을 따라서 연장 형성된 연신부(41)를 구비하고 있다. 절연체층(15)은, 이와 같은 제2 패드 전극(18)의 형상에 대응시켜 제2 반도체층(14) 상에 형성되어 있고, 도 5에 도시한 평면에서 보아 제2 패드 전극(18)이 절연체층(15)의 내측에 수용되도록, 절연체층(15)의 형상은 정해져 있다.
절연체층(15)과, 투광성 전극층(16)과, 제1 패드 전극(17)과, 제2 패드 전극(18)을 구비하고 있다. 제1 패드 전극(17)은 코어부(42)와 연신부(43)를 구비하고, 제2 패드 전극은 코어부(40)와 연신부(41)를 구비하고 있고, 절연체층(15)은, 제2 패드 전극(18)의 형상에 적합시켜, 도 5에 도시한 평면에서 보아 제2 패드 전극(18)을 내측에 수용하는 형상을 갖고 있다. 절연체층(15)에서 제2 패드 전극(18)에서 코어부(40)의 하방에 위치하는 영역에는, 두께 방향으로 관통하는 구멍부(19)가 형성되어 있다.
각 발광부는, 절연체층(15)의 구멍부(19)를 피복하지 않고 절연체층(15)의 상면을 피복함과 함께, 제2 반도체층(14) 상에서 절연체층(15)이 형성되어 있지 않은 영역을 피복하는 투광성 전극층(16)을 구비하고 있다. 상기한 형상을 갖는 제2 패드 전극(18)은, 도 6의 (a)에 도시된 바와 같이, 절연체층(15)의 구멍부(19)를 통하여 제2 반도체층(14)과 접촉함과 함께, 투광성 전극층(16)을 사이에 두고 절연체층(15)과 대향하는 위치에 투광성 전극층(16)과 접촉하도록 배설되어 있다.
제1 패드 전극(17)에 연신부(43)를 형성함과 함께, 제2 패드 전극(18)에도 연신부(41)를 형성함으로써, 제1 반도체층(12)과 제2 반도체층(14)의 각각의 전체면에 걸쳐서 균일하게 전류를 흘릴 수 있도록 된다. 이렇게 하여, 발광층(13)의 발광 면적을 유효하게 이용한 발광이 가능하게 된다. 또한, 절연체층(15)의 형상을 제2 패드 전극(18)의 형상에 맞춤으로써, 제2 패드 전극(18)의 바로 아래에서의 전류 집중의 발생을 회피할 수 있다. 또한, 제2 패드 전극(18)이 연신부(41)를 구비하고 있어도, 절연체층(15)을 제2 패드 전극(18)의 코어부(40) 바로 아래에만 형성하여도 된다.
투광성 전극층(16)과 제2 반도체층(14)은 오믹 접촉하고 있고, 제2 패드 전극(18)과 제2 반도체층(14)은 쇼트키 접촉하고 있다. 그 때문에, 투광성 전극층(16)이 단선되었을 때에는, 제2 패드 전극(18)과 제2 반도체층(14)과의 쇼트키 접촉면을 통하여 전류가 흘러, 전류 경로가 확보됨으로써, 반도체 발광 소자(10C) 자체가 오픈 불량으로 되는 것을 회피할 수 있다.
이상, 본 발명의 제1～제4 실시 형태에 따른 반도체 발광 소자(10, 10A～10C)에 대해서 설명하였지만, 본 발명은 이와 같은 실시 형태에 한정되는 것이 아니라, 예를 들면, 반도체 발광 소자의 평면에서도 상태에서의 형상은, 정방형이나 직사각형(사각형) 이외에, 타원형, 평행 사변형, 다각형이어도 된다. 또한, 제1～제4 실시 형태에서는 제1 패드 전극을, 기판에서 보아 제2 패드 전극과 동일면측에 형성하고 있지만, 이에 한정되는 것이 아니라, 기판을 설치하지 않은 구조나 도전성의 기판을 이용한 구조이어도 되고, 예를 들면, 제1 반도체층 상의 제1 패드 전극이, 제2 패드 전극과 반도체층을 사이에 두고 반도체 발광 소자의 반대의 면에 형성되어도 된다.
<실시예>
실시예 1에 따른 반도체 발광 소자로서, 도 1에 도시한 구조를 갖는 반도체 발광 소자를 제작하였다. 실시예 1에 따른 반도체 발광 소자는, 사파이어 기판 상에 MOCVD법으로, GaN계 n형 반도체로 이루어지는 제1 반도체층, GaN계 언도프형 반도체로 이루어지는 발광층, GaN계 p형 반도체로 이루어지는 제2 반도체층을 순차적으로 성막한 후, 제1 패드 전극을 형성하기 위한 영역(도 1의 (a) 참조)을 형성하기 위한 에칭 처리를 행하고, 제1 반도체층의 일부를 노출시켰다. 또한, 복수의 실시예 1에 따른 반도체 발광 소자를 동시에 제작하기 위해, 사파이어 기판 상에, 제1 반도체층/발광층/제2 반도체층을 성막하였다.
여기서, 제1 반도체층은, 사파이어 기판 상에 AlGaN으로 이루어지는 버퍼층(막 두께 : 약 10㎚)을 성장시키고, 그 위에 언도프 GaN층(1㎛), Si를 4.5×1018/㎤ 포함하는 GaN으로 이루어지는 n측 컨택트층(5㎛), 언도프 GaN으로 이루어지는 하층(300㎚)과, Si를 4.5×1018/㎤ 포함하는 GaN으로 이루어지는 중간층(30㎚)과, 언도프 GaN으로 이루어지는 상층(5㎚)과의 3층으로 이루어지는 n측 제1 다층막층(총 막 두께 : 335㎚), 언도프 GaN(4㎚)과 언도프 In0.1Ga0.9N(2㎚)이 반복하여 교대로 10층씩 적층되고, 또한 언도프 GaN(4㎚)이 적층된 초격자 구조의 n측 제2 다층막층(총 막 두께 : 64㎚)을, 이 순서대로 적층한 구조로 하였다.
다음으로, 발광층은, 언도프 GaN으로 이루어지는 장벽층(25㎚)과, In0.3Ga0.7N으로 이루어지는 웰층(3㎚)과 In0.02Ga0.98N으로 이루어지는 제1 장벽층(10㎚)과 언도프 GaN으로 이루어지는 제2 장벽층(15㎚)이 반복하여 교대로 6층씩 적층하여 형성된 다중 양자 웰 구조(총 막 두께 : 193㎚)로 하였다.
또한 제2 반도체층은, Mg를 5×1019/㎤ 포함하는 Al0.15Ga0.85N(4㎚)과 Mg를 5×1019/㎤ 포함하는 In0.03Ga0.97N(2.5㎚)이 반복하여 5층씩 교대로 적층하고, 또한 Mg를 5×1019/㎤ 포함하는 Al0.15Ga0.85N(4㎚)이 적층한 초격자 구조의 p측 다층막층(총 막 두께 : 36.5㎚), Mg를 1×1020/㎤ 포함하는 GaN으로 이루어지는 p측 컨택트층(120㎚)을 순서대로 적층한 구조로 하였다.
발광면으로 되는 제2 반도체층의 표면의 소정 위치[도 1의 (a)의 참조]에, 내경이 10㎛의 구멍부를 구비하고, 외경이 76㎛의 평판 링 형상의 SiO2로 이루어지는 절연체층을, 500㎚의 두께로 되도록 스퍼터링법에 의해 형성하였다. 그 후, 절연체층의 구멍부의 직경(구멍 직경)보다도 내경이 6㎛ 큰 구멍부(즉, 내경 : 16㎛)를 구비한 ITO로 이루어지는 투광성 전극층을 절연체층 상 및 제2 반도체층 상에, 두께가 170㎚로 되도록 형성하였다.
또한, 직경이 70㎛의 제2 패드 전극을, 절연체층의 구멍부를 통하여 제2 반도체층과 직접 접촉하도록, 스퍼터법에 의해 형성하였다. 제2 패드 전극의 구성은, Ti/Rh/Au의 3층 구조로 하고, 각 층의 두께는, 1.5㎚/200㎚/500㎚로 하였다. 또한, 제2 패드 전극을 형성함과 동시에, 제1 패드 전극을 제2 패드 전극과 동일한 층 구성으로 형성하였다. 여기서, 제1 패드 전극의 평면 형상은 평균 직경이 약 70㎛의 대략 원형으로 하였다. 또한, 제2 패드 전극은, 제2 반도체층(GaN계 p형 반도체)과는 쇼트키 접촉하고, 투광성 전극층(ITO)과는 오믹 접촉한다. 제1 패드 전극은 제1 반도체층(GaN계 n형 반도체)과는 오믹 접촉한다.
그 후, 다이싱에 의해 500㎛×290㎛의 크기의 반도체 발광 소자를 잘라내고, 이것을 금속제 리드 프레임에 접착한 후, 제1 패드 전극과 제2 패드 전극에 각각 Au 와이어를 부착하고, 에폭시 수지로 몰드하였다. 이렇게 하여, 실시예 1에 따른 반도체 발광 소자를 제작하였다.
실시예 2에 따른 반도체 발광 소자로서, 절연체층의 구멍부의 직경을 16㎛로 하고, 이에 대응한 투광성 전극층의 구멍부의 직경을 22㎛로 하고, 그 이외는 실시예 1에 따른 반도체 발광 소자와 동등한 구조를 갖는 반도체 발광 소자를 제작하였다. 마찬가지로, 실시예 3, 4, 5, 6에 각각 따른 반도체 발광 소자로서, 절연체층의 구멍부의 직경을 22㎛, 28㎛, 34㎛, 40㎛로 하고, 이에 대응한 투광성 전극층의 구멍부의 직경을 28㎛, 34㎛, 40㎛, 46㎛로 하고, 그 이외는 실시예 1에 따른 반도체 발광 소자와 동등한 구조를 갖는 반도체 발광 소자를 제작하였다. 또한, 종래 구조의 비교예에 따른 반도체 발광 소자로서, 절연체층에 구멍부를 형성하지 않고, 따라서 제2 패드 전극과 제2 반도체층이 직접적으로 접촉하고 있는 부분을 구비하고 있지 않은 반도체 발광 소자[도 8의 (a) 참조]를 제작하였다.
비교예 및 실시예 1～6에 각각 따른 반도체 발광 소자에서 오픈 불량이 발생하는 전압을, 제1 패드 전극과 제2 패드 전극과의 사이에 머신 모델의 전압 인가를 행하고, 그 후, 제1 패드 전극과 제2 패드 전극과의 사이의 도통의 유무를 조사함으로써 행하였다. 또한, 머신 모델의 전압 인가란, 일반적으로, 200pF의 컨덴서를 임의의 전압으로 충전하여, 그것을 소자에 인가하는 것이며, 예를 들면, 다이트론테크놀로지사제의 정전 파괴 시험 장치(코드 번호:DWP-3000)를 이용하여 행할 수 있다.
도 7에 오픈 불량 발생 전압(인가 전압)과, 파괴율 및 누적 파괴율과의 관계를 나타낸 그래프를 도시한다. 또한, 도 7에서는, 파괴율(전체 시료수에 대하여 오픈 불량이 발생한 시료의 비율)을 막대 그래프로, 누적 파괴율을 꺽은 선 그래프로 나타내고 있다. 또한, 횡축의 오픈 불량 발생 전압의 수치는, 꺽은 선 그래프(누적 파괴율)에 대응하고 있고, 막대 그래프(파괴율)를 실제의 오픈 불량 발생 전압으로부터 시프트한 위치에 기재함과 함께, 실제의 오픈 불량 발생 전압을 막대 그래프 근방에 병기하고 있다.
비교예에 따른 반도체 발광 소자에서는, 534V의 전압 인가에서는 오픈 불량의 발생은 확인되지 않았다(즉, 반도체 발광 소자는 발광 가능함). 그러나, 640V의 전압 인가에 의해, 20％의 수의 반도체 발광 소자에 오픈 불량이 발생하였다. 또한, 747V의 전압 인가에 의해, 60％의 수의 반도체 발광 소자에 오픈 불량이 발생하고(누적 파괴율은 80％), 960V의 전압 인가에 의해 남은 20％의 수의 반도체 발광 소자에 오픈 불량이 발생하였다(누적 파괴율은 100％). 비교예에 따른 반도체 발광 소자에서의 오픈 불량의 발생은, 투광성 전극층의 단선에 의한 것이 확인되었다.
이에 대하여, 실시예 1에 따른 반도체 발광 소자에서는, 534～854V의 전압 인가에서는 오픈 불량의 발생은 확인되지 않았다. 이 결과를 비교예와 대비하면, 이 시점에서, 약 80％의 시료에서는 투광성 전극층에는 단선이 생기고 있지만, 제2 패드 전극과 제2 반도체층과의 쇼트키 접촉면을 통하여 전류가 흐름으로써, 제1 반도체층/발광층/제2 반도체층으로 전류 경로가 확보되었다고 판단할 수 있다. 실시예 1에 따른 반도체 발광 소자에서는, 960V의 전압 인가에 의해서 80％의 수의 반도체 발광 소자에 오픈 불량이 발생하고, 1067V의 전압 인가에 의해, 남은 20％의 수의 반도체 발광 소자에 오픈 불량이 발생하였다. 이것은, 절연체층에 형성한 구멍부의 직경이 짧기 때문에, 구멍부에서 제2 반도체층과 제2 패드 전극과의 사이에서 과전류에 의한 파괴가 일어난 것으로 판단된다. 이와 같이, 실시예 1에 따른 반도체 발광 소자에서는, 비교예에 따른 반도체 발광 소자에 비해, 오픈 불량이 발생하는 전압이 높아져, 오픈 불량이 발생하기 어려운 구조로 되어 있는 것을 알 수 있다.
실시예 2～6에 따른 반도체 발광 소자에서는, 1174V의 전압을 인가하여도, 오픈 불량의 발생은 확인되지 않았다. 따라서, 도 7에는, 실시예 2～6에 따른 반도체 발광 소자의 파괴율을 나타내는 막대 그래프는 도시되어 있지 않다. 절연체층에 형성한 구멍부의 직경을 16㎛ 이상으로 함으로써, 제2 패드 전극과 제2 반도체층과의 쇼트키 접촉면을 통하여 전류가 흐름으로써, 제1 반도체층/발광층/제2 반도체층으로 전류 경로가 확보되고, 본 시험에서의 인가 전압의 범위 내에서는, 과전류에 의해서 이 부분도 파괴되지 않았던 것으로 판단되었다.
10, 10A, 10B, 10C : 반도체 발광 소자
11 : 기판
12 : 제1 반도체층
13 : 발광층
14 : 제2 반도체층
15 : 절연체층
16 : 투광성 전극층
17 : 제1 패드 전극
18 : 제2 패드 전극
19 : 구멍부
40 : 코어부(제2 패드 전극)
41, 41A, 41b : 연신부(제2 패드 전극)
42 : 코어부(제1 패드 전극)
43 : 연신부(제1 패드 전극)

Claims (9)

  1. 제1 반도체층과,
    상기 제1 반도체층 상에 형성된 발광층과,
    상기 제1 반도체층 상에 상기 발광층과 이격하여 설치된 제1 패드 전극과,
    상기 발광층 상에 형성된 제2 반도체층과,
    상기 제2 반도체층 상의 일부의 영역에 형성되고, 그 두께 방향으로 관통하는 구멍부를 구비한 절연체층과,
    상기 제2 반도체층의 다른 영역으로부터 상기 절연체층의 상면의 일부까지 연속해서 형성된 투광성 전극층과,
    상기 절연체층의 상기 구멍부를 통하여 상기 제2 반도체층과 접촉함과 함께, 상기 투광성 전극층을 사이에 두고 상기 절연체층과 대향하는 위치에 상기 투광성 전극층과 접촉하도록 형성된 제2 패드 전극을 구비하고,
    상기 제2 패드 전극과 상기 제2 반도체층의 접촉 저항이, 상기 투광성 전극층과 상기 제2 반도체층의 접촉 저항보다도 큰 것을 특징으로 하는 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 절연체층의 두께는 10～750㎚이며, 상기 투광성 전극층의 두께는 20～400㎚이고, 상기 제2 패드 전극의 두께는 400～2000㎚인 것을 특징으로 하는 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 절연체층의 구멍부의 개구 형상은 원형이며, 그 개구 면적이, 상기 절연체층이 상기 제2 반도체층과 접하는 면적의 80％ 이하인 것을 특징으로 하는 반도체 발광 소자.
  4. 제2항에 있어서,
    상기 절연체층의 구멍부의 개구 형상은 원형이며, 그 개구 면적이, 상기 절연체층이 상기 제2 반도체층과 접하는 면적의 80％ 이하인 것을 특징으로 하는 반도체 발광 소자.
  5. 제3항에 있어서,
    상기 절연체층의 구멍부의 평균 직경이 16㎛ 이상인 것을 특징으로 하는 반도체 발광 소자.
  6. 제4항에 있어서,
    상기 절연체층의 구멍부의 평균 직경이 16㎛ 이상인 것을 특징으로 하는 반도체 발광 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 반도체층이 소정의 기판 상에 형성되어 있는 것을 특징으로 하는 반도체 발광 소자.
  8. 제7항에 기재된 반도체 발광 소자를 복수개 갖고, 적어도 2개의 상기 반도체 발광 소자가 직렬로 접속되어 이루어지는 것을 특징으로 하는 반도체 발광 장치.
  9. 소정의 기판 상에 제1항 내지 제6항 중 어느 한 항에 기재된 반도체 발광 소자가 복수개 설치되고, 적어도 2개의 상기 반도체 발광 소자가 직렬로 접속되어 이루어지는 것을 특징으로 하는 반도체 발광 장치.
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