KR101180500B1 - 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명은 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와; 상기 트렌치의 계면에 포스포러스를 도핑한 후 열처리 하는 단계와; 상기 트렌치를 산화막을 이용하여 매립한 후 평탄화하여 필드 산화막을 형성하는 단계와; 상기 필드 산화막을 형성한 결과물에 웰 이온 주입 공정을 진행하는 단계를 포함하여 구성된다. 이에 따라, STI 계면에 국부적으로 포스포러스 농도를 높여 후속 주입되는 보론 이온과 만나 카운트 도핑되도록 하여 채널 영역으로의 보론 확산을 방지함으로써 소자의 문턱 전압 증가 문제를 해소할 수 있다.
보론, 카운트 도핑, 포스포러스 STI 계면

Description

트랜지스터 제조 방법{Method for manufacturing Transistor}
도1a 내지 도1f는 종래 기술에 의한 트랜지스터 제조 방법을 나타낸 공정 단면도이다.
도2a 내지 도2h는 본 발명에 의한 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 202 : 패드 산화막
204 : 패드 질화막 206: 도핑 영역
208 : 필드 산화막 210 : 게이트 산화막
212 : 폴리실리콘 214 : LDD 영역
216 : 할로 이온 주입층 218 : 버퍼 산화막
220 : 게이트 스페이서 222 : 소오스/드레인
224 : 실리사이드
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 채널 영역으로의 불순물 확산에 의한 문턱 전압 증가를 방지함으로써 소자의 신뢰성을 향상시킬 수 있도록 하는 트랜지스터 제조 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 게이트 패턴의 폭 역시 미세하게 형성하는 것이 요구된다. 하지만, 이러한 게이트 패턴의 미세화는 상기 게이트 패턴의 저항을 증가시키고, 그 결과 반도체 장치의 고속화에 악영향을 미친다. 이러한 문제를 해결하기 위하여, 상기 게이트 패턴 상부에 우수한 전도성을 갖는 실리사이드 패턴을 더 형성하는 기술이 통상적으로 사용된다.
종래 기술에 의해 실리사이드를 형성시킬 때, 실리콘 기판 안쪽으로의 확산 이동성이 커서 고농도로 도핑된 소오스/드레인 영역에서 실리콘의 소모가 너무 커지기 때문에 접합 누설 전류를 유발하는 문제점이 있었다.
이하, 상기 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 하기 도면을 참조하여 설명한다.
도1a 내지 도1f는 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 나타낸 도면이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 필드 산화막(110)을 형성하여 액티브 영역 및 필드 영역을 정의하고, 도1b에 도시된 바와 같이 n형 또는 p형 이온 주입을 실시하여 웰(미도시함)을 형성한다.
그리고 나서, 도1c에 도시된 바와 같이 게이트 산화막(120) 및 폴리실리콘(130)을 형성한 후 소정의 사진 및 식각 공정으로 게이트 전극을 패터닝한다. 그리고, 저농도 불순물 이온 주입을 실시하여 LDD 영역(140)을 형성한 후 할로 이온 주입 공정을 진행하여 할로 이온 주입층(150)을 형성한다.
이어서, 도1d에 도시된 바와 같이 게이트 전극의 측벽에 버퍼 산화막(160) 및 게이트 스페이서(170)를 형성한 후에 이온 주입 공정을 진행하여 소오스/드레인 접합 영역(180)을 형성한다. 이때, LDD 영역(140)과 소오스/드레인(180) 접합층의 깊이에 따라 소자의 특성 열화 즉, 숏 채널 현상이 발생할 수 있기 때문에 보다 쉘로우한 접합 영역 형성이 필요하다. 이러한 쉘로우 정션을 형성하기 위해 Mass가 큰 아세닉(Arsenic) 이온을 주입한 후에 확산 방지를 위하여 국부 적으로 웰 농도를 높여주는 이온 주입을 추가로 진행한다.
상기 소오스/드레인 접합 영역을 형성하고 나서, 도1e에 도시된 바와 같이 상기 결과물 전면에 코발트(190)를 증착한 다음 1~2차례의 열 공정을 진행하여 도1f에 도시된 바와 같이 게이트 전극 상부와 소오스/드레인 접합 영역에 코발트 실리사이드막(190')을 형성한다.
이러한 종래 기술에 의한 트랜지스터 제조 방법에서는 숏 채널 현상을 방지하기 위하여 요구되는 쉘로우 접합 영역을 형성하기 위해 Mass가 큰 아세닉(Arsenic) 이온을 주입한 후에 확산 방지를 위하여 국부 적으로 웰 농도를 높여주는 이온 주입을 추가로 진행한다. 그런데, 아세닉 이온 주입에 의해 발생된 실리콘 기판의 데미지, 즉 균열의 다량 발생으로 인해 국부적으로 높여준 보론 이온의 확산 속도가 증가하여 접합 누설 전류가 발생한다.
이에 따라 결국 문턱 전압이 증가하여 소자 동작 특성을 저하시키는 문제점이 발생하고 이러한 문제점을 게이트 길이가 작을수록 심각해진다.
상기와 같은 문제점을 해결하기 위한 본 발명은 STI 계면에 국부적으로 포스포러스 농도를 높여 후속 주입되는 보론 이온과 만나 카운트 도핑되도록 하여 채널 영역으로의 보론 확산을 방지함으로써 소자의 문턱 전압 증가 문제를 해소할 수 있는 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계와; 상기 트렌치의 계면에 포스포러스를 도핑한 후 열처리 하는 단계와; 상기 트렌치를 산화막을 이용하여 매립한 후 평탄화하여 필드 산화막을 형성하는 단계와; 상기 필드 산화막을 형성한 결과물에 웰 이온 주입 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법에 관한 것이다.
상기 본 발명에 의한 트랜지스터 제조 방법에서는, 트렌치 계면에만 도핑 영역을 형성하기 위하여 매우 높은 각도로 이온 주입을 실시해야 하므로, 20~60°의 각도로 이온 주입을 실시함으로써, 트렌치 계면에서 보론 이온이 채널 쪽으로 확산 되는 것을 방지함으로써 소자의 문턱 전압이 증가되는 문제점을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 트랜지스터의 제조 방법을 나타낸 공정 단면도들이다.
우선, 실리콘 기판(200)에 후속 증착되는 질화막에 대한 실리콘 기판(200)의 스트레스를 완화시키기 위한 패드 산화막(202)을 형성한다. 상기 패드 산화막(202) 상에 하드마스크용 패드 질화막을 증착한 후 소정의 패터닝 공정으로 질화막 하드마스크(204)를 형성한다. 그런 다음, 상기 하드 마스크용 질화막을 식각 마스크로 이용하여 도2a에 도시된 바와 같이 실리콘 기판(200)에 소정 깊이의 트렌치를 형성한다.
이어서, 포스포러스를 이용한 이온 주입 및 열공정을 실시하여 도2b에 도시된 바와 같이 상기 트렌치의 계면 부근에 도핑 영역(206)을 형성하여 후속 공정에서 주입되는 보론 이온과 만나 카운트 도핑 되도록 함으로써, 채널 쪽으로의 보론 확산을 방지하도록 한다. 이때, 상기 트렌치 계면에만 도핑 영역(206)을 형성하기 위하여 매우 높은 각도로 이온 주입을 실시해야 하는데, 본 발명의 실시예에서는 20~60°의 각도로 이온 주입을 실시한다. 또한, 상기 이온 주입은 2~20KeV의 에너지와, 5.0E12~5.0E13 atoms/㎠의 도즈량으로 0~360°범위에서 회전시켜 2회와 4회 나누어 진행한다.
상기 이온 주입 후의 열 공정은 RTP 또는 퍼니스(Furnace) 장비를 이용하여 100% N2 챔버 분위기에서 실시하되 RTP 장비를 이용할 경우 800~950℃의 범위에서 승온 속도 30~50℃/sec로 10~30초간 실시한다. 상기 열공정을 퍼니스에서 실시할 경우 600~850℃의 범위에서 10~30분간 실시한다.
상기 도핑 영역은 이후 제조될 소자의 채널이 형성되는 깊이가 되며 소자의 게이트 길이가 큰 소자의 경우 도핑 영역의 영향이 미비하나, 게이트 길이가 작은 소자일수록 도핑 영역의 영향을 많이 받게 된다.
다음 단계로, 상기 트렌치를 산화막을 이용하여 매립한 후 평탄화 공정을 진행하여 도2c에 도시된 바와 같이 필드 산화막(208)을 형성함으로써, 액티브 영역 및 필드 영역을 분리한다.
그리고 나서, 도2d에 도시된 바와 같이 보론을 이용한 이온 주입 공정을 진행하여 p웰을 형성한 후에 도2e에 도시된 바와 같이 게이트 산화막(210) 및 폴리실리콘(212)을 형성한 후 소정의 사진 및 식각 공정으로 게이트 전극을 패터닝한다.
그런 다음, 저농도 불순물 이온 주입을 실시하여 LDD 영역(214)을 형성하여 후속에서 형성되는 소오스/드레인 간에 흐르는 전하(Carrier) 들의 전기장을 조절한다. 이는, 소자의 크기 감소나 그에 따라 소자의 동작 전압이 작아지지 못하여 채널 드레인 쪽 일부분에 매우 높은 전기장이 집중되는 현상에 의한 원치 않는 케이어의 흐름이 형성되어 소자의 동작 페일이 발생하는 문제를 최소화하기 위한 것이다.
이어서, LDD 영역(214) 형성에 따라 채널 길이가 감소하여 문턱 전압이 낮아지는 숏채널 효과를 방지하기 위하여 소정의 틸트를 주어 할로 이온 주입 공정을 진행하여 도2f에 도시된 바와 같이 할로 이온 주입층(216)을 형성한다.
이어서, 도2g에 도시된 바와 같이 게이트 전극의 측벽에 버퍼 산화막(218) 및 게이트 스페이서(220)를 형성한 후에 고농도 이온 주입을 실시하고 급속 열처리 공정을 진행하여 소오스/드레인 접합 영역(222)을 형성한다. 이때, LDD 영역(214)과 소오스/드레인(222) 접합층의 깊이에 따라 소자의 특성 열화 즉, 숏 채널 현상이 발생할 수 있기 때문에 보다 쉘로우한 접합 영역 형성이 필요하다.
이후, 도시되지는 않지만 후속 금속층과의 접촉 저항을 높이기 위한 실리사이드 공정을 진행하기 위하여 코발트를 증착한다.
그런 다음, RTP 장비내에서 1차 어닐링 공정을 진행하여 모노 실리사이드상(CoSi)을 유도한 후에 1차 어닐링 공정시에 미반응된 코발트(200)를 제거하기 위하여 세정 공정을 진행한다.
이어서, 열처리 공정을 진행하여 도2h에 도시된 바와 같이 실리사이드막(224)을 형성한다.
이와 같이 본 발명에 의한 반도체 소자의 제조 방법에 의하면, STI 형성시 STI 계면 부근에 포스포러스 이온 주입하여 이후 주입되는 아세닉 이온에 의한 실리콘 기판의 데미지 즉, 실리콘 기판의 균열 발생으로 인하여 확산되는 보론이 포스포러스와 만나도록 하여 카운트 도핑 되도록 함으로써 게이트 길이가 작은 미세 소자에서 보론의 확산에 의한 문턱 전압 증가를 방지할 수 있다.
상기한 바와 같이 본 발명은 실리콘 기판의 데미지 즉, 실리콘 기판의 균열에 발생에 의해 확산되는 보론이 포스포러스와 만나도록 하여 카운트 도핑 되도록 함으로써 게이트 길이가 작은 미세 소자에서 보론의 확산에 의한 문턱 전압 증가를 방지할 수 있다. 이에 따라, 소자의 숏 채널 마진을 증대시킴으로써 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (8)

  1. 실리콘 기판에 소정 깊이의 트렌치를 형성하는 단계;
    카운트 도핑을 위해 상기 트렌치의 측면에 포스포러스를 채널이 형성될 깊이로 이온주입을 실시한 후 열 공정을 진행하여 도핑 영역을 형성하는 단계;
    상기 트렌치를 산화막을 이용하여 매립한 후 평탄화하여 필드 산화막을 형성하는 단계; 및
    상기 필드 산화막을 형성한 실리콘 기판상에 상기 포스포러스와는 다른 도전형인 보론을 이용한 이온주입공정을 진행하여 P웰을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  2. 제 1항에 있어서, 상기 포스포러스 도핑 공정은 20~60°의 각도로 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
  3. 제 1항에 있어서, 상기 포스포러스 도핑 공정은 2~20KeV의 에너지와, 5.0E12~5.0E13 atoms/㎠의 도즈량으로 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
  4. 삭제
  5. 제 1항에 있어서, 상기 포스포러스 도핑 공정은 2~4회 나누어 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
  6. 제 1항에 있어서, 상기 열 공정은 RTP 또는 퍼니스 장비를 이용하여 100% N2 챔버 분위기에서 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
  7. 제 6항에 있어서, 상기 RTP 장비를 이용한 열 공정은 800~950℃의 범위에서 승온 속도 30~50℃/sec로 10~30초간 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
  8. 제 6항에 있어서, 상기 퍼니스를 이용한 열공정은 600~850℃의 범위에서 10~30분간 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
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