JP2006332231A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート電極形成直後にソース領域の不純物をイオン注入し、その後層間絶縁膜を形成していた。ゲート電極表面とトレンチ開口部に段差が形成されるため、トレンチ側壁に接する領域において、他の領域よりソース領域深さが深くなり、これに伴いチャネル層、トレンチを深く形成する必要があった。またドレイン領域となる半導体層も厚くなり、低容量化、低抵抗化が進まない問題があった。
【解決手段】ゲート電極形成後に層間絶縁膜となる第2の絶縁膜を形成する。第2の絶縁膜を介して、ソース領域となる不純物を高加速イオン注入する。これにより、トレンチ側壁に接するソース領域の深さを、ソース領域の中心付近の深さと同等にすることができる。ソース領域の底部が平坦に形成できるので、チャネル層およびトレンチを浅く形成できる。またドレイン領域となる半導体層の膜厚も薄くでき、低容量化、低抵抗化が実現する。
【選択図】 図7
【解決手段】ゲート電極形成後に層間絶縁膜となる第2の絶縁膜を形成する。第2の絶縁膜を介して、ソース領域となる不純物を高加速イオン注入する。これにより、トレンチ側壁に接するソース領域の深さを、ソース領域の中心付近の深さと同等にすることができる。ソース領域の底部が平坦に形成できるので、チャネル層およびトレンチを浅く形成できる。またドレイン領域となる半導体層の膜厚も薄くでき、低容量化、低抵抗化が実現する。
【選択図】 図7
Description
本発明は半導体装置の製造方法に係り、特にトレンチおよびチャネル層の浅化により低抵抗化を実現する半導体装置の製造方法に関する。
絶縁ゲート型の半導体装置は、トレンチ構造により微細化を図っている。図17は従来の半導体装置の製造方法を示す断面図であり、一例としてnチャネル型のトレンチ構造のMOSFETを示す。
n+型シリコン半導体基板21にn−型のエピタキシャル層を積層してドレイン領域22を形成する。ドレイン領域22表面にp型のチャネル層24を形成し、チャネル層24を貫通しドレイン領域22に達するトレンチ27を形成する。トレンチ27内壁にゲート絶縁膜31を形成し、トレンチ27内にゲート電極33を埋設する。
チャネル層24表面の所望の領域にそれぞれソース領域およびボディ領域となる、一導電型不純物および逆導電型不純物をイオン注入する(図17(A))。
その後、層間絶縁膜となるBPSG(Boron Phosphorus Silicate Glass)膜36’等を形成する。BPSG膜のフローを行い注入した不純物を拡散してn+型のソース領域35およびp+型ボディ領域34を形成する(図17(B))。
コンタクトホールCHを形成すると共に、ゲート電極33上に層間絶縁膜36を形成し、リフローする。その後、金属配線層38を形成する(図17(C))(例えば特許文献1参照)。
特開2002−343805号公報
従来の半導体装置は、上記図17(B)のごとく、ゲート電極33形成後、ソース領域を形成する一導電型不純物のイオン注入を行っていた。
図18には、図17(C)の一部拡大図を示す。ゲート電極33は、ポリシリコン堆積後、全面エッチングによりトレンチ27内に埋設される。このため、その表面はトレンチ27開口部より若干低い位置に形成される。これはゲート電極とソース電極のショートの防止のためであり、ポリシリコンの全面エッチングから更にオーバーエッチし、ゲート電極33の表面をトレンチ開口部より下方に配置する。
つまり、トレンチ27の開口部と、ゲート電極33表面には段差bが形成される。この状態でn型不純物(例えばヒ素:As)のイオン注入を行うと、段差の影響でトレンチ27の側壁に沿ってn型不純物が他の領域より深くイオン注入される。
n型不純物はその後、BPSG膜36’のフロー(熱処理)により拡散され、ソース領域が形成される。しかしソース領域35の底部は均一な深さに形成されない。これは深いイオン注入により、ソース領域35の中央部よりトレンチ27側壁に沿った領域が深く(例えば0.2μm程度)なり、凸部35aが形成されてしまうためである。
特に、トレンチ27側壁に接するソース領域35の深さが、所望の値より深くなってしまう場合、以下のような問題がある。
第1には、寄生容量が増加し、スイッチング速度が低減する。すなわち、トレンチ構造の場合、チャネル領域はソース領域35の底部からドレイン領域22の間で、トレンチ27に沿って形成される。つまり、トレンチ27の側壁に接する領域にソース領域35の凸部35aが形成されてしまうと、チャネル層24もその分を考慮して深く形成する必要がある。例えば、ソース領域35が平坦で有れば、破線の深さで良いチャネル層24が、凸部35aにより実線の深さが必要となる。
チャネル層24が深いとトレンチ27も深く形成する必要がある。すなわち、ゲート酸化膜31の面積が増加し、ゲート−ソース間の寄生容量が増加することになる。これにより、入力容量Cissが増加するため、スイッチング特性を劣化させる問題がある。
第2には、低抵抗化が図れない。ドレイン領域22となるn−型エピタキシャル層は、チャネル層4底面からの厚みが所定の値に設計され、耐圧を確保している。従ってチャネル層24を深く形成する必要があると、n−型エピタキシャル層22も更に厚く形成することとなり、オン低抵が増加してしまう。
また、これに加えて従来の製造方法では、チャネル層24を一度のイオン注入及び拡散により形成していた。すなわち、不純物をイオン注入し、数時間の熱処理で拡散してチャネル層24を形成した後、トレンチ27、ゲート酸化膜31を形成していた。
この長時間の熱処理により、不純物の拡散は基板の深さ方向に進み、特にチャネル層24の底部では不純物濃度勾配がなだらかな領域が形成される。この領域は、特に不純物濃度が低く(1×1015〜1×1016cm−3程度)、実質的な特性にほとんど影響しない、いわばチャネル層24として不要な領域である。しかし、この領域によってチャネル層24としてはその深さが深くなるため、これによってもn−型エピタキシャル層22を厚く形成する必要があり、低抵抗化が図れない問題がある。
更に、トレンチ27形成後のダミー酸化工程やゲート酸化膜41形成工程は、1000℃以上の高温の熱酸化である。このためトレンチ27に接するチャネル層24では不純物のボロンがディプリートにより減少し、トレンチ27周囲の不純物濃度が低くなることにより不純物濃度プロファイルのばらつきを大きくする問題もあった。
本発明はかかる課題に鑑みてなされ、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、該ドレイン領域にトレンチを形成する工程と、少なくとも前記トレンチ内壁に第1の絶縁膜を形成する工程と、前記トレンチ内にゲート電極を形成する工程と、前記半導体層表面に逆導電型のチャネル層を形成する工程と、前記チャネル層表面に第2の絶縁膜を形成する工程と、前記第2の絶縁膜を介して一導電型不純物のイオン注入を行う工程と、前記第2の絶縁膜を介して逆導電型不純物のイオン注入を行う工程と、少なくとも前記トレンチの上方に前記第2の絶縁膜が残存するように該第2の絶縁膜に開口部を形成する工程と、前記一導電型不純物および前記逆導電型不純物をそれぞれ拡散して前記トレンチに隣接するソース領域と、該ソース領域間に位置するボディ領域を形成する工程と、を具備することにより解決するものである。
本発明によれば、以下の効果が得られる。
第1に、ソース領域の底部が均一な深さに形成されるため、チャネル層およびトレンチの深さを浅くできる。トレンチの深さを低減することにより、ゲート酸化膜の面積が低減し、ゲート−ソース間の寄生容量(入力容量Ciss)が低減できる。従ってスイッチング特性を向上させることができる。
第2に、ドレイン領域となる半導体層の膜厚を低減できる。これにより、低抵抗化が実現できる。
第3に、ソース領域形成後の熱処理工程が削減できるため、浅いソース領域を安定して形成することができる。
第4に、チャネル層の、不純物濃度勾配の大きい第2領域の深さを低減できる。すなわち、チャネル層の不純物濃度プロファイルの深さを浅くできる。従来の方法では、チャネル層に必要な不純物濃度の領域を形成すると、第2領域の深さが決まってしまい、コントロールができなかった。更に第2領域はなだらかに不純物濃度勾配が形成されるのでその深さが深く、チャネル層を必要以上に深くする要因となっていた。しかし本実施形態によれば必要な不純物濃度の領域を形成し、第2領域を浅くすることができるので、チャネル層深さをコントロールできる。
第5に、チャネル層は、トレンチおよびゲート酸化膜の形成後、複数回の高加速イオン注入により形成される。従って、イオン注入後長時間の熱処理工程を行わないため、第2領域を大幅に縮小できる。また、イオン注入後、高温(1000℃以上)の熱処理工程を行わないため、ディプリートによる不純物濃度プロファイルのばらつきを抑制できる。
第6に、チャネル層のイオン注入は、平均投影飛程の不純物濃度が同程度となるように異なる加速電圧で複数回行うため、チャネル層として必要な不純物濃度の領域を所望の深さに形成できる。その上で、第2領域を大幅に低減できる。従って、所望の深さのチャネル層を必要最低限の深さに形成することが可能となる。
第7に、チャネル層の第1領域の不純物濃度および深さは注入イオンの電流、注入時間、加速電圧等の電気量で正確に制御できる。このためドーピングの精度、制御性、再現性が極めてよく、加速電圧を変えることにより所望のチャネル層深さを得ることができる。
本発明の実施の形態を、nチャネル型のトレンチ構造のMOSFETを例に図1から図16を参照して説明する。
第1工程(図1参照):一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、ドレイン領域にトレンチを形成する工程。
まず、n+型シリコン半導体基板1にn−型のエピタキシャル層を積層するなどしてドレイン領域2を形成する。
次にトレンチを形成する。全面にCVD法によりNSG(Non−doped Silicate Glass)のCVD酸化膜(不図示)を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけ、CVD酸化膜をドライエッチングして部分的に除去し、n−型エピタキシャル層2が露出したトレンチ開口部を形成する。
更に、CVD酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をCF系およびHBr系ガスによりドライエッチングし、トレンチ7を形成する。トレンチ7深さは後の工程で形成されるチャネル層4を貫通するように、その深さを適宜選択する。
第2工程(図2参照):少なくともトレンチ内壁に第1の絶縁膜を形成する工程。
ダミー酸化をしてトレンチ7内壁とチャネル層4表面にダミー酸化膜(不図示)を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とマスクとなったCVD酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去する。これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ7開口部に丸みをつけ、トレンチ7開口部での電界集中を避ける効果もある。その後、ゲート酸化膜11を形成する。すなわち、全面を熱酸化(1000℃程度)してゲート酸化膜11を閾値に応じて例えば厚み約数百Åに形成する。
第3工程(図3参照):トレンチ内にゲート電極を形成する工程。
更に、全面にノンドープのポリシリコン層を堆積し、例えばリン(P)を高濃度に注入・拡散して高導電率化を図る。全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ7に埋設したゲート電極13を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、エッチバックしてトレンチ7にゲート電極13を埋設してもよい。
第4工程(図4および図5参照):半導体層表面に逆導電型のチャネル層を形成する工程。
本実施形態では、ゲート電極を形成した後、チャネル層の形成予定領域が開口したレジスト膜(不図示)を使用してn−型エピタキシャル層2表面にp型不純物(例えばボロン)を複数回イオン注入する。
このときのドーズ量は1.2×1013cm−2程度であり、まず100KeVの加速電圧で高加速イオン注入を行う(図4(A))。次に、加速電圧を200KeVとし、引き続き同ドーズ量をイオン注入する(図4(B))。更に加速電圧を300KeVとし、同ドーズ量をイオン注入し、不純物イオン注入層であるチャネル層4を形成する(図4(C))。ただし、打ち込むエネルギーは大きさに関係なく順不同とする。
このように、本実施形態では異なる加速電圧で、複数回の高加速イオン注入を行う。このとき平均投影飛程における不純物濃度がほぼ一定となる条件でイオン注入する。これにより、平均投影飛程がトレンチ側壁に沿って変動し、所定の深さ(例えばエピタキシャル層表面から1μm程度またはそれ以下)に、チャネル層4に必要な不純物濃度(1×1017cm−3)の領域が形成される。尚、ここでの深さは一例であり、注入条件により適宜選択できる。
図5の如く、チャネル層4は、n−型エピタキシャル層2表面からほぼ均一な深さで設けられる。そして、チャネル層4は第1領域4aと第2領域4bとを有する。
第1領域4aは、後に形成されるソース領域との境界(ここでは一点鎖線で示す)から不純物濃度プロファイルの平均投影飛程(不純物濃度のピーク)までの深さの領域である。平均投影飛程の不純物濃度は、チャネル層4のリーク電流を抑制して動作するために必要な不純物濃度であり、例えば1×1017cm−3程度である。尚、本実施形態では平均投影飛程がトレンチ7深さ方向にフラットに形成される場合にはフラットな領域の下端までを第1領域4aとする。
第2領域4bは、第1領域4a下方からn−型エピタキシャル層2に達する深さで、不純物濃度勾配が大きい領域をいう。このうち特に、不純物濃度が1×1015cm−3〜1×1016cm−3程度の領域は、チャネル層4の実質的な特性にはほとんど影響しない領域である。
本実施形態では一例として第2領域4bの深さ方向の長さは0.5μm以下程度である。また、チャネル層4に必要な不純物濃度の領域は、表面から所定の深さに形成される。チャネル層4に必要な不純物濃度はリーク電流を抑制できる不純物濃度であり、例えば1×1017cm−3程度である。そしてこの不純物濃度を、特性に応じて例えば表面から0.8μm以下の領域に形成している。また、チャネル層4深さは、表面から約1μm程度である。
従来の如く比較的低い加速電圧(30KeV程度)で、上記の所定の深さまで拡散するには数時間の熱処理を行う必要がある。このため、従来では、厚い第2領域の形成が避けられず、チャネル層24は必要以上に深く形成されていた。
しかし本実施形態では、後述する高加速イオン注入によってチャネル層4を形成することにより、不純物濃度勾配の大きい第2領域4bの深さを大幅に低減できる。第2領域はチャネル層4の特性にほとんど影響を及ぼさない低濃度の不純物領域が含まれる領域である。また、不純物濃度はそのままに、深さのみ低減するので、チャネル層4として必要な不純物濃度の領域は所定の深さに確保できる。つまり、第2領域4bを低減することにより、必要最小限の深さのチャネル層4を実現できる。
また本実施形態ではイオン注入の加速電圧を変化させることによって、平均投影飛程をフラットに形成できる。従ってチャネル層に必要な不純物濃度の領域はトレンチ7の深さ方向にほぼ均一となる。更に加速電圧をコントロールすることにより、平均投影飛程がフラットな領域の増減が可能となる。
すなわち、チャネル層4深さはMOSFETの性能により様々であるが、本実施形態によればチャネル層4の深さを適宜選択しても、それぞれ必要最小限に形成できる。以上の不純物濃度プロファイルについては後述する。
チャネル層4を必要最小限の深さにすることによりトレンチ7を無駄に深く形成する必要がなくなり、MOSFETの低容量化が図れる。また、従来構造の如く第2領域が厚いものと同程度の耐圧を確保すればよい場合、チャネル層4が浅い分、エピタキシャル層の厚みを薄くすることができる。エピタキシャル層の厚みはMOSFETの抵抗成分となるので、これを薄くすることによりMOSFETの低オン抵抗化が実現できる。
更に、本実施形態では熱処理による拡散工程を不要とし、高加速イオン注入のみでチャネル層4を形成する。従って、第2領域4bの不純物濃度プロファイルは、注入時の濃度分布(ガウス分布)が維持される。つまり、従来熱拡散の副産物として形成されていた不純物濃度勾配がなだらかな領域を形成することなく、薄い第2領域4bを形成できる。
これにより、本実施形態のチャネル層4は、必要な不純物濃度(1×1017cm−3程度)の領域を確保し、必要最小限の深さに形成できる。
尚、第2領域4bの不純物濃度プロファイルを変化させない程度であれば、本工程の後に熱処理(1000℃未満、60分程度)を施してもよい。
図5では第2領域4bを説明するために概要的に示したが、この領域は上記の如く非常に薄い領域であり、本質的な動作に影響を及ぼさない。従って以降の図面においてはその記載を省略する。
第5工程(図6参照):チャネル層表面に第2の絶縁膜を形成する工程。
全面に、層間絶縁膜となるBPSG(Boron Phosphorus Silicate Glass)などの第2の絶縁膜16’をCVD法により堆積する。第2の絶縁膜16’の膜厚は、5000Å以上12000Å以下であり、ここでは、6000Åとする。そして、第1の熱処理(熱処理条件:900℃、55分)を行う。この場合の熱処理は、従来のチャネル層形成の熱処理時間(数時間)より十分短く、またトレンチ7形成工程およびゲート酸化膜11形成工程の熱処理(1000℃以上)より低温である。また、チャネル層4の高加速イオン注入の条件は上記の例に限らず、本工程の熱処理の影響を受けないよう適宜注入条件が選択される。
つまり本工程の加熱条件ではチャネル層4に注入された不純物の拡散はほとんど進行せず、チャネル層4の不純物濃度プロファイルに影響を与えることはない。従って、第2領域4bが十分薄く、ディプリートによる不純物濃度プロファイルのばらつきを回避した浅いチャネル層4が実現できる。
第6工程(図7参照):第2の絶縁膜を介して一導電型不純物のイオン注入を行う工程。
第2の絶縁膜16’を堆積したまま、ボディ領域を被覆するレジストマスクを設け、ソース領域を形成するn型不純物(例えばヒ素:As)をイオン注入する。ドーズ量は、5×1015cm−2程度、加速電圧は800keVとする。この条件で高加速イオン注入することにより、チャネル層4表面にn+型不純物領域15’を形成することができる。
また、n型不純物は、6000Åの膜厚の第2の絶縁膜16’を介してイオン注入される。従って、ゲート電極の表面とトレンチ開口部に段差が形成されている場合であっても、チャネル層4の表面から均一な深さにn型不純物をイオン注入することができる。
第7工程(図8参照):第2の絶縁膜を介して逆導電型不純物のイオン注入を行う工程。
引き続き基板の電位安定化のためのボディ領域を形成するp型不純物(例えばボロン:B)をイオン注入する。すなわち、ボディ領域の形成領域を開口したレジスト膜PRを、第2の絶縁膜16’上に形成し、第2の絶縁膜16’を介してp型不純物をイオン注入する。ドーズ量は1015cm−2台程度であり、加速電圧は、180KeV程度とする。この条件で高加速イオン注入することにより、チャネル層4表面の所定の領域にp+型不純物領域14’を形成することができる。
なお、第7工程と第8工程は順不同である。すなわち、p+型不純物領域14’形成後、n+型不純物領域15’を形成してもよい。
第8工程(図9参照):少なくともトレンチの上方に第2の絶縁膜が残存するように第2の絶縁膜に開口部を形成する工程。
新たなレジスト膜をマスクにして第2の絶縁膜16’をエッチングし、少なくともゲート電極13上に層間絶縁膜16を残すと共に、p+型不純物領域14’およびn+型不純物領域15’が露出したコンタクトホールCHを形成する。
第9工程(図10参照):一導電型不純物および逆導電型不純物をそれぞれ拡散してトレンチに隣接するソース領域と、ソース領域間に位置するボディ領域を形成する工程。
コンタクトホールCH形成後、第2の熱処理(リフロー)を行い、エッチングのダメージを除去する。熱処理条件は、800℃、30分程度である。
本実施形態では、本工程における第2の熱処理によりp+型不純物領域14’およびn+型不純物領域15’を拡散する。これにより、トレンチ7に隣接するソース領域15と、ソース領域15間に位置するボディ領域14が形成される。
ここで以前の工程において、第2の絶縁膜16’を介して高加速イオン注入することにより、n+型不純物領域15’が均一な深さに形成されている。すなわち、拡散後のソース領域15も、トレンチ7側壁に接する領域αと、ソース領域15の中央付近の領域βにおいて、その深さがチャネル層4表面からほぼ均一に形成される。
従って、従来の如くトレンチ側壁に接する領域αにソース領域の凸部35a(図18参照)が形成されることがなく、ソース領域15底部がほぼ平坦に形成される。つまり、従来においてソース領域の凸部を考慮して深く形成されていたチャネル層4を浅く形成することができる。
チャネル層4は、複数の高加速イオン注入に加え、ソース領域の底部が平坦に形成できるため、その深さを必要最小限にすることができる。前述のチャネル層4の深さ(1μm)は、これらを考慮した値である。
本実施形態の条件の場合、ソース領域15の深さは0.3μm程度である。チャネル層4およびソース領域15深さは耐圧等に応じて任意に選択する。但し、ソース領域15はトレンチ7に埋設したゲート電極13の上部に達する深さとする。
これに伴い、トレンチ7も浅く形成することができ、ゲート酸化膜11の面積低減によってゲート−ソース間の寄生容量(入力容量Ciss)を低減できる。
更には、チャネル層4が浅くなる分、n−型エピタキシャル層2の膜厚を薄くでき、低抵抗化が図れる。
また、ソース領域15(ボディ領域14も同様)は、本工程の第2の熱処理(リフロー)により拡散される。すなわち、従来の如く不純物のイオン注入後、絶縁膜36’の2回の熱処理(フローとリフロー)を受ける場合と異なり、1度の熱処理でソース領域15が形成される。従って、浅い拡散領域であるソース領域15を、安定して形成することができる。
第10工程(図11参照):その後シリコンノジュールを抑制し、また、スパイク(金属とシリコン基板との相互拡散)を防止するために、金属配線層(ソース電極)18形成前に、チタン系の材料によるバリアメタル層(不図示)を形成する。
そして全面に例えばアルミニウム合金を5000Å程度の膜厚にスパッタする。その後、金属とシリコン表面を安定させるために、合金化熱処理を行う。この熱処理は、水素含有ガス中で、300〜500℃(例えば400℃程度)の温度で30分程度行い、金属膜内の結晶ひずみを除去し、界面を安定化させる。ソース領域15およびボディ領域14はコンタクトホールCHを介して、金属配線層18と電気的に接続する。金属配線層18は所定の形状にパターニングされる。
さらに図示はしないが、パッシベーション膜となるSiN等を設ける。その後更に、ダメージ除去のために300〜500℃(例えば400℃)で30分程度の熱処理を行う。
尚、ボディ領域14に関しては、ソース領域15と同一工程で形成しなくてもよい。例えば、第4工程においてp+型不純物領域14’を形成する。そして第5工程において第2の絶縁膜16’を形成後、第1の熱処理によりp+型不純物領域14’を拡散してボディ領域14を形成してもよい。
図12から図19を参照し、本実施形態の高加速イオン注入機によるイオン注入について更に説明する。
まず、図12および図13について、チャネル層4のイオン注入について説明する。
図12は、チャネル層4の不純物であるボロンの不純物濃度プロファイルを示す。図12(A)は高加速イオン注入機を用いて、ボロンのイオン注入・拡散後、トレンチ、ゲート酸化膜を形成する熱処理を行った不純物濃度プロファイルである。一方、図12(B)は高加速イオン注入機を用い、本実施形態の如く、トレンチ、ゲート酸化膜を形成後、ボロンのイオン注入を行った不純物濃度プロファイルである。それぞれ加速電圧を変化させ、シミュレーションを行った。
図12(A)のごとくイオン注入後に高温(1000℃以上)の熱処理を行うと、高加速イオン注入機によるイオン注入であっても、平均投影飛程より下方では濃度プロファイルがなだらかに広がってしまう。
一方、図12(B)のごとくイオン注入後熱処理による拡散を行わなければ、平均投影飛程より下方の不純物濃度分布はガウス分布が維持される。本実施形態は、高加速イオン注入後に高温の熱処理を行わないものであり、これにより薄い第2領域4bが実現する。
また、高加速イオン注入で図の如く加速電圧を変化させることにより、平均投影飛程における不純物濃度をほぼ一定としたまま深さ方向にイオン注入することができる。つまり、平均投影飛程がフラットな領域を増減できるので、チャネル層4を所望の深さに形成でき、且つ第2領域4bの深さを浅くすることができる。
また、本実施形態は、チャネル層の拡散工程を不要とするだけでなくトレンチ及びゲート酸化膜形成後にチャネル層のイオン注入を行うため、高温の熱処理の影響を受けず、ディプリートによる不純物濃度プロファイルのばらつきも回避することができる。
ここで仮に、従来のイオン注入装置でイオン注入(30KeV)を行う方法で、ゲート電極形成後にチャネル層を形成した場合を考える。このイオン注入装置の場合、図12(A)のごとく平均投影飛程を深くすることができないため、チャネル層に必要な不純物濃度の領域を所定深さに形成するためには、熱処理による拡散工程が必要となる。従ってゲート電極形成後にチャネル層を形成しても、その不純物濃度プロファイルを浅くすることはできない。
図13は、本実施形態の、ソース領域15、チャネル層4、n−型エピタキシャル層2、半導体基板1の不純物濃度プロファイルを示す。図において縦軸が不純物濃度であり、横軸が半導体層表面からの深さである。図13(A)では100KeV、200KeV、300KeVの3回のイオン注入でチャネル層4を形成した場合であり、図13(B)は100KeV、200KeVの2回のイオン注入でチャネル層4を形成した場合である。また、比較のために、それぞれに従来の方法でチャネル層を形成した場合の、不純物濃度プロファイルを破線で示した。
この図からも明らかなように、本実施形態によれば、チャネル層の特性に実質影響を及ぼさない低濃度の領域を含む第2領域4bを大幅に低減できる。そして、イオン注入の回数および加速電圧により、チャネル層4に必要な不純物濃度の領域(平均投影飛程がフラットな領域)を増減できるので、チャネル層4深さをコントロールできる。
つまり、所望の深さのチャネル層4を、必要最小限の深さで実現できる。これにより、チャネル層4を貫通するトレンチ7も必要最小限の深さにすることができ、それぞれの場合におけるMOSFETの容量を低減できる。
例えば、図13の注入条件では、従来構造の場合よりチャネル層4を浅く形成できる。具体的には第2領域4bは、3回注入の場合には約0.29μmであり、2回注入の場合には約0.25μmである。そしてチャネル層4深さは、3回注入では約1.0μm、2回注入では約0.8μmである。
これは、従来と同様のn−型エピタキシャル層2およびn+型半導体基板1であればチャネル層4界面からn+型半導体基板1界面までのn−型エピタキシャル層2深さ(厚み)が増加することを意味する。つまり、従来と同程度の耐圧を確保すればよい場合には、n−型エピタキシャル層2の厚みを低減できる。n−型エピタキシャル層2は、MOSFETの抵抗成分となるので、その厚みを低減することにより、MOSFETのオン抵抗を低減できる。
更に、不純物濃度および深さは注入イオンの電流、注入時間、加速電圧等の電気量で正確に制御できる。このためドーピングの精度、制御性、再現性が極めてよく、加速電圧を変えることにより所望のチャネル層深さを得ることできる。
次に、図14から図16に、本実施形態の方法によりソース領域15を形成した場合のシミュレーション結果を示す。
図14は、n型不純物としてヒ素を採用した場合の、n+型不純物領域15’の注入深さと加速電圧の関係を示した図である。第2の絶縁膜16’の膜厚は6000Åであり、実線は線形の関係を示す。
このように、加速電圧とn+型不純物領域15’の深さにおいてほぼ線形に近い結果が得られる。これにより、例えば第2の絶縁膜16’(層間絶縁膜16)の膜厚が6000Åの場合に、加速電圧が800KeV程度であれば、チャネル層4表面にソース領域15を形成できる。従って、所望のソース領域15の深さに応じて、加速電圧を選択すればよい。
図15は、n型不純物としてリン(P)を採用した場合の、n+型不純物領域15’の注入深さと加速電圧の関係を示した図である。第2の絶縁膜16’の膜厚は6000Åであり、実線は線形の関係を示す。
この場合もn+型不純物領域15’の深さと加速電圧の関係はほぼ線形に近い結果が得られる。例えば第2の絶縁膜16’(層間絶縁膜16)の膜厚が6000Åの場合に、加速電圧が500KeV程度であれば、チャネル層4表面にソース領域15を形成できる。
図16は、図14および図15とは逆導電型(例えばpチャネル型)のMOSFETの場合である。すなわち、ソース領域15にp型不純物としてボロン(B)を採用した場合の、p+型不純物領域15’の注入深さと加速電圧の関係を示した図である。第2の絶縁膜16’の膜厚は6000Åであり、実線は線形の関係を示す。
尚この結果は、nチャネル型MOSFETのボディ領域14となるp+型不純物領域14’を、図8の如く第2の絶縁膜16’を介してイオン注入した場合も同様となる。
この場合もpチャネル型のソース領域15となるp+型不純物領域15’と加速電圧の関係はほぼ線形に近い結果が得られる。例えば第2の絶縁膜16’(層間絶縁膜16)の膜厚が6000Åの場合に、加速電圧が180KeV程度であれば、チャネル層4表面にソース領域15を形成できる。
以上、本発明の実施の形態ではnチャネル型のMOSFETを例に説明したが、導電型を逆にしたpチャネル型MOSFETであっても同様に実施できる。またこれに限らず、一導電型半導体基板1の下方に逆導電型半導体層を配置したIGBTをはじめ、絶縁ゲート型の半導体装置であれば同様に実施でき同様の効果が得られる。
1 n+型半導体基板
2 n−型エピタキシャル層(ドレイン領域)
4 チャネル層
4a 第1領域
4b 第2領域
7 トレンチ
11 ゲート酸化膜
13 ゲート電極
14 ボディ領域
15 ソース領域
16 層間絶縁膜
18 金属配線層
21 n+半導体基板
22 n−型エピタキシャル層(ドレイン領域)
24 チャネル層
27 トレンチ
31 ゲート酸化膜
33 ゲート電極
34 ボディ領域
35 ソース領域
36 層間絶縁膜
38 金属配線層
2 n−型エピタキシャル層(ドレイン領域)
4 チャネル層
4a 第1領域
4b 第2領域
7 トレンチ
11 ゲート酸化膜
13 ゲート電極
14 ボディ領域
15 ソース領域
16 層間絶縁膜
18 金属配線層
21 n+半導体基板
22 n−型エピタキシャル層(ドレイン領域)
24 チャネル層
27 トレンチ
31 ゲート酸化膜
33 ゲート電極
34 ボディ領域
35 ソース領域
36 層間絶縁膜
38 金属配線層
Claims (10)
- 一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、該ドレイン領域にトレンチを形成する工程と、
少なくとも前記トレンチ内壁に第1の絶縁膜を形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記半導体層表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層表面に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜を介して一導電型不純物のイオン注入を行う工程と、
前記第2の絶縁膜を介して逆導電型不純物のイオン注入を行う工程と、
少なくとも前記トレンチの上方に前記第2の絶縁膜が残存するように該第2の絶縁膜に開口部を形成する工程と、
前記一導電型不純物および前記逆導電型不純物をそれぞれ拡散して前記トレンチに隣接するソース領域と、該ソース領域間に位置するボディ領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記第2の絶縁膜を形成後に第1の熱処理を行い、前記開口部形成後に第2の熱処理を行い、該第2の熱処理によって前記ソース領域および前記ボディ領域を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ソース領域の拡散深さは該ソース領域の中央付近および前記トレンチ側壁付近でほぼ均一な深さに形成されることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2の絶縁膜は5000Å以上12000Å以下の膜厚に形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記トレンチの深さを2.3μm以下に形成し、前記チャネル層の深さを1.5μm程度に形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記チャネル層は、前記基板表面に逆導電型不純物のイオン注入を複数回行い前記半導体層表面からほぼ均一な深さに形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記トレンチの深さを1.5μm以下に形成し、前記チャネル層の深さを1.0μm程度に形成することを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記チャネル層の複数回のイオン注入は異なる加速電圧で行うことを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記加速電圧はいずれも100KeV以上であることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記チャネル層は前記ゲート電極形成後に形成することを特徴とする請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005152170A JP2006332231A (ja) | 2005-05-25 | 2005-05-25 | 半導体装置の製造方法 |
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JP2005152170A JP2006332231A (ja) | 2005-05-25 | 2005-05-25 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2006332231A true JP2006332231A (ja) | 2006-12-07 |
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ID=37553625
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JP2005152170A Pending JP2006332231A (ja) | 2005-05-25 | 2005-05-25 | 半導体装置の製造方法 |
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JP (1) | JP2006332231A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012144147A1 (ja) * | 2011-04-20 | 2012-10-26 | パナソニック株式会社 | 縦型ゲート半導体装置およびその製造方法 |
CN113054038A (zh) * | 2014-05-12 | 2021-06-29 | 罗姆股份有限公司 | 半导体装置及半导体装置的制造方法 |
-
2005
- 2005-05-25 JP JP2005152170A patent/JP2006332231A/ja active Pending
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US9324837B2 (en) | 2011-04-20 | 2016-04-26 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device with vertical gate and method of manufacturing the same |
US9853126B2 (en) | 2011-04-20 | 2017-12-26 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device with vertical gate and method of manufacturing the same |
CN113054038A (zh) * | 2014-05-12 | 2021-06-29 | 罗姆股份有限公司 | 半导体装置及半导体装置的制造方法 |
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