KR101074232B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 107
- 239000010703 silicon Substances 0.000 claims abstract description 107
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 106
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 79
- 229920005591 polysilicon Polymers 0.000 claims abstract description 79
- 125000006850 spacer group Chemical group 0.000 claims abstract description 61
- 239000002019 doping agent Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012212 insulator Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims 2
- 230000008569 process Effects 0.000 description 14
- 238000002955 isolation Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 7
- 239000007769 metal material Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
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Abstract
반도체 소자 및 그 제조 방법이 개시된다. 본 반도체 소자는, 매립절연막을 포함하는 실리콘-온-인슐레이터(SOI) 구조의 반도체 기판 상부의 제1 도전형의 실리콘층 위에 형성되고 서로 이격된 복수의 게이트 패턴들; 이웃하는 게이트 패턴들 사이로 노출된 제1 도전형의 실리콘층의 일부가 제거되어 게이트 패턴들 아래에 각각 형성된 복수의 실리콘 바디부; 실리콘 바디부의 적어도 일측벽에 형성된 제2 도전형의 도펀트를 포함하는 폴리실리콘 스페이서; 및 폴리실리콘 스페이서에 전기적으로 접속된 컨택플러그;를 포함할 수 있다.
반도체, SOI, 플로팅 바디 셀
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 플로팅 바디 셀 및 그 제조 방법에 관한 것이다.
반도체 소자의 제조 공정이 미세화됨에 따라 1개의 트랜지스터 및 1개의 커패시터를 단위 메모리 셀로 구성한 디램(DRAM)을 제조함에 있어서 기술적으로 가장 어려운 부분은, 크게 단채널 효과(SHORT CHANNEL EFFECT)를 개선하면서 충분한 데이터 보유 시간(DATA RETENTION TIME)을 유지하는 것과, 좁은 면적에서 유전 손실(DIELECTRIC LEAKAGE)를 최소로 하면서 충분한 커패시턴스(CAPACITANCE)를 가지는 커패시터를 제조하는 것이다. 특히 디램의 동작에 필요한 커패시턴스를 만족시키면서도 신뢰성을 확보할 수 있는 커패시터를 제조하는 것은 기술적으로 한계에 다다랐으며, 이는 공정적으로 매우 어려운 기술이다. 이러한 문제를 해결하기 위한 방법으로 트랜지스터의 플로팅 바디 효과(FLOATING BODY EFFECT)를 이용한 1T 디램에 대한 많은 연구가 이루어지고 있다.
한편, 기존의 1T-1C 디램 소자의 경우 전하가 커패시터에 저장되는데 반해 서, 1T 디램의 메모리 셀로 채용된 플로팅 바디 셀(FLOATING BODY CELL)은 트랜지스터의 바디에 전하가 저장될 때 임계 전압(THRESHOLD VOLTAGE; VT)이 변하는 것을 이용하여 메모리로 사용하게 된다. 일반적으로, 플로팅 바디 셀을 구성하는 트랜지스터는 실리콘-온-인슐레이터(SILICON ON INSULATOR; SOI) 구조의 실리콘 웨이퍼를 이용하여 제조한다.
SOI 구조의 실리콘 웨이퍼를 이용하여 플로팅 바디 셀을 제조하는 경우, 하나의 활성 영역에 두개 이상의 셀을 구현하기 위해서는 반드시 인접한 셀들을 전기적으로 절연시켜야 한다. 종래에는 소스 및 드레인에 고농도로 이온 주입을 하여 메모리 셀들을 정션(JUNCTION)을 통해 격리시키거나, 플로팅 바디로 사용될 실리콘층의 두께를 줄이는 방법을 사용하였다. 그러나, 단순히 정션을 통한 격리 방법은 플로팅 바디의 하부, 즉 SOI 구조의 실리콘 기판에 매립된 절연막(Burried Oxide; BOX)에서의 펀치(PUNCH) 특성이 열화되는 문제가 있으며, 또한 플로팅 바디의 두께를 줄이는 방법은 그에 따른 홀 저장 용량의 감소를 가져오는 문제가 있다. 나아가, 이러한 종래의 셀 격리 방법은, 인접한 셀들 사이에 예컨대 p형(또는 n형) 플로팅 바디, n형(또는 p형) 소스/드레인 및 p형(또는 n형) 플로팅 바디로 구성되는 pnp(또는 npn) 바이폴라 기생 트랜지스터에 의한 데이터 간섭 문제가 야기되기도 한다.
본 발명은 SOI 구조의 실리콘 기판을 이용한 플로팅 바디 셀에서 동일한 활성 영역 상에 형성되는 복수개의 메모리 셀들 사이에 야기되는 기생 바이폴라 트랜지스터에 의한 셀 간섭을 배제할 수 있는 반도체 메모리 소자 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 플로팅 바디의 홀 저장 능력을 충분히 보유할 수 있고 동시에 메모리 셀의 펀치 특성을 개선할 수 있는 셀 격리 구조를 가진 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명의 제1 양태에 따른 반도체 소자는, 매립절연막을 포함하는 실리콘-온-인슐레이터(SOI) 구조의 반도체 기판 상부의 제1 도전형의 실리콘층 위에 형성되고 서로 이격된 복수의 게이트 패턴들; 이웃하는 게이트 패턴들 사이로 노출된 제1 도전형의 실리콘층의 일부가 제거되어 게이트 패턴들 아래에 각각 형성된 복수의 실리콘 바디부; 실리콘 바디부의 적어도 일측벽에 형성된 제2 도전형의 도펀트를 포함하는 폴리실리콘 스페이서; 및 폴리실리콘 스페이서에 전기적으로 접속된 컨택플러그;를 포함할 수 있다.
여기서, 게이트 패턴은, 실리콘 바디부 위에 형성된 게이트 절연막; 게이트 절연막 위에 형성된 게이트 전극; 및 게이트 전극의 양측벽에 형성된 절연 스페이서;를 포함할 수 있다. 또한, 복수의 실리콘 바디부는 매립절연막 위에 형성되되 서로 이격되어 형성될 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에 있어서, 폴리실리콘 스페이서는 게이트 패턴의 일측벽으로부터 실리콘 바디부의 일측벽까지 연장되어 형성될 수 있다. 또한, 폴리실리콘 스페이서는 실리콘 바디부의 양측벽에 모두 형성될 수 있다. 그리고, 이웃하는 실리콘 바디부들 각각의 일측벽에 형성되어 서로 대향하는 2개의 상기 폴리실리콘 스페이서들은 서로 이격되어 형성될 수 있다.
나아가, 본 발명의 제1 양태에 따른 반도체 소자에 있어서, 컨택플러그는 이웃하는 실리콘 바디부들 각각의 일측벽에 형성되어 서로 대향하는 폴리실리콘 스페이서들 사이에 형성될 수 있다. 또한, 컨택플러그는 금속 재료로 형성될 수 있다. 나아가, 컨택플러그는 매립절연막에 연접하게 형성될 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에 있어서, 폴리실리콘 스페이서에 포함된 제2 도전형의 도펀트가 확산되어 폴리실리콘 스페이서에 연접하는 실리콘 바디부의 양측 일부에 소스 및 드레인 확산 영역이 각각 형성될 수 있다. 여기서, 소스 및 드레인 확산 영역 사이의 실리콘 바디부의 일부가 반도체 소자의 메모리 동작시 부유 상태의 플로팅 바디로 기능할 수 있다.
본 발명의 제2 양태에 따른 반도체 소자는, 실리콘-온-인슐레이터(SOI) 구조의 반도체 기판 상부에서 매립절연막 위에 형성된 제1 도전형의 실리콘 바디부; 실리콘 바디부 위에 형성된 게이트 패턴; 실리콘 바디부의 적어도 일측벽에 형성되고 제2 도전형의 도펀트를 포함하는 폴리실리콘 스페이서; 폴리실리콘 스페이서에 전기적으로 접속된 컨택플러그;를 포함할 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에 있어서, 폴리실리콘 스페이서는 게이트 패턴의 일측벽으로부터 상기 실리콘 바디부의 일측벽까지 연장되어 형성될 수 있다. 또한, 폴리실리콘 스페이서는 상기 실리콘 바디부의 양측벽에 모두 형성될 수 있다. 폴리실리콘 스페이서에 포함된 제2 도전형의 도펀트가 확산되어 폴리실리콘 스페이서에 연접하는 실리콘 바디부의 양측 일부에 소스 및 드레인 확산 영역이 각각 형성될 수 있다. 그리고, 소스 및 드레인 확산 영역 사이의 실리콘 바디부의 일부가 반도체 소자의 동작시 부유 상태의 플로팅 바디로 기능할 수 있다. 나아가, 컨택플러그는 금속 재료로 형성될 수 있으며, 또한 컨택플러그는 매립절연막에 연접하게 형성될 수 있다.
본 발명의 제3 양태에 따른 반도체 소자의 제조 방법은, (a) 매립절연막을 포함하는 실리콘-온-인슐레이터(SOI) 구조의 반도체 기판 상부의 제1 도전형의 실리콘층 위에 서로 이격된 복수의 게이트 패턴들을 형성하는 단계; (b) 이웃하는 게이트 패턴들 사이로 노출된 제1 도전형의 실리콘층의 일부를 제거하여 게이트 패턴들 아래에 각각 실리콘 바디부를 형성하는 단계; (c) 실리콘 바디부의 적어도 일측벽에 제2 도전형의 도펀트를 포함하는 폴리실리콘 스페이서를 형성하는 단계; 및 (d) 폴리실리콘 스페이서에 전기적으로 접속된 컨택플러그를 형성하는 단계;를 포함할 수 있다.
여기서, (b) 단계에서, 매립절연막의 표면이 노출될 때까지 실리콘층의 일부를 제거함으로써 실리콘 바디부 각각을 서로 격리시킬 수 있다. 아울러, (c) 단계는, 반도체 기판 위에 제2 도전형의 도펀트가 포함된 폴리실리콘막을 형성하는 단 계; 및 폴리실리콘막의 일부를 제거함으로써 게이트 패턴 및 실리콘 바디부의 측벽에만 선택적으로 폴리실리콘 스페이서를 형성하는 단계;를 포함할 수 있다. 다른 방법으로서, (c) 단계는, 반도체 기판 위에 폴리실리콘막을 형성하는 단계; 폴리실리콘막에 제2 도전형의 도펀트를 이온주입하는 단계; 및 폴리실리콘막의 일부를 제거함으로써 게이트 패턴 및 실리콘 바디부의 측벽에만 선택적으로 폴리실리콘 스페이서를 형성하는 단계;를 포함할 수 있다.
나아가, (d) 단계는, 이웃하는 실리콘 바디부에 각각 형성되어 서로 대향하는 2개의 폴리실리콘 스페이서들 사이의 공간에 도전성 물질을 매립하여 컨택플러그를 형성할 수 있다. 그리고, 폴리실리콘 스페이서에 포함된 제2 도전형의 도펀트를 확산시켜 폴리실리콘 스페이서에 연접하는 실리콘 바디부의 양측 일부에 서로 이격된 소스 및 드레인 확산 영역을 형성할 수 있다.
본 발명에 따른 셀 격리 구조를 가진 플로팅 바디 셀은, 이웃하는 셀들 사이에 야기될 수 있는 기생 효과가 완전히 배제될 수 있으며, 나아가 플로팅 바디의 두께를 충분히 유지할 수 있으므로 홀 저장 능력을 충분히 보유할 수 있고, 또한 셀 격리를 위한 고농도 이온 주입을 요구하지 않으므로 메모리 셀의 펀치 특성이 개선될 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 자세히 설명한다.
도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 구조 및 그의 제조 방법을 공정 순서에 따라 개략적으로 설명한다. 참고로, 도 1 내지 도 6은 하나의 활성영역 내에 복수의 플로팅 바디 셀을 형성하는 경우를 예시한 도면들이다.
먼저, 도 1을 참조하면, 하부 실리콘층(101), 매립절연막(BOX; 102) 및 상부 실리콘층(103)이 적층된 실리콘-온-인슐레이터 구조의 실리콘 기판(100) 위에 서로 이격된 복수의 게이트 패턴(110)을 형성한다. 여기서, 상부 실리콘층(103)은 소자분리막 공정을 통해서 메모리 셀들이 형성될 활성영역으로 미리 구분되며, 아울러 제1 도전형(예컨대, p형)의 도펀트가 이온주입되어 제1 도전형의 실리콘층으로 형성된다.
또한, 게이트 패턴(110)은 게이트 절연막(111), 폴리실리콘으로 이루어진 게이트 전극(112) 및 하드마스크막(예컨대, 실리콘 질화막; 113)이 적층된 구조를 갖는다. 여기서, 하드마스크막(113)은 후속하는 식각 공정에서 게이트 전극(112)을 보호하는 역할을 수행한다. 아울러, 도면에는 도시하지 않았으나 폴리실리콘층(112)의 위에 텅스텐층이 추가로 형성될 수 있다. 텅스텐층은 후속 공정에서 형성될 게이트 전극(112)에 대한 컨택플러그 형성시 전기 전도도를 향상시키기 위한 것인데, 반드시 필수적인 구성은 아니고 선택적으로 형성할 수 있다. 나아가, 게 이트 전극(112)의 측벽에는 예컨대 실리콘 산화막 또는 실리콘 질화막을 이용하여 절연 스페이서(114)를 형성함으로써 게이트 전극(112)의 측벽을 보호한다.
다음으로, 도 2에서 보듯이, 이웃하는 게이트 패턴들(110) 사이로 노출된 실리콘층(103)의 일부를 제거하여 리세스(120)를 형성한다. 리세스(120)의 형성은 예컨대 하드마스크막(113) 및 절연 스페이서(114)를 식각 마스크로 한 식각 공정을 통해 가능하다. 이때, SOI 구조의 매립절연막(102)의 표면이 드러날 때까지 노출된 실리콘층(103)의 일부를 식각하면, 각각의 게이트 패턴들(110)의 아래에 서로 격리된 복수의 실리콘 바디부(104)가 형성된다. 실리콘 바디부(104)는 리세스(120)의 형성을 위한 식각 공정을 통해 제거되지 않은 실리콘층(103)의 일부로서, 후에 플로팅 바디 셀의 플로팅 바디로 기능하게 된다. 아울러, 실리콘 바디부(104)는 메모리 소자의 동작시 부유 상태로 유지되어야 하므로, 인접한 실리콘 바디부들(104)은 리세스(120)에 의해 격리된 구조를 갖는다. 실리콘 바디부들(104)의 완벽한 격리를 위해서, 리세스(120) 형성 공정시 공정 균일도(Process Uniformity)를 고려하여, 실리콘층(103)의 식각 조건(예컨대, 식각 시간)을 조절하여 매립절연막(102)의 일부가 약 1nm ~ 10nm 정도의 깊이로 식각될 수 있도록 하는 것이 바람직하다.
다음으로, 도 3을 참조하면, 상술한 구조물이 형성된 반도체 기판(100) 상부에 폴리실리콘막(130)을 소정의 두께로 형성한다. 이때, 폴리실리콘막(130)은 리세스(120)가 모두 채워지지 않는 두께로 증착된다. 예컨대, 폴리실리콘막(130)의 증착두께는 적어도 리세스(120)의 폭의 1/2보다 작을 수 있으며, 본 실시예에서는 약 100nm의 두께로 증착하였다.
한편, 실리콘 바디부(104)가 제1 도전형(예컨대, p형)으로 도핑된 경우, 폴리실리콘막(130)은 제1 도전형과 반대 도전형을 가진 제2 도전형(예컨대, n형)의 도펀트를 포함할 수 있다. 여기서, 제2 도전형의 도펀트를 가진 폴리실리콘막(130)은, 예컨대 도핑되지 않은 폴리실리콘막을 증착한 후 여기에 제2 도전형의 도펀트를 이온주입할 수도 있고, 증착 공정에서 제2 도전형의 도펀트가 포함된 도핑된 폴리실리콘막으로 형성할 수도 있다. 여기서, 제2 도전형의 도펀트는 예컨대 1E19/㎤ ~ 1E22/㎤의 농도로 포함될 수 있다.
이와 같이, 제2 도전형의 도펀트가 포함된 폴리실리콘막(130)을 형성한 후에 반도체 기판(100) 전면에 에치백 공정을 실시하면, 도 4에서 보듯이, 게이트 패턴(110)의 측벽으로부터 실리콘 바디부(104)의 측벽까지 연장된 폴리실리콘 스페이서(131)가 형성된다. 에치백 공정시, 게이트 패턴(110)의 상면 및 리세스(120)의 바닥면(즉, 매립절연막(102)의 표면)에는 폴리실리콘막(130)이 잔존하지 않아야 한다. 아울러, 후술하는 공정에서 형성될 컨택플러그(142)와 실리콘 바디부(104)가 직접 접촉되지 않도록, 폴리실리콘 스페이서(131)는 적어도 실리콘 바디부(104)의 측벽에 균일한 두께(예컨대, 채널 방향으로 0.1nm ~ 50nm의 두께)로 형성되는 것이 바람직하다.
그 후, 도 5에서 보듯이, 이웃하는 실리콘 바디부(104) 및 이웃하는 게이트 패턴(110) 사이의 리세스(120) 내에 도전성 물질(140)을 매립한다. 이때, 도전성 물질로는 텅스텐(W)과 같은 전기전도도가 우수한 금속 재료를 이용할 수 있다. 나 아가, 폴리실리콘 스페이서(131)와 금속 재료와의 접촉 저항을 줄이기 위해서, 예컨대 TiN, WNx 등과 같은 장벽 금속층(141)을 형성할 수 있다. 그 후, 평탄화 공정을 수행하여, 게이트 패턴(110) 상부에 존재하는 여분의 도전성 물질(140)을 제거하면, 도 6에서 보듯이, 리세스(120) 내에 매립된 컨택플러그(142)가 형성된다.
여기서, 컨택플러그(142)는 리세스(120) 내부에 매립되어 형성되므로, 리세스(120) 형성시 노출된 매립절연막(102)에 연접하게 형성될 수 있다. 이와 같이, 금속 재질의 컨택플러그(142)가 매립절연막(102)에 연접하는 경우, 이웃하는 메모리셀들 사이의 누설전류가 방지될 수 있다. 아울러, 금속 재질의 컨택플러그(142)가 실리콘 바디(104)와 접촉되는 경우 누설전류가 증가할 수 있으나, 본 발명에서는 폴리실리콘 스페이서에 의해 실리콘 바디부와 금속 컨택플러그의 직접적인 접촉을 차단함으로써 누설전류의 증가를 방지할 수 있다.
한편, 폴리실리콘 스페이서(131)에 포함된 제2 도전형의 도펀트를 실리콘 바디부(104)의 양측으로 확산시켜 소스/드레인 확산 영역(150)을 형성할 수 있다. 소스/드레인 확산 영역(150)을 형성하기 위한 열처리 공정은 폴리실리콘 스페이서(131)의 형성 공정 중에 수행할 수도 있으며, 후속하는 반도체 소자의 제조 공정 중에 수행되는 열처리 공정과 함께 진행할 수도 있다. 이렇게 형성된 소스/드레인 확산 영역(150)은 실리콘 바디부(104)의 양측 가장자리에 각각 형성되되, 서로 소정의 간격만큼 이격되게 형성된다. 여기서, 소스/드레인 확산 영역(150) 사이의 실리콘 바디부(104)의 내부 영역은 플로팅 바디 셀의 동작시 부유 상태의 플로팅 바디로서 기능하게 된다.
상술한 방법에 의해서 제조된 반도체 소자는, 단위 메모리 셀이 플로팅 바디 셀로 형성된다. 여기서, 하나의 활성영역에 형성된 복수개의 단위 메모리셀은, 매립절연막(102) 위에 배치된 제1 도전형의 실리콘 바디부(104)와, 실리콘 바디부(104) 위에 게이트 절연막(111)을 개재하여 형성된 게이트 전극(112) 및 그 양 측벽을 보호하는 절연 스페이서(114)를 포함하는 게이트 패턴(110)과, 적어도 실리콘 바디부(104)의 일측벽에 형성되고 제2 도전형의 도펀트를 포함하는 폴리실리콘 스페이서(131)와, 폴리실리콘 스페이서(131)에 전기적으로 접속된 컨택플러그(142)로 구성된다. 아울러, 폴리실리콘 스페이서(131)에 포함된 제2 도전형의 도펀트가 실리콘 바디부(104)의 양측 영역으로 확산되어 형성된 소스/드레인 확산영역(150)을 포함한다.
본 발명에 따른 반도체 소자에 있어서, 하나의 활성영역에 형성된 복수의 단위 메모리셀들 사이의 격리 구조는, 플로팅 바디로 기능하는 실리콘 바디부(104)의 일측벽에 형성된 폴리실리콘 스페이서(131)가 이웃하는 실리콘 바디부(104)의 일측벽에 형성된 폴리실리콘 스페이서(131)와 이격된 구조를 가지며, 서로 대향하는 두개의 폴리실리콘 스페이서들이 그 사이의 공간(즉, 리세스(120))에 매립된 컨택플러그에 동시에 접속된 구조를 갖는다. 따라서, 이웃하는 메모리 셀들 사이의 격리는, 종래에 정션을 통한 격리 구조와는 달리, 컨택플러그(142)에 의해 달성된다. 그 결과, 금속 재질의 컨택플러그(142)와 실리콘 바디(104) 사이에 개재된 폴리실리콘 스페이서(131)에 의해서 금속-실리콘 컨택에 기인한 누설전류 증가 문제를 해결할 수 있으며, 금속 재질의 컨택플러그를 사용함으로써 신호선의 전기 저항을 크 게 줄일 수 있다.
한편, 본 발명에 따른 반도체 소자에서는, 플로팅 바디 셀을 구성하는 실리콘 바디부들(104)이 서로 격리된 구조를 가지며, 이웃하는 실리콘 바디부들 사이에는 예컨대 [p형 바디부(104)]-[n형 폴리실리콘 스페이서(131)]-[금속 재질의 컨택플러그(142)]-[n형 폴리실리콘 스페이서(131)]-[p형 바디부(104)]로 이루어져 있다. 따라서, 종래의 셀 격리 구조에서는 예컨대 [p형 바디부]-[n형 소스/드레인]-[p형 바디부]로 구성되는 바이폴라 트랜지스터에 의한 데이터 간섭 문제 등의 기생 효과 문제가 야기되었으나, 본 발명에 따른 셀 격리 구조에서는 이와 같은 기생 효과를 배제할 수 있다.
특히, 상술한 구조의 플로팅 바디 셀에서는, 홀 저장 능력을 충분히 유지할 수 있도록 플로팅 바디(즉, 실리콘 바디부(104))의 두께를 충분히 두껍게 유지하면서도 인접한 셀들 사이의 격리가 가능하게 된다. 아울러, 이웃하는 셀들을 격리하기 위해 고농도의 이온 주입을 할 필요가 없으므로, 메모리 셀의 펀치 특성도 개선될 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조 방법에 대한 일 실시예를 공정 단계별로 도시한 단면도로서,
도 1은 SOI 구조의 실리콘 기판 위에 게이트 패턴을 형성한 상태를 도시한 단면도이고,
도 2는 인접한 게이트 패턴들 사이로 노출된 실리콘 기판의 일부를 제거하여 실리콘 바디부를 형성한 상태를 도시한 단면도이고,
도 3은 게이트 패턴들의 측벽 및 실리콘 바디부의 측벽에 폴리실리콘막을 형성한 상태를 도시한 단면도이고,
도 4는 폴리실리콘막을 에치백하여 폴리실리콘 스페이서를 형성한 상태를 도시한 단면도이고,
도 5는 이웃하는 게이트 패턴들 사이 및 실리콘 바디부들 사이에에 도전성 물질을 매립한 상태를 도시한 단면도이고,
도 6은 이웃하는 메모리셀 사이에 컨택플러그를 형성한 상태를 도시한 단면도이다.
Claims (21)
- 제1 실리콘층, 매립절연막 및 제1 도전형의 제2 실리콘층을 포함하는 기판;상기 제2 실리콘층 상에 형성된 복수의 게이트패턴;상기 복수의 게이트패턴 사이에 노출된 상기 제2 실리콘기판을 제거하여 형성된 복수의 실리콘 바디부;상기 복수의 실리콘 바디부 각각의 양측 내부에 형성된 제2 도전형의 소스 및 드레인영역;상기 복수의 실리콘 바디부 각각의 일측벽에 형성된 제2 도전형의 폴리실리콘 스페이서; 및상기 폴리실리콘 스페이서와 접촉된 금속 컨택플러그를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 패턴은 상기 복수의 실리콘 바디부 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 및 상기 게이트 전극의 양측벽에 형성된 절연 스페이서;를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 복수의 실리콘 바디부는 상기 매립절연막 위에 형성되되 서로 이격되어 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 폴리실리콘 스페이서는 상기 게이트 패턴의 일측벽으로부터 상기 복수의 실리콘 바디부의 일측벽까지 연장되어 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 폴리실리콘 스페이서는 상기 복수의 실리콘 바디부의 양측벽에 모두 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 금속 컨택플러그는 이웃하는 상기 복수의 실리콘 바디부들 각각의 일측벽에 형성되어 서로 대향하는 상기 폴리실리콘 스페이서 사이에 형성된 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 6 항에 있어서,상기 금속 컨택플러그는 상기 매립절연막에 연접하게 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 소스 및 드레인영역은 상기 폴리실리콘 스페이서에 포함된 상기 제2 도전형의 불순물이 확산되어 형성된 것을 특징으로 하는 반도체 소자.
- 실리콘-온-인슐레이터(SOI) 구조의 반도체 기판 상부에서 매립절연막 위에 형성된 제1 도전형의 실리콘 바디부;상기 실리콘 바디부 위에 형성된 게이트 패턴;상기 실리콘 바디부의 양측 내부에 형성된 제2 도전형의 소스 및 드레인영역;상기 실리콘 바디부의 적어도 일측벽에 형성되고 제2 도전형의 폴리실리콘 스페이서; 및상기 폴리실리콘 스페이서에 전기적으로 접속된 금속 컨택플러그;를 포함하는 반도체 소자.
- 제 10 항에 있어서,상기 폴리실리콘 스페이서는 상기 게이트 패턴의 일측벽으로부터 상기 실리콘 바디부의 일측벽까지 연장되어 형성된 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 폴리실리콘 스페이서는 상기 실리콘 바디부의 양측벽에 모두 형성된 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 소스 및 드레인영역은 상기 폴리실리콘 스페이서에 포함된 상기 제2 도전형의 불순물이 확산되어 형성된 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 13 항에 있어서,상기 금속 컨택플러그는 상기 매립절연막에 연접하게 형성된 것을 특징으로 하는 반도체 소자.
- (a) 매립절연막을 포함하는 실리콘-온-인슐레이터(SOI) 구조의 반도체 기판 상부의 제1 도전형의 실리콘층 위에 서로 이격된 복수의 게이트 패턴들을 형성하는 단계;(b) 이웃하는 상기 게이트 패턴들 사이로 노출된 상기 제1 도전형의 실리콘층의 일부를 제거하여 상기 게이트 패턴들 아래에 각각 실리콘 바디부를 형성하는 단계;(c) 상기 실리콘 바디부의 적어도 일측벽에 제2 도전형의 도펀트를 포함하는 폴리실리콘 스페이서를 형성하는 단계;(d) 상기 폴리실리콘 스페이서에 포함된 상기 제2 도전형의 도펀트를 확산시켜 상기 폴리실리콘 스페이서에 연접하는 상기 실리콘 바디부의 양측 일부에 서로 이격된 소스 및 드레인 확산 영역을 형성하는 단계; 및(e) 상기 폴리실리콘 스페이서에 전기적으로 접속된 금속 컨택플러그를 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 (b) 단계에서, 상기 매립절연막의 표면이 노출될 때까지 상기 실리콘층의 일부를 제거함으로써 상기 실리콘 바디부 각각을 서로 격리시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 (c) 단계는,상기 반도체 기판 위에 제2 도전형의 도펀트가 포함된 폴리실리콘막을 형성하는 단계; 및상기 폴리실리콘막의 일부를 제거함으로써 상기 게이트 패턴 및 상기 실리콘 바디부의 측벽에만 선택적으로 상기 폴리실리콘 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 (c) 단계는,상기 반도체 기판 위에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막에 제2 도전형의 도펀트를 이온주입하는 단계; 및상기 폴리실리콘막의 일부를 제거함으로써 상기 게이트 패턴 및 상기 실리콘 바디부의 측벽에만 선택적으로 상기 폴리실리콘 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 (e) 단계는, 이웃하는 상기 실리콘 바디부에 각각 형성되어 서로 대향하는 2개의 폴리실리콘 스페이서들 사이의 공간에 도전성 물질을 매립하여 상기 금속 컨택플러그를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090056664A KR101074232B1 (ko) | 2009-06-24 | 2009-06-24 | 반도체 소자 및 그 제조 방법 |
| US12/772,282 US8349719B2 (en) | 2009-06-24 | 2010-05-03 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090056664A KR101074232B1 (ko) | 2009-06-24 | 2009-06-24 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100138233A KR20100138233A (ko) | 2010-12-31 |
| KR101074232B1 true KR101074232B1 (ko) | 2011-10-14 |
Family
ID=43511729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090056664A KR101074232B1 (ko) | 2009-06-24 | 2009-06-24 | 반도체 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8349719B2 (ko) |
| KR (1) | KR101074232B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9397008B1 (en) * | 2015-04-21 | 2016-07-19 | United Microelectronics Corp. | Semiconductor device and manufacturing method of conductive structure in semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363099B1 (ko) * | 2001-01-12 | 2002-12-05 | 삼성전자 주식회사 | 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021359A (en) * | 1988-06-21 | 1991-06-04 | Harris Corporation | Radiation hardened complementary transistor integrated circuits |
| KR101015435B1 (ko) | 2006-12-05 | 2011-02-22 | 주식회사 엘지화학 | 중합체 제조방법 |
| KR101168606B1 (ko) * | 2007-07-18 | 2012-07-30 | 삼성전자주식회사 | 반도체 장치의 배선 구조물 및 이의 형성 방법 |
| KR100944342B1 (ko) * | 2008-03-13 | 2010-03-02 | 주식회사 하이닉스반도체 | 플로팅 바디 트랜지스터를 갖는 반도체 소자 및 그 제조방법 |
-
2009
- 2009-06-24 KR KR1020090056664A patent/KR101074232B1/ko active IP Right Grant
-
2010
- 2010-05-03 US US12/772,282 patent/US8349719B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100363099B1 (ko) * | 2001-01-12 | 2002-12-05 | 삼성전자 주식회사 | 주변회로부의 소오스/드레인 영역에 컨택패드를 갖는반도체 장치의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100138233A (ko) | 2010-12-31 |
| US8349719B2 (en) | 2013-01-08 |
| US20100327357A1 (en) | 2010-12-30 |
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|
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