KR101164614B1 - 금속 단층막 형성 방법, 배선 형성 방법 및 전계 효과형 트랜지스터의 제조 방법 - Google Patents

금속 단층막 형성 방법, 배선 형성 방법 및 전계 효과형 트랜지스터의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 절연막 위에 밀착성 양호한 금속 단층막으로 이루어지는 소스/드레인 전극을 확실하게 형성할 수 있는 전계 효과형 트랜지스터의 제조 방법을 제공한다.
전계 효과형 트랜지스터의 제조 방법은, (A) 지지체(11) 위에 게이트 전극(12)을 형성하는 공정과, (B) 지지체(11) 및 게이트 전극(12) 위에 게이트 절연막(13)을 형성하는 공정과, (C) 게이트 절연막(13)의 표면에 실란 커플링 처리를 행하는 공정과, (D) 실란 커플링 처리된 게이트 절연막(13) 위에, 금속 단층막으로 이루어지는 소스/드레인 전극(14)을 형성하는 공정과, (E) 소스/드레인 전극(14) 사이의 게이트 절연막(13) 위에, 반도체 재료층으로 이루어지는 채널 형성 영역(15)을 형성하는 공정으로 이루어진다.

Description

금속 단층막 형성 방법, 배선 형성 방법 및 전계 효과형 트랜지스터의 제조 방법 {METHOD OF MAKING A SINGLE METAL LAYER, METHOD OF MAKING A WIRING, AND METHOD OF MAKING A FIELD EFFECT TRANSISTOR}
도 1의 (A)～(D)는, 실시예 1의 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한 지지체 등의 모식적인 일부 단면도.
도 2의 (A)～(C)는, 도 1의 (D)에 이어서 실시예 1의 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한 지지체 등의 모식적인 일부 단면도.
도 3은, 도 2의 (C)에 이어서 실시예 1의 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한 지지체 등의 모식적인 일부 단면도.
도 4의 (A)～(D)는, 실시예 2의 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한 지지체 등의 모식적인 일부 단면도.
도 5는, 도 4의 (D)에 이어서 실시예 2의 전계 효과형 트랜지스터의 제조 방법을 설명하기 위한 지지체 등의 모식적인 일부 단면도.
도 6은, 본 발명에 있어서의 사용에 적합한 반도체 재료층을 구성하는 도전성 고분자 재료의 구조식을 예시한 도면.
도 7은, 본 발명에 있어서의 사용에 적합한 반도체 재료층을 구성하는 도전성 고분자 재료의 구조식을 예시한 도면.
도 8은, 본 발명에 있어서의 사용에 적절한 반도체 재료층을 구성하는 도전성 고분자 재료의 구조식을 예시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 유리 기판 11, 111 : 절연층
12 : 게이트 전극 13 : 게이트 절연막
14 : 소스/드레인 전극 15 : 채널 형성 영역
20 : 층간 절연층 21 : 배선
31, 32, 131 : 레지스트층
본 발명은 금속 단층막 형성 방법, 배선 형성 방법 및 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
반도체 장치에 있어서, 금(Au)이나 백금(Pt) 등(이하, 금속층이라고 부르는 경우가 있다)으로 이루어지는 배선이나 전극을, 직접 SiO2로 이루어지는 절연막 위에 형성하는 것은, 절연막과 금속층 사이의 밀착력이 낮기 때문에 곤란하다. 따라서, 통상, 절연막과 금속층 사이에 티탄(Ti)이나 크롬(Cr)으로 이루어지는 밀착층을 형성하여, 금속층이 절연막으로부터 박리되는 것을 방지하고 있다.
그러나, 이와 같은 금속층과 밀착층의 다층 구조에 있어서는, 에칭 조건의 상위(相違)에 기인하여 금속층 및 밀착층의 패터닝의 제어성이 저하하는 경우가 있다. 또한, 밀착층을 형성하기 때문에 원재료비의 증가, 제조 프로세스의 증가와 같은 반도체 장치의 제조 코스트의 증가를 초래한다. 더욱이, 반도체 장치를 구성하는 채널 형성 영역이, 금(Au)으로 이루어지는 소스/드레인 전극 및 티탄 (Ti)으로 이루어지는 밀착층의 양자와 접촉해 있는 경우, 티탄(Ti)과 채널과의 사이의 전하의 이동에 기인하여, 트랜지스터 전체적으로서의 채널 이동도가 저하한다고 하는 현상이 인정되고 있다.
따라서, 본 발명의 목적은, 예를 들면 SiO2로 이루어지는 기체(基體) 위에 밀착성 양호한 금속 단층막을 확실히 형성할 수 있는 금속 단층막 형성 방법, 예를 들면 SiO2로 이루어지는 기체 위에 밀착성 양호한 배선을 확실히 형성할 수 있는 배선 형성 방법, 및 게이트 절연막이나 기재(基材) 위에 밀착성 양호한 금속 단층막으로 이루어지는 소스/드레인 전극을 확실히 형성할 수 있는 전계 효과형 트랜지스터의 제조 방법을 제공하는 것에 있다.
상기의 목적을 달성하기 위한 본 발명의 금속 단층막 형성 방법은, 기체의 표면에 금속 단층막을 형성하는 방법으로서, 금속 단층막을 형성하기 전에 기체의 표면에 실란 커플링 처리를 행하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 1 태양(態樣)에 관련된 배선 형성 방법은, 소위 리프트 오프(lift off)법에 관하고,
(A) 배선을 형성해야 할 부분이 제거된 레지스트층을 기체 위에 형성하는 공정과,
(B) 노출된 기체의 표면에 실란 커플링 처리를 행하는 공정과,
(C) 레지스트층 및 기체 위에 금속 단층막을 형성하는 공정과,
(D) 레지스트층을 제거하고, 그것으로 금속 단층막으로 이루어지는 배선을 기체 위에 남기는 공정으로 이루어지는 것을 특징으로 한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 제 2 태양에 관련된 배선 형성 방법은, 소위 에칭법에 관하고,
(A) 기체의 표면에 실란 커플링 처리를 행하는 공정과,
(B) 실란 커플링 처리된 기체의 표면에 금속 단층막을 형성하는 공정과,
(C) 에칭법에 의해 금속 단층막을 선택적으로 제거하는 것으로, 금속 단층막으로 이루어지는 배선을 기체 위에 형성하는 공정으로 이루어지는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 1 태양에 관련된 전계 효과형 트랜지스터의 제조 방법은,
(A) 지지체 위에 게이트 전극을 형성하는 공정과,
(B) 게이트 전극 위에 게이트 절연막을 형성하는 공정과,
(C) 게이트 절연막의 표면에 실란 커플링 처리를 행하는 공정과,
(D) 실란 커플링 처리된 게이트 절연막 위에, 금속 단층막으로 이루어지는 소스/드레인 전극을 형성하는 공정과,
(E) 소스/드레인 전극 사이의 게이트 절연막 위에, 반도체 재료층으로 이루어지는 채널 형성 영역을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제 2 태양에 관련된 전계 효과형 트랜지스터의 제조 방법은,
(A) 기재의 표면에 실란 커플링 처리를 행하는 공정과,
(B) 실란 커플링 처리된 기재의 표면에, 금속 단층막으로 이루어지는 소스/드레인 전극을 형성하는 공정과,
(C) 소스/드레인 전극 및 그 사이의 기재 위에 반도체 재료층을 형성하고, 그것으로 소스/드레인 전극의 사이에 반도체 재료층으로 이루어지는 채널 형성 영역을 얻는 공정과,
(D) 반도체 재료층 위에 게이트 절연막을 형성하는 공정과,
(E) 게이트 절연막 위에 게이트 전극을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
본 발명의 금속 단층막 형성 방법, 본 발명의 제 1 태양 혹은 제 2 태양에 관련된 배선 형성 방법에 있어서의 기체, 또한 본 발명의 제 2 태양에 관련된 전계 효과형 트랜지스터의 제조 방법에 있어서의 기재, 더욱이 본 발명의 제 1 태양에 관련된 전계 효과형 트랜지스터의 제조 방법에 있어서의 게이트 절연막은, 최(最)표면이 OH기로 종단되어 있으면 실란 커플링 처리가 가능하기 때문에, 최표면에 OH기를 가지고 있으면, 본질적으로 어떠한 재료로 구성되어 있어도 좋고, 하나의 예로서 SiO2계 재료를 들 수가 있다. 더욱이, 기체나 기재로서 그 외에 폴리메틸메타 크릴레이트(PMMA)나 폴리비닐페놀(PVP), 폴리비닐알콜(PVA), 폴리에틸렌, 폴리에틸렌으로 예시되는 유기계 절연 재료를 예시할 수가 있다. 또한, 금속 단층막을 구성하는 재료로서, 예를 들면 티올기(-SH)와 반응하는 금속, 구체적으로는, 금(Au), 백금(Pt), 은(Ag), 파라듐(Pd), 루비듐(Rb) 및 로듐(Rh)으로 이루어지는 군에서 선택된 1종류의 금속을 예시할 수가 있다.
여기서, SiO2계 재료로서 이산화실리콘(SiO2), BPSG, PSG, BSG, AsSG, PbSG, 산화질화실리콘(SiON), SOG(스핀 온 글래스), 저유전율을 가지는 SiO2계 재료{예를 들면, 폴리아릴에테르, 시클로퍼플루오로카본폴리머 및 벤조시클로부텐, 환상 불소 수지, 폴리테트라플루오르에틸렌, 불화아릴에테르, 불화폴리이미드, 비결정질 (amorphous) 카본, 유기 SOG}를 예시할 수가 있다.
SiO2계 재료로 구성된 기체나 기재, 혹은 게이트 절연막을 진공증착법이나 스퍼터링법으로 예시되는 물리적 기상(氣相)성장법(PVD법, Physical Vapor Deposition법); 각종 화학적 기상성장법(CVD법); 스핀 코트법; 스크린 인쇄법이나 잉크젯 인쇄법과 같은 인쇄법; 후술하는 각종 코팅법; 침지법(딥핑법); 캐스팅법; 스프레이법; 실리콘의 열 산화에 의한 SiO2의 형성 등의 공지의 프로세스에 의해 형성할 수가 있다.
혹은 또한, 게이트 절연막을 게이트 전극의 표면을 산화하는 것에 의해 형성할 수가 있다. 게이트 전극의 표면을 산화하는 방법으로서, 게이트 전극을 구성하는 재료에도 의존하지만, O2 플라즈마를 이용한 산화법, 양극 산화법을 예시할 수가 있다. 더욱이, 예를 들면 금(Au)으로 게이트 전극을 구성하는 경우, 일단을 머캅토기로 수식된 직쇄상 탄화수소와 같이, 게이트 전극과 화학적으로 결합을 형성할 수 있는 관능기를 가지는 절연성 분자에 의해, 침지법 등의 방법으로 자기(自己) 조직적으로 게이트 전극 표면을 피복하는 것으로, 게이트 전극의 표면에 게이트 절연막을 형성할 수도 있다.
실란 커플링제(劑)는, 일반적으로, X-Si(OR)3로 나타낼 수가 있다. 여기서, 「X」는 티올기(머캅토기), 아미노기, 비닐기, 에폭시기, 클로르기, 메타크릴기와 같은 관능기를 의미하고, 「OR」은 가수분해 가능한 기(예를 들면, 메톡시기, 에톡시기)를 의미한다. 실란 커플링제로서, 구체적으로는 3-머캅토프로필트리메톡시실란[(CH30)3SiC3H3SH]를 들 수가 있다.
실란 커플링 처리의 방법으로서, 기체나 기재 혹은 게이트 절연막을, 실란 커플링제의 증기에 폭로시키는 방법, 실란 커플링제 용액에 침지시키는 방법(딥핑법), 실란 커플링제 용액을 각종 코팅법으로 도포하는 방법, 각종 인쇄법, 실란 커플링제 용액을 스핀 코트하는 방법을 들 수가 있다. 여기서, 코팅법으로서, 에어닥터 코터법, 블레이드 코터법, 로드 코터법, 나이프 코터법, 스퀴즈 코터법, 리버스 코터법, 트랜스퍼 롤 코터법, 그라비아 코터법, 키스 코터법, 캐스트 코터법, 스프레이 코터법, 슬릿올리피스 코터법, 캘린더 코터법을 예시할 수가 있다.
게이트 전극의 구성 재료로서 금(Au), 백금(Pt), 은(Ag), 파라듐(Pd), 루비듐(Rb) 및 로듐(Rh)으로 이루어지는 군에서 선택된 1종류의 금속을 예시할 수가 있 다. 혹은 또한, 게이트 전극의 구성 재료로서, 더욱이 알루미늄(Al), 구리(Cu), 니켈(Ni), 크롬(Cr), 텅스텐(W), 탄탈(Ta), 티탄(Ti), 인듐(In), 주석(Sn) 등의 금속이나, 각종 합금 혹은 또한 이들 금속으로 이루어지는 도전성 입자, 혹은 이들 금속을 포함하는 합금의 도전성 입자를 예시할 수가 있고, 이들 원소를 포함하는 층의 적층 구조로 할 수도 있다. 더욱이, 폴리(3,4-에틸렌디옥시티오펜)/폴리스티렌술폰산[PEDOT/PSS]와 같은 각종 도전성 고분자(후술한다)를 예시할 수 있고, 고농도 도프(dope)된 실리콘을 예시할 수도 있다.
금속 단층막이나 소스/드레인 전극, 게이트 전극의 형성 방법으로서, 이들을 구성하는 재료에도 의존하지만, 진공증착법이나 스퍼터링법으로 예시되는 PVD법; MOCVD법을 포함하는 각종 CVD법; 스핀 코트법; 도전성 페이스트나 후술하는 각종 도전성 고분자의 용액을 이용한 스크린 인쇄법이나 잉크젯 인쇄법과 같은 인쇄법; 상술한 각종 코팅법; 리프트오프법; 쉐도우 마스크법; 전해 도금법이나 무전해 도금법 혹은 이들의 조합과 같은 도금법; 및 스프레이법 중의 어느 것, 혹은, 더욱이 필요에 따라 패터닝 기술과의 조합을 예시할 수가 있다. 또, PVD법으로서, (a) 전자빔가열법, 저항가열법, 플래시증착 등의 각종 진공증착법, (b) 플라즈마증착법, (C) 2극 스퍼터링법, 직류 스퍼터링법, 직류 마그네트론 스퍼터링법, 고주파 스퍼터링법, 마그네트론 스퍼터링법, 이온 빔 스퍼터링법, 바이어스 스퍼터링법 등의 각종 스퍼터링법, (D) DC(direct current)법, RF법, 다(多)음극법, 활성화 반응법, 전계 증착법, 고주파 이온플레이팅법, 반응성 이온 플레이팅법 등의 각종 이온 플레이팅법을 예시할 수가 있다.
반도체 재료층을 구성하는 재료로서, 2,3,6,7-디벤조안트라센(펜타센이라고도 불리운다); C9S9(벤조[1,2-c; 3,4-c′; 5,6-c″]트리스[1,2]디티올-1,4,7-트리티온); C24H14S6(알파세키시티오펜); 구리프탈로시아닌으로 대표되는 프탈로시아닌; 풀러렌(C60); 테트라티오테트라센(C18H8S4); 테트라세레노테트라센(C 18H8Se4); 테트라텔루르테트라센(C18H8Te4); 폴리(3,4-에틸렌디옥시티오펜)/폴리스티렌술폰산[PEDOT/ PSS]를 예시할 수가 있다. 또, 폴리(3,4-에틸렌디옥시티오펜)의 구조식(1), 폴리스티렌술폰산의 구조식(2)을 도 6에 도시한다.
혹은 또한, 반도체 재료층을 구성하는 재료로서, 예를 들면 이하에 예시하는 복소환식 공역계 도전성 고분자 및 함(含) 헤테로 원자 공역계 도전성 고분자를 이용할 수가 있다. 또, 구조식 중, 「R」, 「R′」는 알킬기(CnH2n+1)를 의미한다.
[복소환식 공역계 도전성 고분자]
폴리피롤[도 6의 구조식(3) 참조]
폴리푸란[도 6의 구조식(4) 참조]
폴리티오펜[도 6의 구조식(5) 참조]
폴리셀레노펜(polyselenophene)[도 6의 구조식(6) 참조]
폴리텔루로펜(polytellurophene)[도 6의 구조식(7) 참조]
폴리(3-알킬티오펜)[도 6의 구조식(8) 참조]
폴리(3-티오펜-β-에탄술폰산)[도 6의 구조식(9) 참조]
폴리(N-알킬피롤)[도 7의 구조식(10) 참조]
폴리(3-알킬피롤)[도 7의 구조식(11) 참조]
폴리(3,4-디알킬피롤)[도 7의 구조식(12) 참조]
폴리(2,2′-티에닐피롤)[도 7의 구조식(13) 참조]
[함 헤테로 원자 공역계 도전성 고분자]
폴리아닐린[도 7의 구조식(14) 참조]
폴리(디벤조티오펜술피드)[도 7의 구조식(15) 참조]
혹은 또한, 반도체 재료층을 구성하는 재료로서, 공역 결합을 가지는 유기 반도체 분자로서, 분자의 양단에 티올기(SH), 아미노기(-NH2), 이소시아노기(-NC), 티오아세톡실기(-SC0CH3) 또는 카로븍실기(-COOH)를 가지는 것을 예시할 수가 있고, 보다 구체적으로는, 유기 반도체 분자로서 이하의 재료를 예시할 수가 있다.
4,4′-비페닐디티올[도 8의 구조식(16) 참조]
4,4′-디이소시아노비페닐[도 8의 구조식(17) 참조]
4,4′-디이소시아노-p-테르페닐[도 8의 구조식(18) 참조]
2,5-비스(5′-티오아세톡실-2′-티오페닐)티오펜[도 8의 구조식(19) 참조]
더욱이, 반도체 재료층을 무기 반도체 재료로 구성할 수도 있고, 무기 반도체 재료로서, 구체적으로는 Si, Ge, Se 를 예시할 수가 있다.
반도체 재료층을 상술한 도전성 고분자 재료로 구성하는 경우, 반도체 재료층을 구성하는 재료에도 의존하지만, 반도체 재료층(채널 형성 영역)의 형성 방법으로서, 진공증착법이나 스퍼터링법으로 예시되는 PVD법; 각종 CVD법; 스핀 코트 법; 스크린 인쇄법이나 잉크젯 인쇄법과 같은 인쇄법; 상술한 각종 코팅법; 침지법 (딥핑법); 스탬프법; 리프트오프법; 쉐도우 마스크법; 및, 스프레이법 중의 어느 것인가를 들 수가 있다. 반도체 재료층을 상술한 무기 반도체 재료로 구성하는 경우, 반도체 재료층(채널 형성 영역)의 형성 방법으로서 각종 CVD법이나 PVD법을 들 수가 있다.
본 발명의 제 1 태양에 관련된 전계 효과형 트랜지스터의 제조 방법에 의해 제조되는 전계 효과형 트랜지스터는 지지체 위에 형성되지만, 지지체로서 각종 유리 기판이나, 표면에 절연층이 형성된 각종 유리 기판, 석영 기판, 표면에 절연층이 형성된 석영 기판, 표면에 절연층이 형성된 실리콘 기판을 들 수가 있다. 더욱이, 지지체로서 폴리에에테르술폰(PES)이나 폴리이미드, 폴리카보네이트, 폴리에틸렌테레프탈레이트(PET)로 예시되는 고분자 재료로 구성된 플라스틱ㆍ필름이나 플라스틱ㆍ시트, 플라스틱 기판을 들 수가 있고, 이와 같은 가요성(可撓性)을 가지는 고분자 재료로 구성된 지지체를 사용하면, 예를 들면 곡면 형상을 가지는 디스플레이 장치나 전자기기에의 전계 효과형 트랜지스터의 편입화 혹은 일체화가 가능하게 된다. 또한, 전계 효과형 트랜지스터를 수지로 봉지(封止)해도 좋다. 본 발명의 제 2 태양에 관련된 전계 효과형 트랜지스터의 제조 방법에 의해 제조되는 전계 효과형 트랜지스터에 있어서도, 기재는 지지체에 의해 지지되어 있는 것이 바람직하고, 관련된 지지체로서 상술한 재료를 예시할 수가 있다.
(실시예)
이하, 도면을 참조하여 실시예에 의거하여 본 발명을 설명하지만, 종래의 전 계 효과형 트랜지스터의 구성이나 배선의 구성을 아무런 변경 없이, 제조 공정을 약간 추가하는 것으로, 밀착성이 뛰어난 소스/드레인 전극이나 배선 등을 얻을 수가 있다.
실시예 1
실시예 1은 본 발명의 제 1 태양에 관련된 전계 효과형 트랜지스터의 제조 방법, 본 발명의 제 1 태양 및 제 2 태양에 관련된 배선 형성 방법, 및 본 발명의 금속 단층막 형성 방법에 관한 것이다. 게이트 전극이 늘어나는 방향에 대해 직각인 가상 수직면에서 실시예 1의 전계 효과형 트랜지스터의 제조 방법에 의해 얻어진 전계 효과형 트랜지스터(보다 구체적으로는, 박막 트랜지스터, TFT)를 절단했을 때의 모식적인 일부 단면도를 도 3에 도시한다.
실시예 1에 있어서의 전계 효과형 트랜지스터는, 구체적으로는 소위 보텀 게이트형이고, 또한 보텀 컨택트형의 TFT이며,
(A) 지지체 위에 형성된 게이트 전극(12),
(B) 게이트 전극(12) 위에 형성된 게이트 절연막(13),
(C) 게이트 절연막(13) 위에 형성된 소스/드레인 전극(14), 및
(D) 소스/드레인 전극(14)의 사이이고, 게이트 절연막(13) 위에 형성된 반도체 재료층으로 이루어지는 채널 형성 영역(15)
을 구비하고 있다.
더욱이, 전면(全面)에 SiO2로 이루어지는 층간 절연층(20)이 형성되어 있고, 층간 절연층(20) 위에는 배선(21)이 형성되어 있다. 또한, 게이트 전극(12)으로부 터 연재된 워드 선 및 소스/드레인 전극(14)의 상방의 층간 절연층(20)의 부분에는 개구부가 형성되고, 이들 개구부 내에도 배선(21)이 연재되어, 워드 선 및 소스/드레인 전극(14)에 접속되어 있다.
여기서, 도 3에 도시한 TFT를 본 발명의 제 1 태양에 관련된 전계 효과형 트랜지스터의 제조 방법으로 제조할 뿐만 아니라, 워드 선으로서도 기능하는 게이트 전극(12)을 배선으로 간주하여, 게이트 전극(12)(배선)을 본 발명의 제 1 태양에 관련된 배선 형성 방법에 의해 형성하고, 층간 절연층(20) 위의 배선(21)을 본 발명의 제 2 태양에 관련된 배선 형성 방법에 의해 형성한다
실시예 1에 있어서는, 채널 형성 영역(15)을 구성하는 반도체 재료층으로서 펜타센을 사용하였다. 또한, 지지체를, 표면에 SiO2로 이루어지는 절연층(11)이 스퍼터링법으로 형성된 유리 기판(10)으로 구성하였다. 더욱이, 게이트 전극(12), 소스/드레인 전극(14), 및 배선(21)을 금(Au)으로 이루어지는 금속 단층막으로 구성하고, 게이트 절연막(13)을 SiO2로 구성하였다. 또한, 층간 절연층(20)을 SiO2로 구성하였다. 즉, 절연층(11)이 본 발명의 제 1 태양에 관련된 배선 형성 방법에 있어서의 기체에 상당하고, 층간 절연층(20)이 본 발명의 제 2 태양에 관련된 배선 형성 방법에 있어서의 기체에 상당하며, 절연층(11), 게이트 절연막(13) 혹은 층간 절연층(20)이 본 발명의 금속 단층막 형성 방법에 있어서의 기체에 상당한다.
이하, 지지체 등의 모식적인 일부 단면도인 도 1의 (A)～(D), 도 2의 (A)～(C), 및 도 3을 참조하여, 실시예 1의 전계 효과형 트랜지스터의 제조 방법의 개요를 설명한다.
[공정-100]
먼저, 지지체 위에 게이트 전극(12)을 형성한다. 구체적으로는, 유리 기판(10)의 표면에 형성된 SiO2로 이루어지는 절연층(11)(기체) 위에, 배선{게이트 전극(12)}을 형성해야 할 부분이 제거된 레지스트층(31)을, 리소그래피 기술에 의거하여 형성한다{도 1의 (A) 참조). 또, 레지스트층(31)의 형성 후, 레지스트층의 잔사(殘渣)를 제거하기 위해, 산소 플라즈마에 의한 애싱(ashing) 처리를 행하는 것이 바람직하다.
그리고, 3-머캅토프로필트리메톡시실란[(CH30)3SiC3H3SH] 용액(용매: 에탄올)의 증기에 폭로시키고 건조시키는 것으로, 노출된 기체{절연층(11)}의 표면에 실란 커플링 처리를 행할 수가 있다.
이어서, 레지스트층(31) 및 기체{절연층(11)} 위에 진공증착법으로 금(Au)으로 이루어지는 금속 단층막을 형성하는 것으로, 도 1의 (B)에 도시하는 바와 같이, 금(Au)으로 이루어지는 금속 단층막으로 구성된 게이트 전극(12)을 얻을 수가 있다. 그 후, 리프트오프법에 의해 레지스트층(31)을 제거하고, 그것으로 금속 단층막으로 이루어지는 배선{게이트 전극(12)}을 기체{절연층(11)} 위에 남긴다. 이렇게 해서, 배선에 상당하는 게이트 전극(12)을 기체{절연층(11)} 위에 형성할 수가 있다{도 1의 (C) 참조).
이상의 [공정-100]의 실행에 의해, 본 발명의 금속 단층막 형성 방법, 및 본 발명의 제 1 태양에 관련된 배선 형성 방법이 실시된 것으로 된다.
이어서, 게이트 전극(12) 위를 포함하는 지지체{보다 구체적으로는 절연층(11)} 위에 게이트 절연막(13)을 형성한다. 구체적으로는, SiO2로 이루어지는 게이트 절연막(13)을, 스퍼터링법에 의거하여 게이트 전극(12) 및 절연층(11) 위에 형성한다. 게이트 절연막(13)의 성막을 행할 때, 게이트 전극(12)의 일부를 하드 마스크로 덮는 것에 의해, 게이트 전극(12)의 취출부(도시하지 않음)를 포토리소그래피ㆍ프로세스(photolithographyㆍprocess) 없이 형성할 수가 있다.
[공정-120]
이어서, 게이트 절연막(13)의 표면에 실란 커플링 처리를 행한 후, 실란커플링 처리된 게이트 절연막(13) 위에, 금(Au)으로 이루어지는 금속 단층막으로 구성된 소스/드레인 전극(14)을 형성한다.
구체적으로는, 게이트 절연막(13) 위에 소스/드레인 전극(14)을 형성해야 할 부분이 제거된 레지스트층(32)을 리소그래피 기술에 의거하여 형성한다{도 1의 (D) 참조). 또, 레지스트층(32)의 형성 후, 레지스트층의 잔사를 제거하기 위해, 산소 플라즈마에 의한 애싱 처리를 행하는 것이 바람직하다. 그리고, [공정-100]과 마찬가지로 해서, 노출된 게이트 절연막(13)의 표면에 실란 커플링 처리를 행한다. 이어서, 레지스트층(32) 및 게이트 절연막(13) 위에, 진공증착법으로 금(Au)으로 이루어지는 금속 단층막을 형성하는 것으로, 도 2의 (A)에 도시하는 바와 같이, 금 (Au)으로 이루어지는 금속 단층막으로 구성된 소스/드레인 전극(14)을 얻을 수가 있다. 그 후, 리프트오프법에 의해 레지스트층(32)을 제거하고, 그것으로 금속 단 층막으로 이루어지는 소스/드레인 전극(14)을 게이트 절연막(13) 위에 남긴다. 이렇게 해서, 소스/드레인 전극(14)을 게이트 절연막(13) 위에 형성할 수가 있다{도 2의 (B) 참조).
[공정-130]
이어서, 소스/드레인 전극(14) 사이의 게이트 절연막(13) 위에, 반도체 재료층으로 이루어지는 채널 형성 영역(15)을 형성한다{도 2의 (C) 참조). 구체적으로는, 펜타센으로 이루어지는 유기 반도체 재료층을 진공증착법에 의거하여 소스/드레인 전극(14) 및 게이트 절연막(13) 위에 형성한다. 유기 반도체 재료층의 성막을 행할 때, 게이트 절연막(13) 및 소스/드레인 전극(14)의 일부를 하드 마스크로 덮는 것에 의해, 포토리소그래피ㆍ프로세스 없이 채널 형성 영역(15)을 형성할 수가 있다.
이상의 [공정-100]～[공정-140]의 실행에 의해, 본 발명의 제 1 태양에 관련된 전계 효과형 트랜지스터의 제조 방법, 및 본 발명의 금속 단층막 형성 방법이 실시된 것으로 된다.
[공정-140]
이어서, 전면에 SiO2로 이루어지는 층간 절연층(20)을 형성한 후, 게이트 전극(12)으로부터 연재된 워드 선 및 소스/드레인 전극(14)의 상방의 층간 절연층 (20)의 부분에 개구부를 형성한다.
그리고, 층간 절연층(20)(기체에 상당한다)의 표면에, 실시예 1의 [공정-100]과 마찬가지로 해서, 실란 커플링 처리를 행한다.
이어서, 실란 커플링 처리된 기체{층간 절연층(20)}의 표면에 금속 단층막을 형성한다. 구체적으로는, 이들 개구부 내를 포함하는 층간 절연층(20) 위에, 금(Au)으로 이루어지는 금속 단층막을 진공증착법으로 형성하고, 이 금속 단층막을 에칭법으로 선택적으로 제거하는 것으로(즉, 패터닝하는 것으로), 기체인 층간 절연층(20) 위에, 게이트 전극(12)으로부터 연재된 워드 선에 접속된 배선(도시하지 않음), 및 소스/드레인 전극(14)에 접속된 배선(21)을 형성할 수가 있다(도 3). 이렇게 해서, 실시예 1의 TFT를 얻을 수가 있다.
이 [공정-140]의 실행에 의해, 본 발명의 제 2 태양에 관련된 배선 형성 방법, 및 본 발명의 금속 단층막 형성 방법이 실시된 것으로 된다.
이렇게 해서 얻어진 TFT의 채널 이동도를 측정한 바 2.0×10-1㎠/(Vㆍ초)라는 결과가 얻어졌다. 한편, [공정-120] 대신에, 티탄(Ti)층을 밀착층으로서 형성하고, 이어서 금(Au)으로 이루어지는 소스/드레인 전극을 형성한 TFT를 비교예로서 제조하여 채널 이동도를 측정한 바 7.1×10-3㎠/(Vㆍ초)라는 결과 밖에 얻어지지 않았다. 즉, 본 발명의 방법으로 제조된 TFT는, 종래의 방법으로 제조된 비교예의 TFT와 비교하여, 채널 이동도가 2자리수 향상되어 있음이 판명되었다. 또한, 소스/드레인 전극(14)이나 게이트 전극(12), 배선(21)의 박리와 같은 현상은 전혀 인정되지 않았다.
실시예 2
실시예 2는, 본 발명의 제 2 태양에 관련된 전계 효과형 트랜지스터의 제조 방법, 본 발명의 제 1 태양 및 제 2 태양에 관련된 배선 형성 방법, 및 본 발명의 금속 단층막 형성 방법에 관한 것이다. 게이트 전극이 늘어나는 방향에 대해 직각인 가상 수직면에서 실시예 2의 전계 효과형 트랜지스터의 제조 방법에 따라 얻어진 전계 효과형 트랜지스터(보다 구체적으로는 TFT)를 절단했을 때의 모식적인 일부 단면도를 도 5에 도시한다.
실시예 2에 있어서의 전계 효과형 트랜지스터는 소위 보텀 게이트형이고, 또한 탑 콘택트(top contact)형의 TFT이며,
(A) 기재 위에 형성된 소스/드레인 전극(14),
(B) 소스/드레인 전극(14)의 사이이고, 기재{보다 구체적으로는 절연층 (111)} 위에 형성된, 반도체 재료층으로 이루어지는 채널 형성 영역(15),
(C) 반도체 재료층 위에 형성된 게이트 절연막(13), 및
(D) 게이트 절연막(13) 위에 형성된 게이트 전극(12)
을 구비하고 있다.
더욱이, 전면에 SiO2로 이루어지는 층간 절연층(20)이 형성되어 있고, 층간 절연층(20) 위에는 배선(21)이 형성되어 있다. 또한, 게이트 전극(12)으로부터 연재되는 워드 선 및 소스/드레인 전극(14) 상방의 층간 절연층(20)의 부분에는 개구부가 형성되고, 이들 개구부 내에도 배선(21)이 연재되어, 워드 선 및 소스/드레인 전극(14)에 접속되어 있다.
여기서, 도 5에 도시한 TFT를 본 발명의 제 2 태양에 관련된 전계 효과형 트랜지스터의 제조 방법으로 제조할 뿐만 아니라, 워드 선으로서도 기능하는 게이트 전극(12)을 배선으로 간주하고, 게이트 전극(12)(배선)을 본 발명의 제 1 태양에 관련된 배선 형성 방법에 의해 형성하여, 층간 절연층(20) 상의 배선(21)을 본 발명의 제 2 태양에 관련된 배선 형성 방법에 의해 형성한다.
실시예 2에 있어서도, 채널 형성 영역(15)을 구성하는 반도체 재료층으로서, 실시예 1과 동일한 반도체 재료층을 사용하였다. 또한, 기재를 SiO2로 이루어지는 절연층(111)으로 하였다. 또, 절연층(111)은 지지체인 유리 기판(10)의 표면에 스퍼터링법으로 형성되어 있다. 더욱이, 게이트 전극(12), 소스/드레인 전극(14), 및 배선(21)을 금(Au)으로 이루어지는 금속 단층막으로 구성하고, 게이트 절연막(13)을 SiO2로 구성하였다. 또한, 층간 절연층(20)을 SiO2로 구성하였다. 즉, 게이트 절연막(13)이 본 발명의 제 1 태양에 관련된 배선 형성 방법에 있어서의 기체에 상당하고, 층간 절연층(20)이 본 발명의 제 2 태양에 관련된 배선 형성 방법에 있어서의 기체에 상당하며, 절연층(111), 게이트 절연막(13) 혹은 층간 절연층(20)이 본 발명의 금속 단층막 형성 방법에 있어서의 기체에 상당한다.
이하, 지지체 등의 모식적인 일부 단면도인 도 4의 (A)～(D), 및 도 5를 참조하여 실시예 2의 전계 효과형 트랜지스터의 제조 방법의 개요를 설명한다.
[공정-200]
먼저, 기재의 표면에 실란 커플링 처리를 행한 후, 실란 커플링 처리된 기재의 표면에 금속 단층막으로 이루어지는 소스/드레인 전극을 형성한다. 구체적으로는, 실시예 1의 [공정-120]과 마찬가지로 하여, 기재인 SiO2로 이루어지는 절연층 (111) 위에, 소스/드레인 전극(14)을 형성해야 할 부분이 제거된 레지스트층(131)을 리소그래피 기술에 의거하여 형성한다{도 4의 (A) 참조). 또, 레지스트층(131)의 형성 후, 레지스트층의 잔사를 제거하기 위해, 산소 플라즈마에 의한 애싱 처리를 행하는 것이 바람직하다. 그리고, 실시예 1의 [공정-100]와 마찬가지로 하여, 노출된 절연층(111)의 표면에 실란 커플링 처리를 행한다. 이어서, 레지스트층 (131) 및 기재{절연층(111)} 위에, 진공증착법으로 금(Au)으로 이루어지는 금속 단층막을 형성하는 것으로, 도 4의 (B)에 도시하는 바와 같이 금(Au)으로 이루어지는 금속 단층막으로 구성된 소스/드레인 전극(14)을 얻을 수 있다. 그 후, 리프트오프법에 의해 레지스트층(131)을 제거하고, 그것으로 금속 단층막으로 이루어지는 소스/드레인 전극(14)을 기재{절연층(111)} 위에 남긴다. 이렇게 해서, 소스/드레인 전극(14)을 기재{절연층(111)} 위에 형성할 수가 있다{도 4의 (C) 참조}.
[공정-210]
이어서, 소스/드레인 전극(14) 및 그 사이의 기재{절연층(111)} 위에 반도체 재료층을 형성하고, 그것으로 소스/드레인 전극(14) 사이의 기재{절연층(111)} 위에 반도체 재료층으로 이루어지는 채널 형성 영역(15)을 얻는다. 구체적으로는, 실시예 1의 [공정-130]과 마찬가지로 하여, 실시예 1에서 사용한 것과 동일한 유기 반도체 재료층을 진공증착법에 의거하여 소스/드레인 전극(14) 및 절연층(11) 위에 형성한다.
[공정-220]
그 후, 반도체 재료층 위에 게이트 절연막(13)을 형성한다. 구체적으로는, 실시예 1의 [공정-110]과 마찬가지로 하여, SiO2로 이루어지는 게이트 절연막(13)을 스퍼터링법에 의거하여 전면에 성막한다.
[공정-230]
이어서, 게이트 절연막(13) 위에 게이트 전극(12)을 형성한다. 구체적으로는, 실시예 1의 [공정-100]과 마찬가지로 하여, 게이트 절연막(13)(기체에 상당한다) 위에, 게이트 전극(12)(배선에 상당한다)을 형성해야 할 부분이 제거된 레지스트층(도시하지 않음)을 리소그래피 기술에 의거하여 형성한다. 또, 레지스트층의 형성 후, 레지스트층의 잔사를 제거하기 위해, 산소 플라즈마에 의한 애싱 처리를 행하는 것이 바람직하다.
그리고, 실시예 1의 [공정-100]과 마찬가지로 하여, 노출된 기체{게이트 절연막(13)}의 표면에 실란 커플링 처리를 행한다.
이어서, 레지스트층 및 기체{게이트 절연막(13)} 위에, 진공증착법으로 금 (Au)으로 이루어지는 금속 단층막을 형성하는 것으로, 금(Au)으로 이루어지는 금속 단층막으로 구성된 게이트 전극(12)을 얻을 수가 있다. 그 후, 리프트오프법에 의해 레지스트층을 제거하고, 그것으로 금속 단층막으로 이루어지는 배선{게이트 전극(12)}을 기체{게이트 절연막(13)} 위에 남긴다. 이렇게 해서, 배선에 상당하는 게이트 전극(12)을 기체인 게이트 절연막(13) 위에 형성할 수가 있다{도 4의 (D) 참조).
이상의 [공정-200]～[공정-230]의 실행에 의해, 본 발명의 제 2 태양에 관련된 전계 효과형 트랜지스터의 제조 방법, 및 본 발명의 금속 단층막 형성 방법이 실시된 것으로 된다. 또한, [공정-230]의 실행에 의해, 본 발명의 제 1 태양에 관련된 배선 형성 방법, 및 본 발명의 금속 단층막 형성 방법이 실시된 것으로 된다.
[공정-240]
이어서, 실시예 1의 [공정-140]과 마찬가지로 하고, 전면에 SiO2로 이루어지는 층간 절연층(20)을 형성한 후, 게이트 전극(12)으로부터 연재된 워드 선 및 소스/드레인 전극(14)의 상방의 층간 절연층(20)의 부분에 개구부를 형성한다. 그리고, 층간 절연층(20)(기체에 상당한다)의 표면에, 실시예 1의 [공정-100]과 마찬가지로 하여, 실란 커플링 처리를 행한다. 이어서, 실란 커플링 처리된 기체의 표면에 금속 단층막을 형성한다. 구체적으로는, 이들 개구부 내를 포함하는 층간 절연층(20) 위에, 금(Au)으로 이루어지는 금속 단층막을 진공증착법으로 형성하고, 이 금속 단층막을 에칭법으로 선택적으로 제거하는 것으로(즉, 패터닝 하는 것으로), 기체인 층간 절연층(20) 위에, 게이트 전극(12)으로부터 연재된 워드 선에 접속된 배선(도시하지 않음), 및 소스/드레인 전극(14)에 접속된 배선(21)을 형성할 수가 있다(도 5). 이렇게 해서, 실시예 2의 TFT 를 얻을 수가 있다. 얻어진 TFT에 있어서, 소스/드레인 전극(14)이나 게이트 전극(12), 배선(21)의 박리와 같은 현상은, 전혀 인정되지 않았다.
이 [공정-240]의 실행에 의해, 본 발명의 제 2 태양에 관련된 배선 형성 방법, 및 본 발명의 금속 단층막 형성 방법이 실시된 것으로 된다.
이상, 본 발명을 바람직한 실시예에 의거하여 설명하였지만, 본 발명은 이들 실시예에 한정되는 것은 아니다. 전계 효과형 트랜지스터의 구조, 제조 조건은 예 시이며, 적절히 변경할 수가 있다. 실시예 1 및 실시예 2에 있어서는, 게이트 전극(배선)을 본 발명의 제 2 태양에 관련된 배선 형성 방법에 의해 형성해도 좋고, 층간 절연층(20) 위의 배선(21)을 본 발명의 제 1 태양에 관련된 배선 형성 방법에 의해 형성해도 좋다. 본 발명의 배선 형성 방법에 의해 얻어지는 배선의 구조도 실시예에서 설명한 배선의 구조에 한정되지 않는다. 또한, 본 발명에 의해 얻어진 전계 효과형 트랜지스터(TFT)를, 디스플레이 장치나 각종 전자기기에 적용, 사용할 경우, 지지체나 지지 부재에 다수의 TFT를 집적한 모노리식(monolithic) 집적회로로 해도 좋고, 각 TFT를 절단하고 개별화하여, 디스크리트(discrete) 부품으로서 사용해도 좋다.
본 발명에 의하면, 기체나 기재, 게이트 절연막의 표면을 실란 커플링 처리하는 것으로, 기체나 기재, 게이트 절연막의 최표면을 예를 들면 티올기 라는 관능기로 종단시킨다. 이어서, 기체나 기재, 게이트 절연막 위에 금속 단층막을 성막하면, 관련된 관능기가 기체나 기재, 게이트 절연막과 금속 단층막 사이의 밀착성을 높이는 접착제로서의 기능을 완수한다. 그리고, 금속 단층막을 기체나 기재, 게이트 절연막 위에 형성할 수가 있기 때문에, 에칭 제어성의 향상, 원 재료비의 삭감, 전계 효과형 트랜지스터 등의 제조 프로세스의 간소화, 제조 코스트의 삭감을 달성할 수가 있다. 또한, 전계 효과형 트랜지스터의 소스/드레이 전극을 금속 단층막으로 구성하는 것에 의해, 밀착층과 채널 사이의 전하의 이동이 없어져, 금속 단층막으로 이루어지는 소스/드레인 전극과 채널 사이의 전하의 이동이 순조롭게 행해져 서 채널 이동도의 향상이라는 전계 효과형 트랜지스터의 특성 향상을 달성할 수가 있다.

Claims (9)

  1. 기체(基體)의 표면에 금속 단층막을 형성하는 방법으로서,
    금속 단층막을 형성하기 전에, 기체의 표면에 실란 커플링 처리를 행하고,
    상기 금속 단층막은 티올기(-SH)와 반응하는 금속재료로 형성되며,
    실란 커플링제는 X-Si(OR)3이고, 여기서 X는 티올기이고, OR은 가수분해 가능한 관능기이며,
    상기 실란 커플링제에 의해 상기 기체의 표면이 티올기로 종단되는 것을 특징으로 하는 금속 단층막 형성 방법.
  2. 제 1항에 있어서,
    기체를 구성하는 재료는 SiO2계 재료이며,
    금속 단층막을 구성하는 재료는 금, 백금, 은, 파라듐, 루비듐 및 로듐으로 이루어지는 군에서 선택된 1종류의 금속인 것을 특징으로 하는 금속 단층막 형성 방법.
  3. (A) 배선을 형성해야 할 부분이 제거된 레지스트층을 기체 위에 형성하는 공정과,
    (B) 노출된 기체의 표면에 실란 커플링 처리를 행하는 공정과,
    (C) 레지스트층 및 기체 위에 티올기(-SH)와 반응하는 금속 재료로 형성된 금속 단층막을 형성하는 공정과,
    (D) 레지스트층을 제거하고, 그것으로 티올기(-SH)와 반응하는 금속 재료로 형성된 금속 단층막으로 이루어지는 배선을 기체 위에 남기는 공정으로 이루어지고,
    상기 실란 커플링 처리 공정을 위한 실란 커플링제는 X-Si(OR)3이고, 여기서 X는 티올기이고, OR은 가수분해 가능한 관능기이며,
    상기 실란 커플링제에 의해 상기 기체의 표면이 티올기로 종단되는 것을 특징으로 하는 배선 형성 방법.
  4. (A) 기체의 표면에 실란 커플링 처리를 행하는 공정과,
    (B) 실란 커플링 처리된 기체의 표면에 티올기(-SH)와 반응하는 금속 재료로 형성된 금속 단층막을 형성하는 공정과,
    (C) 에칭법에 의해 티올기(-SH)와 반응하는 금속 재료로 형성된 금속 단층막을 선택적으로 제거하는 것으로, 티올기(-SH)와 반응하는 금속 재료로 형성된 금속 단층막으로 이루어지는 배선을 기체 위에 형성하는 공정으로 이루어지고,
    상기 실란 커플링 처리 공정을 위한 실란 커플링제는 X-Si(OR)3이고, 여기서 X는 티올기이고, OR은 가수분해 가능한 관능기이며,
    상기 실란 커플링제에 의해 상기 기체의 표면이 티올기로 종단되는 것을 특징으로 하는 배선 형성 방법.
  5. 제 3항 또는 제 4항에 있어서,
    기체를 구성하는 재료는 SiO2계 재료이며,
    금속 단층막을 구성하는 재료는 금, 백금, 은, 파라듐, 루비듐 및 로듐으로 이루어지는 군에서 선택된 1종류의 금속인 것을 특징으로 하는 배선 형성 방법.
  6. (A) 지지체 위에 게이트 전극을 형성하는 공정과,
    (B) 게이트 전극 위에 게이트 절연막을 형성하는 공정과,
    (C) 게이트 절연막의 표면에 실란 커플링 처리를 행하는 공정과,
    (D) 실란 커플링 처리된 게이트 절연막 위에, 티올기(-SH)와 반응하는 금속 재료로 형성된 금속 단층막으로 이루어지는 소스/드레인 전극을 형성하는 공정과,
    (E) 소스/드레인 전극 사이의 게이트 절연막 위에, 반도체 재료층으로 이루어지는 채널 형성 영역을 형성하는 공정으로 이루어지고,
    상기 실란 커플링 처리 공정을 위한 실란 커플링제는 X-Si(OR)3이고, 여기서 X는 티올기이고, OR은 가수분해 가능한 관능기이며,
    상기 실란 커플링제에 의해 상기 게이트 절연막의 표면이 티올기로 종단되는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  7. 제 6항에 있어서,
    게이트 절연막을 구성하는 재료는 SiO2계 재료이며,
    금속 단층막을 구성하는 재료는 금, 백금, 은, 파라듐, 루비듐 및 로듐으로 이루어지는 군에서 선택된 1종류의 금속인 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  8. (A) 기재(基材)의 표면에 실란 커플링 처리를 행하는 공정과,
    (B) 실란 커플링 처리된 기재의 표면에, 티올기(-SH)와 반응하는 금속 재료로 형성된 금속 단층막으로 이루어지는 소스/드레인 전극을 형성하는 공정과,
    (C) 소스/드레인 전극 및 그 사이의 기재 위에 반도체 재료층을 형성하고, 그것으로 소스/드레인 전극 사이에 반도체 재료층으로 이루어지는 채널 형성 영역을 얻는 공정과,
    (D) 반도체 재료층 위에 게이트 절연막을 형성하는 공정과,
    (E) 게이트 절연막 위에 게이트 전극을 형성하는 공정으로 이루어지고,
    상기 실란 커플링 처리 공정을 위한 실란 커플링제는 X-Si(OR)3이고, 여기서 X는 티올기이고, OR은 가수분해 가능한 관능기이며,
    상기 실란 커플링제에 의해 상기 기재의 표면이 티올기로 종단되는 것을 특징으로 하는 전계 효과형 트랜지스터의 제조 방법.
  9. 제 8항에 있어서,
    기재를 구성하는 재료는 SiO2계 재료이며,
    금속 단층막을 구성하는 재료는 금, 백금, 은, 파라듐, 루비듐 및 로듐으로 이루어지는 군에서 선택된 1종류의 금속인 것을 특징으로 하는 전계 효과형 트랜지 스터의 제조 방법.
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