KR101162837B1 - 다층막의 형성방법 및 표시패널의 제조방법 - Google Patents
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Abstract
기판 위에 제 1 도전층을 성막하는 공정과,
상기 제 1 도전층 위에 제 1 절연층을 성막하는 공정과,
상기 제 1 절연층 위에 제 2 도전층을 성막하고, 상기 성막한 제 2 도전층을 패터닝하는 공정과,
패터닝된 상기 제 2 도전층을 덮도록 상기 기판 위에 제 2 절연층을 성막하는 공정과,
상기 제 2 절연층 위에 해당 제 2 절연층보다도 에칭 속도가 빠른 제 3 절연층을 성막하는 공정과,
상기 제 1 절연층, 상기 제 2 절연층 및 상기 제 3 절연층에 대해서 상기 제 1 도전층의 적어도 일부를 노출시키는 콘택트홀을 일괄 형성하는 공정을 갖는 것을 특징으로 하는 다층막의 형성방법.
상기 제 1 도전층 위에 제 1 절연층을 성막하는 공정과,
상기 제 1 절연층 위에 제 2 도전층을 성막하고, 상기 성막한 제 2 도전층을 패터닝하는 공정과,
패터닝된 상기 제 2 도전층을 덮도록 상기 기판 위에 제 2 절연층을 성막하는 공정과,
상기 제 2 절연층 위에 해당 제 2 절연층보다도 에칭 속도가 빠른 제 3 절연층을 성막하는 공정과,
상기 제 1 절연층, 상기 제 2 절연층 및 상기 제 3 절연층에 대해서 상기 제 1 도전층의 적어도 일부를 노출시키는 콘택트홀을 일괄 형성하는 공정을 갖는 것을 특징으로 하는 다층막의 형성방법.
Description
본 발명은 다층막의 형성방법 및 표시패널의 제조방법에 관한 것이다.
근래, 스위칭소자로서 박막 트랜지스터(TFT)를 이용한 액티브 매트릭스형의 액정표시패널이 개발되고 있다.
액티브 매트릭스형의 액정표시패널은 표시영역에 복수의 표시화소가 매트릭스 형상으로 배열되어 있다. 즉, 서로 대향하도록 배치된 2장의 기판 중의 한쪽에 복수의 화소전극이 매트릭스 형상으로 배열되어 있다. 그리고, 복수의 화소전극의 각각은, 각각에 대응한 박막 트랜지스터에 있어서의 소스ㆍ드레인전극 중의 한쪽에 접속되어 있다. 또, 박막 트랜지스터에 있어서의 소스ㆍ드레인전극 중의 다른 쪽은 열방향을 따라서 연신하는 신호선에 접속되어 있다. 또한, 박막 트랜지스터에 있어서의 게이트전극은 열방향을 따라서 연신하는 주사선에 접속되어 있다.
여기에서, 신호선과 주사선은, 신호선과 주사선의 사이에 제 1 절연층을 통한 서로 다른 층의 도전막으로서 형성되어 있다. 즉, 신호선과 주사선을 서로 다른 층의 도전막으로서 형성함으로써, 신호선과 주사선이 교차하는 영역에서 이들이 단락하는 일 없이, 신호선에 대해서 주사선이 직교하는 방향으로 연신 가능하게 형성되어 있다.
또, 박막 트랜지스터는 역스태거형과 코플래너형(coplanar type)이 알려져 있다. 예를 들면, 역스태거형의 박막 트랜지스터는 게이트전극이 반도체박막보다도 기판 측에 배치되는 제 1 도전층으로서 형성되는 동시에, 소스ㆍ드레인전극이 반도체박막보다도 액정층 측에 배치되는 제 2 도전층으로서 형성된다. 이로 인해, 박막 트랜지스터에 역스태거형을 이용할 경우에는, 게이트전극에 접속되는 주사선을 게이트전극과 같은 제 1 도전층으로서 형성하고, 신호선을 소스ㆍ드레인전극과 같은 제 2 도전층으로서 형성하고 있다.
그리고, 박막 트랜지스터나 신호선은 이들의 한층 더 상층 측(액정층 측)에 성막된 제 2 절연층으로서의 평탄화막에 의해서 덮여져 있다. 따라서, 제 2 절연층 위에 형성되는 제 3 도전층에 대해서 제 1 도전층을 전기적으로 접속하기 위해서는 제 1 절연층과 제 2 절연층에 콘택트홀을 형성해서 제 1 도전층의 일부를 노출시킬 필요가 있다. 이때, 제 1 절연층에 형성되는 콘택트홀과 제 2 절연층에 형성되는 콘택트홀은 서로가 연통하도록 동일한 포토리소 공정에 의해 일괄 형성된다.
그러나, 제 1 절연층과 제 2 절연층을 동일한 재료로 형성한 경우라도 도 20에 나타내는 바와 같이, 콘택트홀(61)에 있어서 제 1 절연층(62)의 단면 형상이 테이퍼 형상으로 형성되는 한편, 제 2 절연층(63)의 단면 형상이 역테이퍼 형상(차양 형상)으로 형성되어 버리는 것이 확인되었다. 이것은 제 1 절연층(62) 위에 제 2 도전층(64)을 성막할 때나, 제 2 도전층(64)을 패터닝할 때에, 제 1 절연층(62)의 표면이 변질되고, 콘택트홀(61)에 있어서의 제 1 절연층(62) 및 제 2 절연층(63)을 제거할 때에, 제 1 절연층(62)과 제 2 절연층(63)의 계면에 가까운 곳일수록 사이드로부터의 에칭 속도가 빨라져 버리기 때문이라고 생각할 수 있다. 더욱 구체적으로는, 제 1 절연층(62)에 있어서의 변질한 층이 그 단면부터 먼저 에칭되고, 이것에 동반하여 제 2 절연층(63)에 있어서의 제 1 절연층(62)과의 접촉면 측의 표면이 순차 노출되며, 이 노출된 표면으로부터도 제 2 절연층(63)이 에칭되어 가 버리기 때문이라고 생각할 수 있다. 그리고, 이와 같이, 제 2 절연층(63)이 역테이퍼 형상으로 형성되면, 콘택트홀(61)에 있어서 제 2 절연층(63)에 대한 제 3 도전층 (65)의 커버리지(coverage)가 나빠지고, 제 1 도전층(66)과 제 3 도전층(65) 사이의 도전 불량이 발생하기 쉬워진다고 하는 문제가 있었다.
그래서, 본 발명은 미리 정한 형상으로 패터닝된 도전층의 상하에 배치되어 있는 절연층의 각각에 콘택트홀을 형성하고, 이들 콘택트홀을 통하여 서로 다른 층으로서 형성된 2개의 도전층을 서로 전기적으로 접속하는 경우라도, 도전 불량이 발생하기 어려운 다층막의 형성방법 및 표시패널의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 형태의 다층막의 형성방법은, 기판 위에 제 1 도전층을 성막하는 공정과, 상기 제 1 도전층 위에 제 1 질화 실리콘층을 성막하는 공정과, 상기 제 1 질화 실리콘층 위에 제 2 도전층을 성막하고, 상기 성막한 제 2 도전층을 패터닝하는 공정과, 패터닝된 상기 제 2 도전층을 덮도록 상기 기판 위에 제 2 질화 실리콘층을 성막하는 공정과, 상기 제 2 질화 실리콘층 위에 제 3 질화 실리콘층을 성막하는 공정과, CF4 또는 SF6이 포함되는 에칭 가스에 의해, 상기 제 1 질화 실리콘층, 상기 제 2 질화 실리콘층 및 상기 제 3 질화 실리콘층에 대해 상기 제 1 도전층의 적어도 일부를 노출시키는 콘택트홀을 일괄 형성하는 공정을 갖고, 상기 제 3 질화 실리콘층을 성막하는 공정은 질소의 함유량이 상기 제 2 질화 실리콘층보다도 많아지도록 상기 제 3 질화 실리콘층을 성막하는 것에 의해서, CF4 또는 SF6이 포함되는 에칭 가스로 에칭되는 속도가 상기 제 2 질화 실리콘층보다도 빨라지도록 상기 제 3 질화 실리콘층을 성막하는 것을 포함한다.
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또한, 본 발명의 일 형태에 따른 표시패널의 제조방법은, 기판 위에 제 1 도전층을 성막하는 공정과, 상기 제 1 도전층을 패터닝함으로써, 적어도 주사선 및 게이트전극을 형성하는 공정과, 상기 게이트전극 및 상기 주사선을 덮도록 상기 기판 위에 제 1 질화 실리콘층을 성막하는 공정과, 상기 제 1 질화 실리콘층 위에 제 2 도전층을 성막하는 공정과, 상기 제 2 도전층을 패터닝함으로써, 적어도 신호선, 드레인전극 및 소스전극을 형성하는 공정과, 상기 신호선, 상기 드레인전극 및 상기 소스전극을 덮도록 상기 기판 위에 제 2 질화 실리콘층을 성막하는 공정과, 상기 제 2 질화 실리콘층 위에 제 3 질화 실리콘층을 성막하는 공정과, CF4 또는 SF6이 포함되는 에칭 가스에 의해, 상기 제 1 질화 실리콘층, 상기 제 2 질화 실리콘층 및 상기 제 3 질화 실리콘층에 대해 상기 주사선의 일부를 노출시키는 콘택트홀을 일괄 형성하는 공정을 갖고, 상기 제 3 질화 실리콘층을 성막하는 공정은 질소의 함유량이 상기 제 2 질화 실리콘층보다도 많아지도록 상기 제 3 질화 실리콘층을 성막하는 것에 의해서, CF4 또는 SF6이 포함되는 에칭 가스로 에칭되는 속도가 상기 제 2 질화 실리콘층보다도 빨라지도록 상기 제 3 질화 실리콘층을 성막하는 것을 포함한다.
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본 발명에 따르면, 미리 정한 형상으로 패터닝된 도전층의 상하에 배치되어 있는 절연층의 각각에 콘택트홀을 형성하고, 이들 콘택트홀을 통하여 서로 다른 층으로서 형성된 2개의 도전층을 서로 전기적으로 접속하는 경우라도, 도전 불량이 발생하기 어려운 다층막을 얻을 수 있다.
도 1a는 액정표시패널의 개략 평면도.
도 1b는 액정표시패널의 개략 단면도.
도 2는 박막 트랜지스터 어레이의 등가회로적 평면도.
도 3은 제 1 기판에 형성되는 다층막의 단면도.
도 4는 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 1 기판에 제 1 도전층을 성막한 상태.
도 5는 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 1 도전층을 패터닝한 상태.
도 6은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 1 절연층, 반도체층 및 에칭방지층을 성막한 상태.
도 7은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 에칭방지층을 패터닝한 상태.
도 8은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 오믹콘택트층 및 제 2 절연층을 성막한 상태.
도 9는 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 2 도전막을 패터닝한 상태.
도 10은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 3 절연층 위의 포토레지스트를 패터닝한 상태.
도 11은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 1 절연층, 제 2 절연층 및 제 3 절연층에 콘택트홀을 형성한 상태.
도 12는 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 3 도전층을 성막한 상태.
도 13은 콘택트홀의 단면SEM사진이며, 제 2 절연층 및 제 3 절연층의 성막시에 부원료가스의 유량을 0.17[L/min]로 동일하게 한 경우이다.
도 14는 콘택트홀의 단면SEM사진이며, 부원료가스의 유량을 제 2 절연층의 성막시에 0.17[L/min]로 하고, 제 3 절연층의 성막시에 0.19[L/min]로 한 경우이다.
도 15는 콘택트홀의 단면SEM사진이며, 부원료가스의 유량을 제 2 절연층의 성막시에 0.17[L/min]로 하고, 제 3 절연층의 성막시에 0.22[L/min]로 한 경우이다.
도 16은 콘택트홀의 단면SEM사진이며, 부원료가스의 유량을 제 2 절연층의 성막시에 0.17[L/min]로 하고, 제 3 절연층의 성막시에 0.34[L/min]로 한 경우이다.
도 17은 부원료의 유량비와 제 2 절연층에 있어서의 테이퍼각의 관계의 설명도.
도 18은 콘택트홀의 단면SEM사진이며, 제 2 절연층의 층 두께 및 제 3 절연층의 층 두께를 각각 1000Å으로 한 경우이다.
도 19는 콘택트홀의 평면 형상의 변형예이다.
도 20은 커버리지가 나빠진 경우의 설명도.
도 1b는 액정표시패널의 개략 단면도.
도 2는 박막 트랜지스터 어레이의 등가회로적 평면도.
도 3은 제 1 기판에 형성되는 다층막의 단면도.
도 4는 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 1 기판에 제 1 도전층을 성막한 상태.
도 5는 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 1 도전층을 패터닝한 상태.
도 6은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 1 절연층, 반도체층 및 에칭방지층을 성막한 상태.
도 7은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 에칭방지층을 패터닝한 상태.
도 8은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 오믹콘택트층 및 제 2 절연층을 성막한 상태.
도 9는 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 2 도전막을 패터닝한 상태.
도 10은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 3 절연층 위의 포토레지스트를 패터닝한 상태.
도 11은 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 1 절연층, 제 2 절연층 및 제 3 절연층에 콘택트홀을 형성한 상태.
도 12는 제 1 기판에 형성하는 다층막의 형성방법의 설명도이며, 제 3 도전층을 성막한 상태.
도 13은 콘택트홀의 단면SEM사진이며, 제 2 절연층 및 제 3 절연층의 성막시에 부원료가스의 유량을 0.17[L/min]로 동일하게 한 경우이다.
도 14는 콘택트홀의 단면SEM사진이며, 부원료가스의 유량을 제 2 절연층의 성막시에 0.17[L/min]로 하고, 제 3 절연층의 성막시에 0.19[L/min]로 한 경우이다.
도 15는 콘택트홀의 단면SEM사진이며, 부원료가스의 유량을 제 2 절연층의 성막시에 0.17[L/min]로 하고, 제 3 절연층의 성막시에 0.22[L/min]로 한 경우이다.
도 16은 콘택트홀의 단면SEM사진이며, 부원료가스의 유량을 제 2 절연층의 성막시에 0.17[L/min]로 하고, 제 3 절연층의 성막시에 0.34[L/min]로 한 경우이다.
도 17은 부원료의 유량비와 제 2 절연층에 있어서의 테이퍼각의 관계의 설명도.
도 18은 콘택트홀의 단면SEM사진이며, 제 2 절연층의 층 두께 및 제 3 절연층의 층 두께를 각각 1000Å으로 한 경우이다.
도 19는 콘택트홀의 평면 형상의 변형예이다.
도 20은 커버리지가 나빠진 경우의 설명도.
이하, 본 발명을 실시하기 위한 형태를 도면을 참조해서 설명한다.
도 1a 및 도 1b에 나타내는 바와 같이, 액티브 매트릭스형의 액정표시패널 (1)은 제 1 기판(2)과 제 2 기판(3)이 서로 대향하도록 배치되어 있다. 제 1 기판 (2)과 제 2 기판(3)은 테두리 형상으로 형성된 실(seal)재(4)에 의해 서로 붙여져 있다. 또, 제 1 기판(2)과 제 2 기판(3)의 사이에는 실재(4)로 둘러싸인 영역에 액정이 충전됨으로써, 액정층(5)이 형성되어 있다. 그리고, 액정표시패널(1)은 표시영역(6)에 복수의 표시화소가 매트릭스 형상으로 배열되어 있다.
도 2는 제 1 기판(2)에 형성되는 박막 트랜지스터 어레이의 등가회로적 평면도이다. 제 1 기판(2)에는 1개의 표시화소에 대해서 1개의 화소전극(7)이 대응하도록 하고, 표시영역(6)에 복수의 화소전극(7)이 매트릭스 형상으로 배열되어 있다. 그리고, 복수의 화소전극(7)의 각각은, 각각에 대응한 박막 트랜지스터(8)에 있어서의 소스ㆍ드레인전극 중의 한쪽, 예를 들면, 소스전극(S1)에 접속되어 있다. 또, 박막 트랜지스터(8)에 있어서의 소스ㆍ드레인전극 중의 다른 한쪽, 예를 들면, 드레인전극(D1)은 열방향을 따라서 연신하는 신호선(10)에 접속되어 있다. 또한, 박막 트랜지스터(8)에 있어서의 게이트전극(G1)은 열방향을 따라서 연신하는 주사선(9)에 접속되어 있다. 여기에서, 박막 트랜지스터(8)는 스위칭 소자로서 기능하고, 예를 들면, nMOS형의 박막 트랜지스터를 이용할 수 있다. 주사선(9)은 박막 트랜지스터(8)의 게이트전극(G1)에 대해서 박막 트랜지스터(8)를 온/오프(on/off) 제어하기 위한 주사신호를 공급하기 위한 것이다. 신호선(10)은 박막 트랜지스터 (8)를 통하여 화소전극(7)에 데이터신호를 공급하기 위한 것이다. 또한, 상세는 후술하지만, 주사선(9)과 신호선(10)은, 주사선(9)과 신호선(10)의 사이에 절연층을 개재시킨 서로 다른 도전층으로서 형성되어 있다.
또, 표시영역(6)의 주위에는 박막 트랜지스터(8) 등을 정전기로부터 보호하기 위한 정전기 보호용링(11)이 표시영역(6)을 둘러싸도록 형성되어 있다. 정전기 보호용링(11)은 주사선(9)에 평행하게 따르도록 연신된 제 1 배선영역(11a)과, 신호선(10)에 평행하게 따르도록 연신된 제 2 배선영역(11b)을 가지고 있다. 그리고, 제 1 배선영역(11a)은 주사선(9)과 동일한 도전층으로서 형성되고, 제 2 배선영역(11b)은 신호선(10)과 동일한 도전층으로서 형성되어 있다. 그리고, 제 1 배선영역(11a)과 제 2 배선영역(11b)은, 상세는 후술하는 바와 같이 전기적으로 접속되어 있다.
주사선(9) 및 신호선(10)은 정전기 보호용링(11)으로 둘러싸인 영역의 외측영역(11c)에까지 연장 돌출되어 있다. 그리고, 주사선(9)은 외측영역(11c)에 설치된 제 1 외부접속단자(12)에 접속되는 동시에, 정전기 보호용링(11)과의 사이에 배치된 제 1 정전기 보호소자(13)에 접속되어 있다. 또, 신호선(10)은 외측영역 (11c)에 설치된 제 2 외부접속단자(14)에 접속되는 동시에, 정전기 보호용링(11)과의 사이에 배치된 제 2 정전기 보호소자(15)에 접속되어 있다.
제 1 외부접속단자(12) 및 제 2 외부접속단자(14)는 플렉시블 배선기판 등의 부재가 접속됨으로써, 외부회로와 전기적으로 접속된다.
제 1 정전기 보호소자(13)는 소스전극(S2)이 정전기 보호용링(11)에 있어서의 제 2 배선영역(11b)에 접속되고, 게이트전극(G2)과 드레인전극(D2)이 주사선(9)에 접속된 2 단자형의 박막 트랜지스터로서 형성되어 있다. 그리고, 제 1 정전기 보호소자(13)는 주사선(9)에 지극히 높은 전압의 정전기가 전이되었을 때에, 오프 상태에서 온 상태로 전환되는 것으로 주사선(9)과 정전기 보호용링(11)의 사이를 도통 상태로 하고, 주사선(9)에 전이된 정전기를 정전기 보호용링(11)을 통하여 분산시킨다.
또, 제 2 정전기 보호소자(15)는 소스전극(S3)이 정전기 보호용링(11)에 있어서의 제 1 배선영역(11a)에 접속되고, 게이트전극(G3)과 드레인전극(D3)이 신호선(10)에 접속된 2 단자형의 박막 트랜지스터로서 형성되어 있다. 그리고, 제 2 정전기 보호소자(15)는 신호선(10)에 지극히 높은 전압의 정전기가 전이되었을 때에, 오프 상태에서 온 상태로 전환되는 것으로 신호선(10)과 정전기 보호용링(11)의 사이를 도통 상태로 하고, 신호선(10)에 전이된 정전기를 정전기 보호용링(11)을 통하여 분산시킨다.
또한, 제 2 기판(3)에는 도 1b에 나타내는 바와 같이, 각 표시화소 사이에서 동일한 전위로 설정되는 공통전극(18)이 형성되어 있다. 그리고, 공통전극(18)과 화소전극(7)의 사이에 액정층(5)이 형성되도록, 실재(4)로 둘러싸인 영역에 액정이 충전되어 있다.
다음에, 제 1 기판(2)에 성막되는 각 박막의 층 구성에 대해 설명한다. 도 3은 제 1 기판(2)에 성막되는 각 박막의 층 구성을, 박막 트랜지스터(8)가 형성되는 영역(R1)과, 제 1 정전기 보호소자(13)가 형성되는 영역(R2)과, 정전기 보호용링(11)에 있어서의 제 1 배선영역(11a)과 제 2 배선영역(11b)이 접속되는 영역(R3)에 대해 나타낸 단면도이다. 또한, 제 2 정전기 보호소자(15)의 단면구조 또는 형성방법은 제 1 정전기 보호소자(13)와 대강 동일하기 때문에, 이후에서는 그 설명을 생략한다.
유리 등의 투명한 부재로 이루어지는 제 1 기판(2) 위에는 제 1 도전층으로서 게이트전극(G1, G2), 주사선(9) 및 정전기 보호용링(11)에 있어서의 제 1 배선영역(11a)이 형성되어 있다. 제 1 도전층은 예를 들면, 크롬, 알루미늄, 몰리브덴, 티타늄 등의 차광성 금속을 재료로 하여 형성되어 있다. 그리고, 제 1 도전층은 절연성의 재료로 이루어지는 제 1 절연층(20)에 의해 덮여져 있다. 제 1 절연층(20)은 게이트 절연막으로서도 기능하는 것이고, 예를 들면, 질화실리콘(SiN 또는 Si3N3) 또는 산화실리콘(SiO2) 등의 무기재료로 형성되어 있다.
제 1 절연층(20) 위에는 제 2 도전층으로서, 소스전극(S1, S2), 드레인전극 (D1, D2), 신호선(10) 및 정전기 보호용링(11)에 있어서의 제 2 배선영역(11b)이 형성되어 있다. 제 2 도전층은 반도체층(21), 오믹콘택트층(22) 및 금속층(23)이 차례대로 적층된 다층 구조로 형성되어 있다. 그리고, 반도체층(21)은 어모퍼스 실리콘 또는 폴리 실리콘 등의 반도체에 의해 형성되어 있다. 오믹콘택트층(22)은 어모퍼스 실리콘 또는 폴리 실리콘에 불순물이 도프(dope)된 비교적 저(低) 저항인 반도체에 의해 형성되어 있다. 금속층(23)은 예를 들면, 크롬, 알루미늄, 몰리브덴, 티타늄 등의 차광성 금속을 재료로 하여 형성되어 있다.
또한, 박막 트랜지스터(8)나 제 1 정전기 보호소자(13)에 있어서의 채널에 대응하는 영역에는 반도체층(21)과 오믹콘택트층(22) 사이의 층으로서, 절연성 재료로 이루어지는 에칭방지층(24)이 설치되어 있다.
제 2 도전층은 절연성의 재료로 이루어지는 제 2 절연층(25)에 의해 덮여져 있다. 제 2 절연층(25)은 박막 트랜지스터(8)나 제 1 정전기 보호소자(13)에 의해서 생기는 단차를 평탄화하는 평탄화층으로서도 기능하며, 예를 들면, 질화실리콘 (SiN 또는 Si3N3) 또는 산화실리콘(SiO2) 등의 무기재료로 형성되어 있다.
제 2 절연층(25) 위에는 절연성의 재료로 이루어지는 제 3 절연층(26)이 제 2 절연층(25)보다도 얇은 두께로 형성되어 있다. 예를 들면, 제 2 절연층(25)의 두께를 1500Å으로 했을 경우, 제 3 절연층(26)의 두께는 1000Å 미만, 특히, 20～300Å인 것이 바람직하다.
제 3 절연층(26) 위에는 제 3 도전층으로서, 화소전극(7) 및 접속용 배선 (27, 28)이 형성되어 있다. 제 3 도전층은 예를 들면, ITO(Indium Tin Oxide) 등의 투명한 도전성 재료에 의해 형성되어 있다.
접속용 배선(27)은 제 1 정전기 보호소자(13)에 있어서의 드레인전극(D2)에 대해서 주사선(9)과 제 1 정전기 보호소자(13)에 있어서의 게이트전극(G2)을 전기적으로 접속하는 것이고, 제 1 콘택트 영역(29)에서 드레인전극(D2)으로 접촉하도록, 또한 제 2 콘택트 영역(30)에서 주사선(9)으로 접촉하도록 배치되어 있다. 즉, 제 1 콘택트 영역(29)에는 제 1 정전기 보호소자(13)에 있어서의 드레인전극(D2)의 일부가 제 2 절연층(25) 및 제 3 절연층(26)으로부터 노출하도록 형성된 제 1 콘택트홀(29a, 29b)이 제 2 절연층(25) 및 제 3 절연층(26)에 형성되어 있다. 또, 제 2 콘택트 영역(30)에는 주사선(9)의 일부가 제 1 절연층(20), 제 2 절연층 (25) 및 제 3 절연층(26)으로부터 노출하도록 형성된 제 2 콘택트홀(30a, 30b, 30c)이 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)에 형성되어 있다. 그리고, 접속용 배선(27)이 제 1 콘택트홀(29a, 29b) 및 제 2 콘택트홀(30a, 30b, 30c)을 덮도록 하여, 제 1 콘택트홀(29a, 29b)과 제 2 콘택트홀(30a, 30b, 30c)의 사이에 배치되어 있다.
접속용 배선(28)은 정전기 보호링(11)에 있어서의 제 1 배선영역(11a)과 제 2 배선영역(11b)을 전기적으로 접속하는 것이고, 제 3 콘택트 영역(31)에서 제 1 배선영역(11a)으로 접촉하도록, 또한 제 4 콘택트 영역(32)에서 제 2 배선영역 (11b)으로 접촉하도록 배치되어 있다. 즉, 제 3 콘택트 영역(31)에는 제 1 배선영역(11a)의 일부가 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)으로부터 노출하도록 형성된 제 3 콘택트홀(31a, 31b, 31c)이 제 1 절연층(20), 제 2 절연층 (25) 및 제 3 절연층(26)에 형성되어 있다. 또, 제 4 콘택트 영역(32)에는 제 2 배선영역(11b)의 일부가 제 2 절연층(25) 및 제 3 절연층(26)으로부터 노출하도록 형성된 제 4 콘택트홀(32a, 32b)이 제 2 절연층(25) 및 제 3 절연층(26)에 형성되어 있다.
또한, 제 2 절연층(25) 및 제 3 절연층(26)은 박막 트랜지스터(8)에 있어서의 소스전극(S1)에 대응하는 영역(33)에 제 5 콘택트홀(33a, 33b)이 형성되어 있다. 그리고, 화소전극(7)은 제 5 콘택트홀(33a, 33b)을 덮도록 배치되는 것에 의해서, 박막 트랜지스터(8)에 있어서의 소스전극(S1)과 접촉하고, 해당 소스전극 (S1)과 전기적으로 접속된다.
다음에, 상술한 바와 같이, 제 1 기판(2) 위에 형성되어 있는 다층막의 형성방법에 대해 도 3～도 12에 의거해서 설명한다. 우선, 유리 등의 투명한 부재로 이루어지는 제 1 기판(2)을 준비하고, 도 4에 나타내는 바와 같이, 제 1 기판(2)의 일면에, 예를 들면, 크롬, 알루미늄, 몰리브덴, 티타늄 등의 차광성의 금속을 스패터법 또는 CVD(Chemical Vapor Deposition)법에 의해 제 1 도전층(40)으로서 성막한다. 또한, 제 1 도전층은 반드시 차광성의 금속으로 한정하는 것이 아니고, 예를 들면, ITO 등의 투명성의 도전재료라도 좋다.
다음에, 제 1 도전층(40) 위에 포토레지스트를 도포하는 동시에, 노광 및 현상에 의해 이 도포한 포토레지스트를 패터닝한다. 그리고, 패터닝된 포토레지스트를 마스크로서 이 포토레지스트로부터 노출된 부분의 제 1 도전층(40)을 에칭하고, 그 후, 포토레지스트를 박리함으로써, 도 5에 나타내는 바와 같이, 패터닝된 제 1 도전층(40)으로서, 게이트전극(G1, G2), 주사선(9) 및 정전기 보호용링(11)에 있어서의 제 1 배선영역(11a)이 형성된다.
다음에, 패터닝된 제 1 도전층(40)을 덮도록 하고, 제 1 기판(2) 위에 질화실리콘(SiN 또는 Si3N3) 또는 산화실리콘(SiO2) 등의 무기 절연막을 플라즈마 CVD법 등에 의해 제 1 절연층(20)으로서 성막한다. 여기에서, 예를 들면, 제 1 절연층 (20)을 질화실리콘에 의해 형성하는 경우, 프로세스가스는 주원료가스로서 실란 (silane)(SiH4), 부원료가스로서 암모니아(NH3), 희석가스로서 질소(N2)가 이용된다.
다음에, 도 6에 나타내는 바와 같이, 제 1 절연층(20) 위에 플라즈마 CVD법 등에 의해 어모퍼스 실리콘 또는 폴리 실리콘으로 이루어지는 반도체층(21)을 성막하고, 그 후, 반도체층(21) 위에 질화실리콘(SiN 또는 Si3N3) 등의 무기 절연막을 플라즈마 CVD법 등에 의해 에칭방지층(24)으로서 성막한다. 또한, 제 1 절연층 (20), 반도체층(21) 및 에칭방지층(24)은 연속적으로 성막되는 것이 바람직하다.
다음에, 에칭방지층(24) 위에 포토레지스트를 도포하는 동시에, 노광 및 현상에 의해 이 도포한 포토레지스트를 패터닝한다. 그리고, 패터닝된 포토레지스트를 마스크로서 이 포토레지스트로부터 노출된 부분의 에칭방지층(24)을 에칭하고, 그 후, 포토레지스트를 박리함으로써, 채널에 대응하는 영역에 잔존하도록 패터닝된 에칭방지층(24)이 형성된다(도 7).
다음에, 패터닝된 에칭방지층(24)을 덮도록 하고, 제 1 기판(2) 위에 어모퍼스 실리콘 또는 폴리 실리콘에 불순물이 도프된 비교적 저 저항인 반도체를 오믹콘택트층(22)으로서 성막하며, 그 후, 오믹콘택트층(22) 위에, 예를 들면, 크롬, 알루미늄, 몰리브덴, 티타늄 등의 차광성의 금속으로 이루어지는 금속층(23)을 스패터법 또는 CVD법에 의해 성막한다(도 8). 또한, 금속층(23)은 반드시 차광성의 금속으로 한정하는 것이 아니고, 예를 들면, ITO 등의 투명성의 도전재료라도 좋다.
여기에서, 상술한 바와 같이, 반도체층(21), 오믹콘택트층(22) 및 금속층 (23)이 순차 성막되는 것에 의해서, 반도체층(21), 오믹콘택트층(22) 및 금속층 (23)의 적층막으로서의 제 2 도전층(41)이 형성된다.
다음에, 금속층(23) 위에 포토레지스트를 도포하는 동시에, 노광 및 현상에 의해 이 도포한 포토레지스트를 패터닝한다. 그리고, 패터닝된 포토레지스트를 마스크로서 이 포토레지스트로부터 노출된 부분의 반도체층(21), 오믹콘택트층(22) 및 금속층(23)을 일괄적으로 에칭하고, 그 후, 포토레지스트를 박리함으로써, 패터닝된 제 2 도전층(41)으로서 소스전극(S1, S2), 드레인전극(D1, D2), 신호선(10) 및 정전기 보호용링(11)에 있어서의 제 2 배선영역(11b)이 형성된다(도 9). 또한, 에칭방지층(24)에 의해 덮여져 있는 영역에 있어서의 반도체층(21)은 에칭방지층 (24)에 의해 보호됨으로써, 에칭되지 않고 잔존한다.
다음에, 패터닝된 제 2 도전층(41)을 덮도록 하고, 제 1 기판(2) 위에 질화실리콘(SiN 또는 Si3N3) 또는 산화실리콘(SiO2) 등의 무기 절연막을 플라즈마 CVD법 등에 의해 제 2 절연층(25)으로서 성막하고, 이어서, 제 2 절연층(25) 위에 질화실리콘(SiN 또는 Si3N3) 또는 산화실리콘(SiO2) 등의 무기 절연막을 플라즈마 CVD법 등에 의해 제 3 절연층(26)으로서 성막한다. 여기에서는, 제 2 절연층(25) 및 제 3 절연층(26)은 제 1 절연층(20)과 동일한 재료에 의해 성막하는 것으로서 설명한다.
여기에서, 예를 들면, 제 1 절연층(20)을 질화실리콘에 의해 형성하는 경우, 제 2 절연층(25) 및 제 3 절연층(26)에 있어서도 질화실리콘에 의해 형성한다. 그리고, 프로세스가스는 제 1 절연층(20)의 성막시와 마찬가지로, 주원료가스로서 실란(SiH4), 부원료가스로서 암모니아(NH3), 희석가스로서 질소(N2)를 이용한다. 이때의 각 가스의 유량은, 제 2 절연층(25)의 성막시에는 제 1 절연층(20)의 성막시와 동일한 유량으로 설정하지만, 제 3 절연층(26)의 성막시에는 제 2 절연층(25)의 성막시와는 일부 다른 유량으로 설정한다. 또한, 제 2 절연층(25) 및 제 3 절연층 (26)의 성막 조건에 대한 상세는 후술한다.
다음에, 제 3 절연층(26) 위에 포토레지스트를 도포하는 동시에, 노광 및 현상에 의해 이 도포한 포토레지스트를 패터닝한다. 이때, 도 10에 나타내는 바와 같이, 패터닝된 포토레지스트(50)는 제 1 콘택트 영역(29), 제 2 콘택트 영역(30), 제 3 콘택트 영역(31), 제 4 콘택트 영역(32) 및 제 5 콘택트 영역(33)에 대응하는 부분의 제 3 절연층(26)을 노출하도록 형성된다.
다음에, 포토레지스트(50)를 마스크로 하여 포토레지스트(50)로부터 노출된 부분의 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)을 드라이 에칭에 의해 일괄적으로 에칭하는 것으로, 도 11에 나타내는 바와 같이, 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)에 있어서의 각 콘택트 영역(29, 30, 31, 32, 33)에 상술한 바와 같은 콘택트홀이 형성된다. 또한, 에칭가스에는 예를 들면, CF4, SF6, O2, He 등의 혼합 가스를 이용할 수 있다. 그리고, 이러한 드라이 에칭에서는 금속층(23)이 에칭되는 일이 없기 때문에, 예를 들면, 제 1 콘택트 영역 (29)과 같이, 제 2 도전층에 의해서 덮여져 있는 부분의 제 1 절연층(20)은 포토레지스트(50)로부터 노출되어 있어도 에칭되지 않고 잔존한다.
다음에, 포토레지스트(50)를 박리하고, 콘택트홀이 형성된 제 3 절연층(26)을 덮도록 하고, 제 1 기판(2) 위에 ITO 등의 투명성의 도전재료를 스패터법 등에 의해 제 3 도전층(42)으로서 성막한다(도 12).
다음에, 제 3 도전층(42) 위에 포토레지스트를 도포하는 동시에, 노광 및 현상에 의해 이 도포한 포토레지스트를 패터닝한다. 그리고, 패터닝된 포토레지스트를 마스크로서 이 포토레지스트로부터 노출된 부분의 제 3 도전층(42)을 에칭하고, 그 후, 포토레지스트를 박리함으로써, 패터닝된 제 3 도전층(42)으로서 화소전극 (7), 제 1 접속배선(27) 및 제 2 접속배선(28)이 형성되며, 도 3에 나타내는 바와 같은 다층막이 얻어진다.
상술한 바와 같이 다층막을 형성함으로써, 제 3 도전층(42)으로서의 화소전극(7)과 제 2 도전층(41)으로서의 소스전극(S1)을 전기적으로 접속하는 동시에, 제 1 도전층(40)과 제 2 도전층(41)을 전기적으로 접속할 수 있다. 즉, 제 2 도전층 (41)을 제 1 절연층(20) 위에 형성하기 전에, 미리, 제 1 절연층(20)에 제 1 도전층(40)과 제 2 도전층(41)을 전기적으로 접속하기 위한 콘택트홀을 형성해 두는 일 없이, 제 1 도전층(40)과 제 2 도전층(41)을 전기적으로 접속할 수 있어서, 제조 공정수를 삭감할 수 있다.
이하, 제 2 절연층(25) 및 제 3 절연층(26)의 성막 조건에 대해 설명한다.
제 1 절연층(20)은 상술한 바와 같이 제 1 절연층(20)의 위에 제 2 절연층 (25)이 성막될 때까지의 사이에, 외부로부터 여러 가지의 영향을 받아서 표면이 변질된다. 이로 인해, 제 1 절연층(20) 및 제 2 절연층(25)은 콘택트홀이 형성될 때에, 제 1 절연층(20)과 제 2 절연층(25)의 계면(K1)에 가까워질수록, 사이드 에칭되는 속도가 빨라지고 있다. 이로 인해, 통상이라면, 제 2 절연층(25)에 있어서의 콘택트홀의 단면 형상이 역테이퍼 형상으로 되어 버릴 우려가 있다. 그래서, 본 실시형태에서는 제 3 절연층(26)의 사이드 에칭의 속도가 이 계면(K1)에서의 에칭 속도에 대해서 동등 이상의 속도가 되도록 성막하는 것으로, 제 2 절연층(25)과 제 3 절연층(26)의 계면(K2) 부근에 있어서, 이 계면(K2)에 가까워질수록 제 2 절연층 (25)의 에칭 속도가 빨라지도록 제어해서, 역테이퍼 형상을 완화시킨다.
구체적으로는, 절연층이 질화실리콘인 경우, 질화실리콘 중에 질소를 많이 포함시킬수록 사이드로부터의 에칭 속도를 빠르게 할 수 있다. 그리고, 질화실리콘 중의 질소는, 예를 들면, 성막시에 부원료가스로서의 암모니아의 유량을 많게 하는 것에 의해 증가시킬 수 있다.
도 13～도 16은 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)을 함께 질화실리콘에 의해 형성하고, 이들 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)에 대해서 콘택트홀을 형성했을 경우의 SEM사진이다.
여기에서, 제 1 절연층(20)의 성막 조건은 각 도면의 사이에서 공통이고, 실란(SiH4)의 유량이 0.17[L/min], 암모니아(NH3)의 유량이 0.17[L/min], 질소(N2)의 유량이 2.5[L/min]이다.
또, 제 2 절연층(25)의 성막 조건은 각 도면의 사이에서 공통이고, 실란(SiH4)의 유량은 0.17[L/min], 암모니아(NH3)의 유량은 0.17[L/min], 질소(N2)의 유량은 2.5[L/min]이다. 그리고, 이와 같이 얻은 제 2 절연층의 층 두께는 1700Å이다.
또, 제 3 절연층(26)의 성막 조건은 암모니아(NH3)의 유량이 각 도면의 사이에서 다르다. 즉, 암모니아(NH3)의 유량은, 도 13에서는 제 1 절연층(20) 및 제 2 절연층(25)에 동일한 유량이고, 0.17[L/min]인 경우이다. 또, 도 14는 0.19[L/min], 도 15는 0.22[L/min], 도 16은 0.34[L/min]인 경우이다. 또한, 다른 조건으로서, 실란(SiH4)의 유량 및 질소(N2)의 유량은 각 도면의 사이에서 공통이고, 실란(SiH4)의 유량은 0.17[L/min], 질소(N2)의 유량은 2.5[L/min]이다. 그리고, 이와 같이 얻은 제 3 절연층의 층 두께는 각 도면의 사이에서 공통이고, 300Å이다.
또, 도 17은 제 3 절연층(26)의 성막시에 있어서의 암모니아(NH3)의 유량 F26과 제 2 절연층(25)의 성막시에 있어서의 암모니아(NH3)의 유량 F25의 비 F26/F25를 횡축으로 취하고, 상술한 바와 같은 SEM사진에 의거해서 도출한 제 2 절연층(25)에 있어서의 테이퍼각 An[deg]을 세로축으로 취한 것이다. 제 3 절연층 (26)의 성막시에 있어서의 암모니아(NH3)의 유량 F26을 제 2 절연층(25)의 성막시에 있어서의 암모니아(NH3)의 유량 F25보다도 많게 하는 것에 의해서, 제 2 절연층(25)에 있어서의 단면 형상의 역테이퍼 상태가 완화되고, 또한, 순(順)테이퍼 형상으로 제어할 수 있는 것을 알 수 있다.
이것은 제 3 절연층(26)의 단면이 제 2 절연층(25)의 단면보다도 빠르게 에칭되어 가기 때문에, 이것에 동반하여, 제 2 절연층(25)에 있어서의 제 3 절연층 (26)과의 접촉면 측의 표면이 순차 노출되고, 이 노출된 표면으로부터도 제 2 절연층(25)이 순차 에칭되어 가기 때문이다.
즉, 제 3 절연층(26)의 성막시에 있어서의 부원료의 유량이 제 2 절연층(25)의 성막시에 있어서의 부원료의 유량보다도 많아지도록 제어하여 제 2 절연층(25) 및 제 3 절연층(26)을 성막하면, 제 2 절연층(25) 및 제 3 절연층(26)을 덮도록 해서 성막되는 제 3 도전층(42)에 있어서의 제 2 절연층(25)에 대한 커버리지를 개선할 수 있다.
또한, 도 18은 제 3 절연층(26)의 성막시에 있어서의 암모니아(NH3)의 유량을 0.34[L/min]로 했을 경우에 있어서, 제 3 절연층(26)의 층 두께를 1000Å으로 두껍게 하는 대신에, 제 2 절연층(25)의 층 두께를 1000Å으로 얇게 형성한 경우이다. 그리고, 이러한 경우라도, 제 2 절연층(25)에 있어서의 단면 형상의 역테이퍼 상태가 완화되고, 또한, 순테이퍼 형상으로 제어할 수 있는 것을 알 수 있다. 단, 질화실리콘에 질소를 많이 포함시키면, 절연성이나 내압성이 낮아지는 것이 염려되기 때문에, 제 2 절연층(25)의 층 두께를 예를 들면, 1500Å 이상이 되도록 비교적 두껍게 확보하면서, 제 3 절연층(26)의 층 두께를 예를 들면, 20～300Å이 되도록 비교적 얇게 형성하는 것이 바람직하다.
또, 상술의 실시형태에서는 제 2 절연층(25)과 제 3 절연층(26)이 같은 재료로부터 형성되어 있는 경우에 대해 설명했지만, 제 2 절연층(25)보다도 제 3 절연층(26)이 사이드로부터의 에칭 속도가 빠른 것이면, 제 2 절연층(25)과 제 3 절연층(26)은 서로 다른 재료로부터 형성되어 있어도 좋다. 그러나, 제 2 절연층(25)과 제 3 절연층(26)을 같은 재료로부터 형성하면, 동일한 챔버(chamber)를 이용하여 연속적으로 성막할 수 있어서 바람직하다.
또, 상술의 실시형태에서는 제 1 절연층(20)과 제 2 절연층(25)이 같은 재료로부터 형성되어 있는 경우에 대해 설명했지만, 제 1 절연층(20)과 제 2 절연층 (25)은 서로 다른 재료로부터 형성되어 있어도 좋다.
또, 상술의 실시형태에서는 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)을 드라이 에칭하는 경우에 대해 설명했지만, 사이드로부터의 에칭 속도라고 하는 관점에서는 같은 작용이 발생하므로, 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)을, 에칭액을 이용한 습식 에칭(wet-etching)에도 적용할 수 있다.
또, 상술의 실시형태에서는 액정표시패널에 있어서의 다층막의 형성방법에 대해 설명했지만, 유기EL 표시패널에 있어서의 다층막의 형성방법에도 적용할 수 있다.
또, 상술의 실시형태에서는 박막 트랜지스터를 형성할 때의 다층막의 형성방법에 대해 설명했지만, 박막 트랜지스터를 가지지 않은 배선 회로로서 다층막을 형성하는 경우에도 적용할 수 있다.
또, 상술의 실시형태에서는 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)에 콘택트홀을 형성하는 경우에 대해 설명했지만, 이 콘택트홀(Ho)은 주위가 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)에 의해서 완전하게 둘러싸이는 형상으로 형성되는 것이라도 좋고, 도 19에 나타내는 바와 같이, 미리 정한 방향이 제 1 절연층(20), 제 2 절연층(25) 및 제 3 절연층(26)으로부터 개방 상태로 형성되는 것이라도 좋다.
1: 표시패널 2, 3: 기판
5: 액정층 7: 화소전극
8: 박막 트랜지스터 9: 주사선
10: 신호선 11: 정전기 보호용링
13, 15: 정전기 보호소자 20, 25, 26: 절연층
29, 30, 31, 32, 33: 콘택트 영역 40, 41, 42: 도전층
G1, G2, G3: 게이트전극 D1, D2, D3: 드레인전극
S1, S2, S3: 소스전극
5: 액정층 7: 화소전극
8: 박막 트랜지스터 9: 주사선
10: 신호선 11: 정전기 보호용링
13, 15: 정전기 보호소자 20, 25, 26: 절연층
29, 30, 31, 32, 33: 콘택트 영역 40, 41, 42: 도전층
G1, G2, G3: 게이트전극 D1, D2, D3: 드레인전극
S1, S2, S3: 소스전극
Claims (26)
- 기판 위에 제 1 도전층을 성막하는 공정과,
상기 제 1 도전층 위에 제 1 질화 실리콘층을 성막하는 공정과,
상기 제 1 질화 실리콘층 위에 제 2 도전층을 성막하고, 상기 성막한 제 2 도전층을 패터닝하는 공정과,
패터닝된 상기 제 2 도전층을 덮도록 상기 기판 위에 제 2 질화 실리콘층을 성막하는 공정과,
상기 제 2 질화 실리콘층 위에 제 3 질화 실리콘층을 성막하는 공정과,
CF4 또는 SF6이 포함되는 에칭 가스에 의해, 상기 제 1 질화 실리콘층, 상기 제 2 질화 실리콘층 및 상기 제 3 질화 실리콘층에 대해 상기 제 1 도전층의 적어도 일부를 노출시키는 콘택트홀을 일괄 형성하는 공정을 갖고,
상기 제 3 질화 실리콘층을 성막하는 공정은 질소의 함유량이 상기 제 2 질화 실리콘층보다도 많아지도록 상기 제 3 질화 실리콘층을 성막하는 것에 의해서, CF4 또는 SF6이 포함되는 에칭 가스로 에칭되는 속도가 상기 제 2 질화 실리콘층보다도 빨라지도록 상기 제 3 질화 실리콘층을 성막하는 것을 포함하는 것을 특징으로 하는 다층막의 형성방법. - 삭제
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 콘택트홀을 형성한 후에 상기 콘택트홀이 형성된 영역에 제 3 도전층을 성막하는 공정을 포함하는 것을 특징으로 하는 다층막의 형성방법. - 제 1 항에 있어서,
상기 제 2 질화 실리콘층의 층 두께가 1500Å 이상이고,
상기 제 3 질화 실리콘층의 층 두께가 20～300Å인 것을 특징으로 하는 다층막의 형성방법. - 제 1 항에 있어서,
상기 제 1 질화 실리콘층을 성막하는 공정은 질소의 함유량이 상기 제 2 질화 실리콘층과 동등하게 되도록 상기 제 1 질화 실리콘층을 성막하는 것을 포함하는 것을 특징으로 하는 다층막의 형성방법. - 제 1 항에 있어서,
상기 제 1 질화 실리콘층, 상기 제 2 질화 실리콘층 및 상기 제 3 질화 실리콘층은 적어도 실린과 암모니아를 포함하는 프로세스 가스를 이용한 CVD에 의해 성막하는 것을 특징으로 하는 다층막의 형성방법. - 제 8 항에 있어서,
상기 제 1 질화 실리콘층을 성막하는 공정은 프로세스 가스의 유량을, 상기 제 2 질화 실리콘층을 성막할 때의 유량과 동일하게 해서, 상기 제 1 질화 실리콘층을 성막하는 것을 포함하고,
상기 제 3 질화 실리콘층을 성막하는 공정은 프로세스 가스의 유량을, 상기 제 2 질화 실리콘층을 성막할 때의 유량에 대해 암모니아의 유량을 많게 해서, 상기 제 3 질화 실리콘층을 성막하는 것을 포함하는 것을 특징으로 하는 다층막의 형성방법. - 제 1 항에 있어서,
상기 에칭 가스는 산소를 포함하는 것을 특징으로 하는 다층막의 형성방법. - 제 1 항에 있어서,
상기 에칭 가스는 질소를 포함하는 것을 특징으로 하는 다층막의 형성방법. - 삭제
- 삭제
- 삭제
- 삭제
- 기판 위에 제 1 도전층을 성막하는 공정과,
상기 제 1 도전층을 패터닝함으로써, 적어도 주사선 및 게이트전극을 형성하는 공정과,
상기 게이트전극 및 상기 주사선을 덮도록 상기 기판 위에 제 1 질화 실리콘층을 성막하는 공정과,
상기 제 1 질화 실리콘층 위에 제 2 도전층을 성막하는 공정과,
상기 제 2 도전층을 패터닝함으로써, 적어도 신호선, 드레인전극 및 소스전극을 형성하는 공정과,
상기 신호선, 상기 드레인전극 및 상기 소스전극을 덮도록 상기 기판 위에 제 2 질화 실리콘층을 성막하는 공정과,
상기 제 2 질화 실리콘층 위에 제 3 질화 실리콘층을 성막하는 공정과,
CF4 또는 SF6이 포함되는 에칭 가스에 의해, 상기 제 1 질화 실리콘층, 상기 제 2 질화 실리콘층 및 상기 제 3 질화 실리콘층에 대해 상기 주사선의 일부를 노출시키는 콘택트홀을 일괄 형성하는 공정을 갖고,
상기 제 3 질화 실리콘층을 성막하는 공정은 질소의 함유량이 상기 제 2 질화 실리콘층보다도 많아지도록 상기 제 3 질화 실리콘층을 성막하는 것에 의해서, CF4 또는 SF6이 포함되는 에칭 가스로 에칭되는 속도가 상기 제 2 질화 실리콘층보다도 빨라지도록 상기 제 3 질화 실리콘층을 성막하는 것을 포함하는 것을 특징으로 하는 표시패널의 제조방법. - 제 17 항에 있어서,
상기 제 1 질화 실리콘층을 성막하는 공정은 질소의 함유량이 상기 제 2 질화 실리콘층과 동등하게 되도록 상기 제 1 질화 실리콘층을 성막하는 것을 포함하는 것을 특징으로 하는 표시패널의 제조방법. - 삭제
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| KR100318838B1 (ko) * | 1995-11-27 | 2002-09-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치제작방법 |
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| CN101789402B (zh) | 2015-04-01 |
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