WO2012056663A1 - 回路基板及びその製造方法並びに表示装置 - Google Patents

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insulating film
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博章 古川
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    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate

Definitions

  • the present invention relates to a circuit board, a manufacturing method thereof, and a display device.
  • the liquid crystal display device includes a TFT substrate which is a circuit substrate, a counter substrate disposed to face the TFT substrate, and a liquid crystal layer sealed between the TFT substrate and the counter substrate.
  • the liquid crystal display device has a plurality of pixels formed in a matrix.
  • a pixel electrode and a TFT (thin film transistor) connected to the pixel electrode are formed for each pixel.
  • the TFT substrate has a glass substrate, a silicon layer formed on the surface of the glass substrate, a gate insulating film covering the silicon layer, and an interlayer insulating film covering the gate insulating film.
  • the silicon layer constitutes a TFT.
  • a contact hole is formed in the interlayer insulating film at a position above the silicon layer.
  • the wiring formed on the interlayer insulating film is connected to the silicon layer through a contact hole.
  • FIG. 21 is an enlarged cross-sectional view of the TFT substrate 100 in which the conventional contact hole 105 is formed
  • a gate insulating film 103 and an interlayer insulating film stacked on the glass substrate 101 are used. Dry etching is performed on the film 104 through the resist film 106. At this time, the silicon layer 102 below the gate insulating film 103 and the glass substrate 101 may be excessively etched.
  • the wiring 107 is formed inside the interlayer insulating film 104 and the contact hole 105 as shown in FIG. 22 which is an enlarged sectional view of the TFT substrate 100 on which the conventional wiring 107 is formed.
  • the contact area between the wiring 107 and the silicon layer 102 is only a cross-sectional area of the silicon layer 102 of the thin film, and becomes extremely small. As a result, there is a problem in that contact resistance increases and connection failure occurs.
  • Patent Document 1 discloses a method of forming a contact hole by combining dry etching and wet etching.
  • a contact hole 105 is formed in the gate insulating film 103 and the interlayer insulating film 104 so as to penetrate the silicon layer 102 by dry etching.
  • the upper insulating film of the silicon layer 102 and the lower glass substrate 101 are isotropically etched by wet etching, so that the upper and lower surfaces of the silicon layer 102 are exposed on the contact hole 105 side.
  • FIG. 23 which is an enlarged cross-sectional view of the TFT substrate 100 on which the conventional wiring 107 is formed, the wiring 107 is formed in a state in which the silicon layer 102 protrudes in a ring shape in the contact hole 109. As a result, the contact area between the wiring 107 and the silicon layer 102 is increased.
  • the wiring (second conductive film) 107 is formed by sputtering, it is difficult to reliably sputter the lower side of the silicon layer (first conductive film) 102 protruding in a ring shape. As a result of the disconnection easily occurring in the conductive film 107, there is a possibility that problems such as heat generation due to poor contact may occur.
  • the present invention has been made in view of such a point, and the main object thereof is to form a contact hole in the first conductive film and the insulating layer laminated on the substrate, In the circuit board in which the second conductive film is connected to the first conductive film, the contact area between the second conductive film and the first conductive film in the contact hole is increased as much as possible while the second conductive film in the contact hole is increased. 2 It is to prevent disconnection of the conductive film.
  • a circuit board includes an insulating substrate, a first insulating layer formed on the insulating substrate, and a first conductive layer formed on the first insulating layer.
  • the display device includes a first substrate as the circuit substrate and a second substrate disposed to face the first substrate.
  • the method for manufacturing a circuit board according to the present invention includes a step of forming a first insulating layer on an insulating substrate, a step of forming a first conductive film on the first insulating layer, and the first conductive film. Forming a second insulating layer on the first insulating layer to cover the first insulating layer, forming a contact hole extending over the first insulating layer, the first conductive film, and the second insulating layer; Forming a second conductive film connected to the first conductive film in the contact hole.
  • the step of forming the contact hole includes a first dry etching step and a second dry etching step performed after the first dry etching step.
  • the second insulating layer, the first conductive film, and the first insulating layer are dry-etched to span the second insulating layer, the first conductive film, and the first insulating layer.
  • the second insulating layer constituting the hole portion is dried so that the first conductive film constituting the hole portion is not etched. Etching forms the contact hole in which the inner diameter of the second insulating layer is larger than the inner diameters of the first conductive film and the first insulating layer.
  • the circuit board and the display device including the circuit board include not only the inner wall surface of the first conductive film forming the contact hole but also the first conductive film in the contact hole on the surface opposite to the insulating substrate. Since the first conductive film and the second conductive film are connected in contact with each other, the contact area between the first conductive film and the second conductive film can be increased, and the contact resistance can be suitably reduced. .
  • the contact hole is formed so that the inner diameter of the portion formed in the second insulating layer is larger than the inner diameter of the portion formed in the first conductive film and the first insulating layer. Residual chemicals in the hole and uneven drying can be suppressed. Therefore, disconnection of the second conductive layer formed in the contact hole can be prevented.
  • disconnection of the second conductive layer in the contact hole can be prevented while increasing the contact area between the second conductive layer and the first conductive layer in the contact hole.
  • FIG. 1 is an enlarged cross-sectional view showing a part of the TFT substrate according to the first embodiment.
  • FIG. 2 is an enlarged sectional view showing the contact hole.
  • FIG. 3 is a cross-sectional view showing the contact hole further enlarged.
  • FIG. 4 is a cross-sectional view showing a schematic structure of the liquid crystal display device.
  • FIG. 5 is a cross-sectional view showing a resist film formed on the surface of the interlayer insulating film.
  • FIG. 6 is a cross-sectional view showing a hole portion formed by the first dry etching process.
  • FIG. 7 is a cross-sectional view showing a contact hole formed by the second dry etching process.
  • FIG. 8 is an enlarged sectional view showing a part of the TFT substrate according to the second embodiment.
  • FIG. 9 is an enlarged sectional view showing the contact hole.
  • FIG. 10 is a cross-sectional view showing the hole formed by the first dry etching process.
  • FIG. 11 is a cross-sectional view showing a contact hole formed by the second dry etching process.
  • FIG. 12 is a cross-sectional view showing a conventional wiring routing structure.
  • FIG. 13 is a cross-sectional view showing the wiring routing structure of the second embodiment.
  • FIG. 14 is an enlarged sectional view showing a part of the TFT substrate according to the third embodiment.
  • FIG. 15 is a cross-sectional view showing a resist film formed on the surface of the interlayer insulating film.
  • FIG. 16 is a cross-sectional view showing a hole formed by the first dry etching process.
  • FIG. 17 is a cross-sectional view showing a contact hole formed by the second dry etching process.
  • FIG. 18 is an enlarged cross-sectional view showing a part of the TFT substrate 11 according to the fourth embodiment.
  • FIG. 19 is a cross-sectional view showing a hole formed by the first dry etching process.
  • FIG. 20 is a cross-sectional view showing a contact hole formed by the second dry etching process.
  • FIG. 21 is an enlarged cross-sectional view of a TFT substrate on which a conventional contact hole is formed.
  • FIG. 22 is an enlarged sectional view of a TFT substrate on which a conventional wiring is formed.
  • FIG. 23 is an enlarged sectional view of a TFT substrate on which a conventional wiring is formed.
  • Embodiment 1 of the Invention 1 to 7 show Embodiment 1 of the present invention.
  • FIG. 1 is an enlarged cross-sectional view showing a part of the TFT substrate 11.
  • FIG. 2 is an enlarged sectional view showing the contact hole 37.
  • FIG. 3 is a cross-sectional view showing the contact hole 37 further enlarged.
  • FIG. 4 is a cross-sectional view showing a schematic structure of the liquid crystal display device 1.
  • TFT substrate 11 as a circuit member and a liquid crystal display device 1 as a display device including the TFT substrate 11 will be described.
  • the liquid crystal display device 1 is encapsulated by a TFT substrate 11, a counter substrate 12 disposed to face the TFT substrate 11, and a seal member 14 between the TFT substrate 11 and the counter substrate 12.
  • the liquid crystal layer 13 is provided.
  • the liquid crystal display device 1 has a plurality of pixels (not shown) formed in a matrix. On the TFT substrate 11, pixel electrodes (not shown) and TFTs (thin film transistors) connected thereto are formed for each pixel.
  • the TFT substrate 11 includes a glass substrate 21 as an insulating substrate, a buffer layer 22 that is a first insulating layer formed on the glass substrate 21, and a TFT 23 formed on the buffer layer 22. And have.
  • the TFT 23 includes a semiconductor layer 24 formed on the buffer layer 22 and a gate electrode 25 disposed so as to face the semiconductor layer 24.
  • the semiconductor layer 24 has a channel region 26 facing the gate electrode 25, and a drain region 27 and a source region 28 as a first conductive film provided so as to sandwich the channel region 26.
  • a source electrode 29 as a second conductive film is connected to the source region 28, while a drain electrode 30 as a second conductive film is connected to the drain region 27.
  • a pixel electrode 31 is connected to the drain electrode 30.
  • the buffer layer 22 is formed of, for example, a laminated film of SiO 2 and SiNO, SiO 2 or SiN.
  • the semiconductor layer 24 is formed on the surface of the buffer layer 22 and is made of, for example, continuous grain silicon (also referred to as CG silicon), low temperature poly silicon (LPS), or amorphous silicon. Is formed.
  • second insulating layers 33 and 35 are formed so as to cover the semiconductor layer 24.
  • the second insulating layers 33 and 35 of the present embodiment are constituted by the gate insulating film 33 and the interlayer insulating film 35.
  • the gate insulating film 33 is formed on the surface of the buffer layer 22 so as to cover the semiconductor layer 24, and is formed of, for example, SiO 2 , SiN, or a stacked film of SiN and SiO 2 .
  • the gate electrode 25 On the surface of the gate insulating film 33, the gate electrode 25 is formed, and a wiring portion 34 is formed at a lateral position away from the TFT 23.
  • the wiring part 34 is a wiring electrically connected to the gate electrode 25.
  • the gate electrode 25 and the wiring part 34 are made of the same material as each other, and are formed of, for example, a laminated film of W and TaN, a laminated film of Mo, MoW, or Ti and Al.
  • the interlayer insulating film 35 is formed on the surface of the gate insulating film 33 so as to cover the gate electrode 25 and the wiring part 34.
  • Interlayer insulating film 35 is, for example, SiO 2 and SiN stacked film of, SiO 2 and SiN and SiO 2 and laminated films of, is formed by SiO 2, or SiN.
  • a hole 37 is formed.
  • the contact hole 37 has the inner diameter of the portion formed in the semiconductor layer 24 substantially the same as the inner diameter of the portion formed in the buffer layer 22, and the gate insulating film 33 and The inner diameter of the portion formed in the interlayer insulating film 35 is larger than the inner diameter of the portions formed in the semiconductor layer 24 and the buffer layer 22.
  • the inner wall surface of the semiconductor layer 24 constituting the contact hole 37 and the inner wall surface of the buffer layer 22 constituting the contact hole 37 constitute a wall surface extending without a step in the normal direction of the surface of the glass substrate 21.
  • the cross section of the contact hole 37 in the normal direction of the surface of the glass substrate 21 is formed in a step shape.
  • the inner diameter b of the contact hole 37 formed in the semiconductor layer 24 and the buffer layer 22 is, for example, 2 ⁇ m or more, and preferably 4 ⁇ m.
  • the width a of the semiconductor layer 24 exposed in the contact hole 37 is preferably, for example, 0.5 ⁇ m or more.
  • a drain electrode 30 and a source electrode 29 which are second conductive films connected to the drain region 27 or the source region 28 in the contact hole 37 are formed on the surface of the interlayer insulating film 35 and inside the contact hole 37. .
  • the drain electrode 30 and the source electrode 29 are respectively connected in contact with the surface of the semiconductor layer 24 opposite to the glass substrate 21 in the contact hole 37 and the inner wall surface of the semiconductor layer 24 forming the contact hole 37. Yes.
  • a contact hole 38 penetrating the interlayer insulating film 35 is formed above the wiring portion 34.
  • An electrode portion 40 is formed on the surface of the interlayer insulating film 35 and inside the contact hole 38. The electrode part 40 is connected to the wiring part 34 in the contact hole 38.
  • the drain electrode 30, the source electrode 29, and the electrode unit 40 are, for example, a laminated film of Ti, Al, and Ti, a laminated film of TiN, Al, and TiN, a laminated film of Mo, Al—Nd, and Mo, or Mo And a laminated film of Al and Mo.
  • a protective film 41 made of a photosensitive resin is formed on the interlayer insulating film 35.
  • the protective film 41 is also filled inside the recessed electrode portion 40 and the source electrode 29, respectively.
  • a pixel electrode 31 is formed on the surface of the protective film 41 and on the inner side of the drain electrode 30. That is, the pixel electrode 31 is connected to the drain electrode 30.
  • the pixel electrode 31 is formed of a transparent conductive film such as ITO (IndiumInTin Oxide) or IZO (Indium Zinc Oxide).
  • FIG. 5 is a cross-sectional view showing the resist film 44 formed on the surface of the interlayer insulating film 35.
  • FIG. 6 is a cross-sectional view showing the hole portions 43 and 47 formed by the first dry etching process.
  • FIG. 7 is a cross-sectional view showing the contact holes 37 and 38 formed by the second dry etching process.
  • the liquid crystal display device 1 is manufactured by bonding a TFT substrate 11 and a counter substrate 12 manufactured in advance through a liquid crystal layer 13 and a seal member 14, respectively.
  • the sealing member 14 is drawn in a rectangular frame shape on the counter substrate 12, and the liquid crystal material is dropped into the frame of the sealing member 14 and supplied.
  • the counter substrate 12 is aligned and attached to the TFT substrate 11.
  • the sealing member 14 is cured by irradiating the sealing member with ultraviolet rays.
  • the sealing member 14 may be drawn not on the counter substrate 12 but on the TFT substrate 11.
  • the buffer layer 22 is formed on the glass substrate 21.
  • a SiO 2 film is formed on the surface of the glass substrate 21 by the CVD method
  • a SiNO film is formed on the surface of the SiO 2 film by the CVD method.
  • the buffer layer 22 having a thickness of 100 nm to 400 nm is formed.
  • the semiconductor layer 24 is formed on the buffer layer 22.
  • a continuous grain boundary crystalline silicon film is formed by depositing and crystallizing a silicon film with a thickness of 30 nm to 100 nm on the surface of the buffer layer 22. Thereafter, the continuous grain boundary crystalline silicon film is formed into a predetermined shape by photolithography and etching.
  • a gate insulating film 33 as a second insulating layer is formed on the buffer layer 22 so as to cover the semiconductor layer 24. That is, a SiO 2 film having a thickness of 50 nm to 200 nm is formed by CVD so as to cover the semiconductor layer 24 on the surface of the buffer layer 22.
  • a gate material for example, a TaN film and a W film are formed in this order on the surface of the gate insulating film 33 by sputtering. Thereafter, the gate electrode 25 and the wiring part 34 having a predetermined shape are formed by performing photolithography and etching on the gate material layer.
  • an interlayer insulating film 35 is formed on the surface of the gate insulating film 33 so as to cover the gate electrode 25 and the wiring part 34. That is, the SIN film and the SiO 2 film are laminated in this order on the surface of the gate insulating film 33 by the CVD method to form an interlayer insulating film 35 of 300 nm to 1000 nm.
  • a contact hole 37 extending over the buffer layer 22, the semiconductor layer 24, the gate insulating film 33 and the interlayer insulating film 35 is formed.
  • a contact hole 38 penetrating the interlayer insulating film 35 is formed on the wiring portion 34.
  • the step of forming the contact hole includes a first dry etching step and a second dry etching step performed after the first dry etching step.
  • the interlayer insulating film 35, the gate insulating film 33, the semiconductor layer 24, and the buffer layer 22 are dry-etched, and the interlayer insulating film 35, the gate insulating film 33 Then, a hole portion 43 extending over the semiconductor layer 24 and the buffer layer 22 is formed.
  • a resist film 44 is formed on the surface of the interlayer insulating film 35.
  • a first opening 45 is formed above the drain region 27 and the source region 28 of the semiconductor layer 24, and a second opening 46 is formed above the wiring portion 34.
  • an etching gas for example, SF 6 , O 2 , Ar, and H 2 .
  • the interlayer insulating film 35 and the like exposed from the first opening 45 and the second opening 46 are dry-etched using an etching gas including the like. That is, the difference in etching rate between the semiconductor layer 24 and the second insulating layers 33 and 35 under the same conditions is relatively small.
  • a hole 43 is formed below the first opening 45 to reach the buffer layer 22 through the interlayer insulating film 35, the gate insulating film 33, and the semiconductor layer 24.
  • a hole 47 that penetrates the interlayer insulating film 35 is formed below the second opening 46.
  • the hole portion 47 does not penetrate the wiring portion 34.
  • the interlayer insulating film 35 and the gate insulating film constituting the hole portion 43 are prevented so that the semiconductor layer 24 constituting the hole portion 43 is not etched.
  • 33 is dry-etched to form a contact hole 37 in which the inner diameter of the interlayer insulating film 35 and the gate insulating film 33 is larger than the inner diameter of the semiconductor layer 24 and the buffer layer 22.
  • the interlayer insulating film 35 constituting the hole portion 47 is dry-etched to form a contact hole 38.
  • an etching gas for example, C 4 F 8 , CF 4 , O 2 , Ar
  • an etching gas containing H 2 or the like that is, the difference in etching rate between the semiconductor layer 24 and the second insulating layers 33 and 35 under the same conditions is relatively large, and the second insulating layers 33 and 35 are etched without almost etching the semiconductor layer 24.
  • the resist film 44 is also slightly etched, and the inner diameters of the first opening 45 and the second opening 46 are increased. Therefore, the interlayer insulating film 35 and the gate insulating film 33 are also etched so that the inner diameters of the hole portions 43 and 47 are increased. As a result, as shown in FIG.
  • the resist film 44 is peeled off from the surface of the interlayer insulating film 35 with a stripping solution containing a chemical such as a solvent or an alkaline solution. Subsequently, the substrate from which the resist film 44 has been removed is washed with pure water, for example, and then sufficiently dried.
  • the drain electrode 30 and the source electrode 29 connected to the semiconductor layer 24 are formed in the contact hole 37, and the electrode part 40 connected to the wiring part 34 is formed in the contact hole 38.
  • a laminated film of, for example, Ti, Al, and Ti is formed on the surface of the interlayer insulating film 35 in which the contact holes 37 and 38 are formed by sputtering, etc., and photolithography and etching are performed, as shown in FIG.
  • the drain electrode 30, the source electrode 29, and the electrode part 40 are formed.
  • a photosensitive resin film is applied so as to cover the drain electrode 30 and the like, and a protective film 41 is formed.
  • a contact hole 39 is formed in the protective film 41 at a position above the drain electrode 30.
  • a transparent conductive film such as ITO is formed on the surface of the protective film 41 and the inside of the contact hole 39, and the pixel electrode 31 is formed by etching the transparent conductive film.
  • an alignment film (not shown) is formed so as to cover the pixel electrode 31, and the TFT substrate 11 is manufactured.
  • Embodiment 1- Therefore, according to the first embodiment, not only the inner wall surface of the semiconductor layer 24 forming the contact hole 37 but also the surface of the semiconductor layer 24 in the contact hole 37 opposite to the glass substrate 21 Since the drain electrode 30 and the source electrode 29 are connected in contact with each other, the contact area between the semiconductor layer 24 and the drain electrode 30 and the source electrode 29 can be increased, and the contact resistance can be suitably reduced.
  • the contact hole 37 is formed such that the inner diameters of the portions formed in the interlayer insulating film 35 and the gate insulating film 33 are larger than the inner diameters of the portions formed in the semiconductor layer 24 and the buffer layer 22.
  • the inner diameter of the portion formed in 24 is substantially the same as the inner diameter of the portion formed in the buffer layer 22. That is, since an overhang does not occur in the contact hole 37, it is possible to suppress the remaining of the chemical in the contact hole 37 and the drying unevenness in the manufacturing process. Therefore, disconnection of the drain electrode 30 and the source electrode 29 formed in the contact hole 37 can be prevented.
  • Embodiment 2 of the Invention >> 8 to 13 show Embodiment 2 of the present invention.
  • FIG. 8 is an enlarged cross-sectional view showing a part of the TFT substrate according to the second embodiment.
  • FIG. 9 is an enlarged sectional view showing the contact hole.
  • FIG. 12 is a cross-sectional view showing a conventional wiring routing structure.
  • FIG. 13 is a cross-sectional view showing the wiring routing structure of the second embodiment.
  • the light shielding film 51 as the third conductive film connected to the source electrode 29 is provided in the first embodiment.
  • the TFT substrate 11 in Embodiment 2 has a third conductive film 51 formed on the glass substrate 21 as shown in FIG.
  • the third conductive film 51 is a light shielding film 51 and is formed of, for example, a laminated film of W and TaN, Mo, MoW, or a laminated film of Ti and Al.
  • the light shielding film 51 constitutes a wiring routing structure 60 routed from the source electrode 29.
  • the light shielding film 51 includes a light shielding film 51 a formed below the source region 28 and a light shielding film 51 b provided on the side of the light shielding film 51 a, and each is covered with the buffer layer 22.
  • the light shielding film 51a and the light shielding film 51b are electrically connected.
  • the contact hole 37 penetrating the source region 28 is formed above the light shielding film 51a, and its lower end extends to reach the light shielding film 51a.
  • the source electrode 29 is connected to the light shielding film 51 a through the contact hole 37.
  • the inner diameter b of the contact hole 37 formed in the semiconductor layer 24 and the buffer layer 22 is, for example, 2 ⁇ m or more, and preferably 4 ⁇ m.
  • the width a of the semiconductor layer 24 exposed in the contact hole 37 is preferably, for example, 0.5 ⁇ m or more.
  • a contact hole 53 is formed in the interlayer insulating film 35, the gate insulating film 33, and the buffer layer 22 at a position above the light shielding film 51b.
  • the contact hole 53 penetrates the buffer layer 22 on the light shielding film 51b.
  • An electrode portion 54 is formed of the same material as that of the drain electrode 30 and the like inside the contact hole 53 and on the surface of the interlayer insulating film 35.
  • the electrode part 54 is connected to the light shielding film 51 b in the contact hole 53.
  • a wiring routing structure 60 is formed from the source electrode 29 to the electrode portion 54 through the semiconductor layer 24 and the light shielding film 51a.
  • the light shielding film 51a and the light shielding film 51b may be formed so as to constitute independent wirings, not necessarily the same routing wiring.
  • FIG. 10 is a cross-sectional view showing the hole portions 43, 47, and 48 formed by the first dry etching process.
  • FIG. 11 is a cross-sectional view showing the contact holes 37, 38, 53 formed by the second dry etching process.
  • the light shielding films 51a and 51b are formed by etching a Mo film formed on the glass substrate 21 by a sputtering method or the like into a predetermined shape.
  • the buffer layer 22 is formed on the glass substrate 21 so as to cover the light shielding films 51a and 51b. Thereafter, as in the first embodiment, the semiconductor layer 24, the gate insulating film 33, the gate electrode 25, the wiring portion 34, and the interlayer insulating film 35 are formed.
  • the contact hole 37 is formed above the light shielding films 51a and 51b. Also in this embodiment, the first dry etching step and the second dry etching step are performed.
  • the interlayer insulating film 35, the gate insulating film 33, the semiconductor layer 24, and the buffer layer 22 are dry-etched, and the interlayer insulating film 35, the gate insulating film 33, the semiconductor layer 24 and a hole 43 extending across the buffer layer 22 are formed.
  • the interlayer insulating film 35, the gate insulating film 33, and the buffer layer 22 are dry-etched to form a hole 48 that extends across the interlayer insulating film 35, the gate insulating film 33, and the buffer layer 22.
  • a resist film 44 is formed on the surface of the interlayer insulating film 35.
  • a first opening 45 is formed above the drain region 27 and the source region 28 of the semiconductor layer 24, and a second opening 46 is formed above the wiring portion 34. Further, a third opening 49 is formed above the light shielding film 51b.
  • an etching gas for example, SF 6 , O 2 , Ar, and H 2 .
  • the interlayer insulating film 35 and the like exposed from the first opening 45 and the second opening 46 are dry-etched using an etching gas including the like. That is, the difference in etching rate between the semiconductor layer 24 and the second insulating layers 33 and 35 under the same conditions is relatively small.
  • a hole 43 is formed below the first opening 45 to reach the buffer layer 22 through the interlayer insulating film 35, the gate insulating film 33, and the semiconductor layer 24.
  • a hole 47 that penetrates the interlayer insulating film 35 is formed below the second opening 46.
  • a hole 48 that penetrates the interlayer insulating film 35 and the gate insulating film 33 and reaches the buffer layer 22 is formed below the third opening 49.
  • the light shielding film 51 b is exposed from the buffer layer 22 in the hole portion 48.
  • the interlayer insulating film 35 and the gate insulating film constituting the hole portion 43 are prevented so that the semiconductor layer 24 constituting the hole portion 43 is not etched.
  • 33 is dry-etched to form a contact hole 37 in which the inner diameter of the interlayer insulating film 35 and the gate insulating film 33 is larger than the inner diameter of the semiconductor layer 24 and the buffer layer 22.
  • the interlayer insulating film 35 constituting the hole portion 47 is dry-etched to form a contact hole 38.
  • the contact hole 53 is formed by dry etching the interlayer insulating film 35, the gate insulating film 33, and the buffer layer 22 constituting the hole portion 48.
  • an etching gas for example, C 4 F 8 , CF 4 , O 2 , Ar
  • an etching gas containing H 2 or the like that is, the difference in etching rate between the semiconductor layer 24 and the second insulating layers 33 and 35 under the same conditions is relatively large, and the second insulating layers 33 and 35 are etched without almost etching the semiconductor layer 24.
  • the resist film 44 is also slightly etched, and the inner diameters of the first opening 45, the second opening 46, and the third opening 49 are increased. Therefore, the interlayer insulating film 35 and the gate insulating film 33 are also etched so that the inner diameters of the hole portions 43, 47, and 48 are increased. As a result, as shown in FIG. 11, a contact hole 37 having a stepped cross section and contact holes 38 and 53 are formed.
  • the resist film 44 is peeled off from the surface of the interlayer insulating film 35 with a stripping solution containing a chemical such as a solvent or an alkaline solution. Subsequently, the substrate from which the resist film 44 has been removed is washed with pure water, for example, and then sufficiently dried.
  • the drain electrode 30 and the source electrode 29 connected to the semiconductor layer 24 are formed in the contact hole 37.
  • the source electrode 29 is connected to both the semiconductor layer 24 and the light shielding film 51a.
  • the electrode part 40 connected to the wiring part 34 is formed in the contact hole 38, and the electrode part 54 connected to the light shielding film 51 b is formed in the contact hole 53.
  • a laminated film of Ti, Al, and Ti is formed on the surface of the interlayer insulating film 35 in which the contact holes 37, 38, 53 are formed by sputtering, etc., and photolithography and etching are performed. As shown, the drain electrode 30, the source electrode 29, and the electrode portions 40 and 54 are formed.
  • the protective film 41, the pixel electrode 31 and the like are formed to manufacture the TFT substrate 11.
  • the contact area between the semiconductor layer 24, the drain electrode 30 and the source electrode 29 can be increased, and the contact resistance can be suitably reduced.
  • the disconnection of the drain electrode 30 and the source electrode 29 formed in the contact hole 37 can be prevented.
  • the source electrode 29 is connected to both the light shielding film 51 a provided in the region overlapping with the semiconductor layer 24 and the semiconductor layer 24, a wiring for routing the wiring from the source electrode 29
  • the area required for the routing structure 60 can be greatly reduced. As a result, the degree of freedom in circuit design can be increased.
  • the contact hole 55 is formed separately and independently on the side of the contact hole 37 where the source electrode 29 is formed. Then, below the contact hole 55, the electrode part 56 drawn from the source electrode 29 and the wiring part 57 formed below the gate insulating film 33 are connected. Therefore, the area necessary for the wiring routing structure 61 has to be relatively large.
  • a light shielding film 51a is arranged below the contact hole 37 in which the source electrode 29 is formed, and the source electrode 29 is disposed on both the semiconductor layer 24 and the light shielding film 51a.
  • the area required for the wiring routing structure 60 can be greatly reduced.
  • Embodiment 3 of the Invention >> 14 to 17 show Embodiment 3 of the present invention.
  • FIG. 14 is an enlarged cross-sectional view showing a part of the TFT substrate 11 according to the third embodiment.
  • FIG. 15 is a cross-sectional view showing a resist film 44 formed on the surface of the interlayer insulating film 35.
  • FIG. 16 is a cross-sectional view showing the hole portions 43 and 47 formed by the first dry etching process.
  • FIG. 17 is a cross-sectional view showing the contact holes 37 and 38 formed by the second dry etching process.
  • the TFT 23 is a top gate type, whereas the third embodiment is different in that the TFT 23 is a bottom gate type.
  • the TFT substrate 11 of Embodiment 3 includes a glass substrate 21 as an insulating substrate, a buffer layer 22 that is a first insulating layer formed on the glass substrate 21, and a buffer layer 22.
  • the TFT 23 is formed.
  • the TFT 23 includes a gate electrode 25 formed on the buffer layer 22 and a semiconductor layer 24 disposed to face the gate electrode 25.
  • the semiconductor layer 24 has a channel region 26 facing the gate electrode 25, and a drain region 27 and a source region 28 as a first conductive film provided so as to sandwich the channel region 26.
  • a source electrode 29 as a second conductive film is connected to the source region 28, while a drain electrode 30 as a second conductive film is connected to the drain region 27.
  • a pixel electrode 31 is connected to the drain electrode 30.
  • the gate electrode 25 and the wiring part 34 are formed on the surface of the buffer layer 22.
  • a gate insulating film 33 is formed on the buffer layer 22 so as to cover the gate electrode 25 and the wiring part 34.
  • An interlayer insulating film 35 is formed on the gate insulating film 33 so as to cover the semiconductor layer 24.
  • the second insulating layer 35 of the present embodiment is configured by the interlayer insulating film 35, while the first insulating layers 22 and 33 of the present embodiment are configured by the buffer layer 22 and the gate insulating film 33.
  • the contact hole 37 of this embodiment is formed above the drain region 27 and the source region 28.
  • the contact hole 37 has an inner diameter of a portion formed in the semiconductor layer 24 substantially the same as an inner diameter of portions formed in the gate insulating film 33 and the buffer layer 22, and is formed in the interlayer insulating film 35.
  • the inner diameter of the portion formed is larger than the inner diameter of the portion formed in the semiconductor layer 24, the gate insulating film 33 and the buffer layer 22.
  • a drain electrode 30 and a source electrode 29 which are second conductive films connected to the drain region 27 or the source region 28 in the contact hole 37 are formed on the surface of the interlayer insulating film 35 and inside the contact hole 37. .
  • a contact hole 38 penetrating the interlayer insulating film 35 and the gate insulating film 33 is formed above the wiring portion 34.
  • An electrode portion 40 is formed on the surface of the interlayer insulating film 35 and inside the contact hole 38. The electrode part 40 is connected to the wiring part 34 in the contact hole 38.
  • a protective film 41 made of a photosensitive resin is formed on the interlayer insulating film 35.
  • a pixel electrode 31 is formed on the surface of the protective film 41 and on the inner side of the drain electrode 30.
  • the TFT substrate 11 When manufacturing the TFT substrate 11, first, for example, after a SiO 2 film is formed on the surface of the glass substrate 21 by the CVD method, a SiNO film is formed on the surface of the SiO 2 film by the CVD method. Thus, the buffer layer 22 having a thickness of 100 nm to 400 nm is formed.
  • a gate material for example, a TaN film and a W film are formed in this order on the surface of the buffer layer 22 by sputtering. Thereafter, the gate electrode 25 and the wiring part 34 having a predetermined shape are formed by performing photolithography and etching on the gate material layer.
  • a gate insulating film 33 is formed on the buffer layer 22 so as to cover the gate electrode 25 and the wiring part 34. That is, a SiO 2 film having a thickness of 50 nm to 200 nm is formed on the surface of the buffer layer 22 by the CVD method.
  • a continuous grain boundary crystalline silicon film is formed by forming and crystallizing a silicon film with a thickness of 30 nm to 100 nm on the surface of the gate insulating film 33. Thereafter, a semiconductor layer 24 having a predetermined shape is formed on the continuous grain boundary crystalline silicon film by photolithography and etching.
  • an interlayer insulating film 35 is formed on the surface of the gate insulating film 33 so as to cover the semiconductor layer 24. That is, the SIN film and the SiO 2 film are laminated in this order on the surface of the gate insulating film 33 by the CVD method to form an interlayer insulating film 35 of 300 nm to 1000 nm.
  • contact holes 37 and 38 are formed.
  • the interlayer insulating film 35, the semiconductor layer 24, the gate insulating film 33, and the buffer layer 22 are dry-etched, and the interlayer insulating film 35, the semiconductor layer 24, a hole 43 extending over the gate insulating film 33 and the buffer layer 22 is formed.
  • a resist film 44 is formed on the surface of the interlayer insulating film 35.
  • a first opening 45 is formed above the drain region 27 and the source region 28 of the semiconductor layer 24, and a second opening 46 is formed above the wiring portion 34.
  • an etching gas for example, an etching gas containing SF 6 , O 2 , Ar, H 2, etc.
  • an etching gas containing SF 6 , O 2 , Ar, H 2, etc. with a small selectivity of the second insulating layer (interlayer insulating film 35) to silicon (semiconductor layer 24).
  • a hole 43 is formed below the first opening 45 so as to penetrate the interlayer insulating film 35 and the semiconductor layer 24 and reach the gate insulating film 33.
  • a hole 47 that penetrates the interlayer insulating film 35 and the gate insulating film 33 is formed below the second opening 46.
  • the interlayer insulating film 35 constituting the hole portion 43 is dry-etched so that the semiconductor layer 24 constituting the hole portion 43 is not etched.
  • a contact hole 37 having an inner diameter in the interlayer insulating film 35 larger than the inner diameter in the semiconductor layer 24 and the gate insulating film 33 is formed.
  • the interlayer insulating film 35 and the gate insulating film 33 constituting the hole portion 47 are dry-etched to form a contact hole 38.
  • an etching gas for example, C 4 F 8 , CF 4 , O 2 , Ar, H 2, etc.
  • Containing etching gas That is, the difference in etching rate between the semiconductor layer 24 and the interlayer insulating film 35 under the same conditions is relatively large, and the interlayer insulating film 35 is etched without almost etching the semiconductor layer 24.
  • the resist film 44 is also slightly etched, and the inner diameters of the first opening 45 and the second opening 46 are increased. Therefore, the interlayer insulating film 35 is also etched so that the inner diameters of the hole portions 43 and 47 are increased. As a result, as shown in FIG. 17, a cross-sectional step is formed.
  • the resist film 44 is peeled off from the surface of the interlayer insulating film 35 with a stripping solution containing a chemical such as a solvent or an alkaline solution. Subsequently, the substrate from which the resist film 44 has been removed is washed with pure water, for example, and then sufficiently dried.
  • the drain electrode 30 and the source electrode 29 connected to the semiconductor layer 24 are formed in the contact hole 37, and the electrode part 40 connected to the wiring part 34 is formed in the contact hole 38.
  • the drain electrode 30, the source electrode 29, and the electrode part 40 are formed.
  • a photosensitive resin film is applied so as to cover the drain electrode 30 and the like, and a protective film 41 is formed.
  • a contact hole 39 is formed in the protective film 41 at a position above the drain electrode 30.
  • a transparent conductive film such as ITO is formed on the surface of the protective film 41 and the inside of the contact hole 39, and the pixel electrode 31 is formed by etching the transparent conductive film.
  • the TFT substrate 11 is manufactured.
  • the contact area between the semiconductor layer 24, the drain electrode 30, and the source electrode 29 can be increased, and the contact resistance can be suitably reduced.
  • the disconnection of the drain electrode 30 and the source electrode 29 formed in the contact hole 37 can be prevented.
  • Embodiment 4 of the Invention >> 18 to 20 show Embodiment 4 of the present invention.
  • FIG. 18 is an enlarged cross-sectional view showing a part of the TFT substrate 11 according to the fourth embodiment.
  • FIG. 19 is a cross-sectional view showing the hole portions 43, 47, and 48 formed by the first dry etching process.
  • FIG. 20 is a cross-sectional view showing the contact holes 37, 38, 53 formed by the second dry etching process.
  • the TFT 23 is a top gate type
  • the fourth embodiment is different in that the TFT 23 is a bottom gate type.
  • the TFT substrate 11 in Embodiment 4 has a light shielding film 51 as a third conductive film 51 formed on the glass substrate 21 as shown in FIG.
  • the light shielding film 51 constitutes a wiring routing structure 60 routed from the source electrode 29.
  • the light shielding film 51 includes a light shielding film 51 a formed below the source region 28 and a light shielding film 51 b provided on the side of the light shielding film 51 a, and each is covered with the buffer layer 22.
  • the light shielding film 51a and the light shielding film 51b are electrically connected.
  • the contact hole 37 penetrating the source region 28 is formed above the light shielding film 51a, and its lower end extends to reach the light shielding film 51a.
  • the source electrode 29 is connected to the light shielding film 51 a through the contact hole 37.
  • a contact hole 53 is formed in the interlayer insulating film 35, the gate insulating film 33, and the buffer layer 22 at a position above the light shielding film 51b.
  • the contact hole 53 penetrates the buffer layer 22 on the light shielding film 51b.
  • An electrode portion 54 is formed of the same material as that of the drain electrode 30 and the like inside the contact hole 53 and on the surface of the interlayer insulating film 35.
  • the electrode part 54 is connected to the light shielding film 51 b in the contact hole 53.
  • a wiring routing structure 60 is formed from the source electrode 29 to the electrode portion 54 through the semiconductor layer 24 and the light shielding film 51a.
  • the light shielding film 51a and the light shielding film 51b may be formed so as to constitute independent wirings, not necessarily the same routing wiring.
  • the light shielding films 51a and 51b are formed by etching a Mo film formed on the glass substrate 21 by a sputtering method or the like into a predetermined shape.
  • the buffer layer 22 is formed on the glass substrate 21 so as to cover the light shielding films 51a and 51b.
  • the gate electrode 25, the wiring portion 34, the gate insulating film 33, the semiconductor layer 24, and the interlayer insulating film 35 are formed.
  • the contact hole 37 is formed above the light shielding films 51a and 51b.
  • the first dry etching step as shown in FIG. 19, the interlayer insulating film 35, the semiconductor layer 24, and the gate insulating film 33 are dry-etched to extend over the interlayer insulating film 35, the semiconductor layer 24, and the gate insulating film 33.
  • An extending hole portion 43 is formed.
  • the hole portions 47 and 48 are formed.
  • a resist film 44 is formed on the surface of the interlayer insulating film 35.
  • a first opening 45 is formed above the drain region 27 and the source region 28 of the semiconductor layer 24, and a second opening 46 is formed above the wiring portion 34. Further, a third opening 49 is formed above the light shielding film 51b.
  • an etching gas for example, SF 6 , O 2 , Ar, H 2, etc.
  • etching gas for example, SF 6 , O 2 , Ar, H 2, etc.
  • a hole 43 is formed below the first opening 45 so as to penetrate the interlayer insulating film 35 and the semiconductor layer 24 and reach the gate insulating film 33.
  • a hole 47 that penetrates the interlayer insulating film 35 and the gate insulating film 33 is formed below the second opening 46.
  • a hole 48 that penetrates the interlayer insulating film 35 and reaches the gate insulating film 33 is formed below the third opening 49.
  • the interlayer insulating film 35 constituting the hole portion 43 is dry-etched so that the semiconductor layer 24 constituting the hole portion 43 is not etched.
  • a contact hole 37 is formed in which the inner diameter of the interlayer insulating film 35 is larger than the inner diameters of the semiconductor layer 24, the gate insulating film 33, and the buffer layer 22.
  • the interlayer insulating film 35 and the gate insulating film 33 constituting the hole portion 47 are dry-etched to form a contact hole 38. Further, the interlayer insulating film 35 and the gate insulating film 33 and the buffer layer 22 constituting the hole portion 48 are dry-etched to form a contact hole 53.
  • an etching gas for example, C 4 F 8 , CF 4 , O 2 , Ar, H 2, etc.
  • Containing etching gas That is, the difference in etching rate between the semiconductor layer 24 and the interlayer insulating film 35 under the same conditions is relatively large, and the interlayer insulating film 35 is etched without almost etching the semiconductor layer 24.
  • the resist film 44 is also slightly etched, and the inner diameters of the first opening 45, the second opening 46, and the third opening 49 are increased. Therefore, the interlayer insulating film 35 and the gate insulating film 33 are also etched so that the inner diameters of the hole portions 43, 47, and 48 are increased. As a result, as shown in FIG. 20, a contact hole 37 having a stepped cross section and contact holes 38 and 53 are formed.
  • the resist film 44 is peeled off from the surface of the interlayer insulating film 35 with a stripping solution containing a chemical such as a solvent or an alkaline solution. Subsequently, the substrate from which the resist film 44 has been removed is washed with pure water, for example, and then sufficiently dried.
  • the drain electrode 30 and the source electrode 29 connected to the semiconductor layer 24 are formed in the contact hole 37.
  • the source electrode 29 is connected to both the semiconductor layer 24 and the light shielding film 51a.
  • the electrode part 40 connected to the wiring part 34 is formed in the contact hole 38, and the electrode part 54 connected to the light shielding film 51 b is formed in the contact hole 53.
  • the protective film 41, the pixel electrode 31, and the like are formed, and the TFT substrate 11 is manufactured.
  • the contact area between the semiconductor layer 24, the drain electrode 30, and the source electrode 29 can be increased, and the contact resistance can be suitably reduced.
  • the disconnection of the drain electrode 30 and the source electrode 29 formed in the contact hole 37 can be prevented.
  • the source electrode 29 is connected to both the light shielding film 51 a provided in the region overlapping with the semiconductor layer 24 and the semiconductor layer 24, a wiring for routing the wiring from the source electrode 29
  • the area required for the routing structure 60 can be greatly reduced. As a result, the degree of freedom in circuit design can be increased.
  • the TFT substrate 11 has been described as an example of the circuit substrate.
  • the present invention is not limited to this, and contact holes are formed in the first conductive layer and the insulating layer stacked on the insulating substrate. The same applies to other circuit boards in which the second conductive layer is connected to the first conductive layer in the contact hole.
  • liquid crystal display device has been described as an example of the display device, the present invention is not limited to this, and can be similarly applied to other display devices such as an organic EL display device including the circuit board.
  • the present invention is not limited to the above-described first to fourth embodiments, and the present invention includes a configuration in which these first to fourth embodiments are appropriately combined.
  • the present invention is useful for a circuit board, a manufacturing method thereof, and a display device.
  • Liquid crystal display device 11 TFT substrate (circuit board) 21 Glass substrate (insulating substrate) 22 Buffer layer (first insulating layer) 24 Semiconductor layer (first conductive film) 27 Drain region (first conductive film) 28 Source region (first conductive film) 29 Source electrode (second conductive film) 30 Drain electrode (second conductive film) 31 Pixel electrode 33 Gate insulating film (first insulating layer, second insulating layer) 35 Interlayer insulation film (second insulation layer) 37, 38, 39, 53, 55 Contact hole 43, 47, 48 Hall 51, 51a, 51b Light-shielding film, third conductive film

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

　回路基板は、第１絶縁層、第１導電膜及び第２絶縁層に亘って形成されたコンタクトホールと、コンタクトホール内において第１導電膜に接続された第２導電膜とを備えている。コンタクトホールは、第２絶縁層に形成されている部分の内径が第１導電膜及び第１絶縁層に形成されている部分の内径よりも大きく形成され、第２導電膜は、コンタクトホール内における第１導電膜の上記絶縁性基板と反対側の表面と、コンタクトホールを形成する第１導電膜の内壁面とに接触して接続されている。

Description

回路基板及びその製造方法並びに表示装置
　本発明は、回路基板及びその製造方法並びに表示装置に関するものである。
　近年、例えば液晶表示装置及び有機ＥＬ表示装置等の薄型の表示装置ついて、開発が大きく進められている。例えば、液晶表示装置は、回路基板であるＴＦＴ基板と、このＴＦＴ基板に対向して配置された対向基板と、これらＴＦＴ基板及び対向基板の間に封入された液晶層とを備えている。液晶表示装置は、マトリクス状に形成された複数の画素を有している。ＴＦＴ基板には、各画素毎に画素電極及びこれに接続されたＴＦＴ（薄膜トランジスタ）が形成されている。
　ＴＦＴ基板は、ガラス基板と、ガラス基板の表面に形成されたシリコン層と、シリコン層を覆うゲート絶縁膜と、ゲート絶縁膜を覆う層間絶縁膜とを有している。シリコン層はＴＦＴを構成する。層間絶縁膜には、シリコン層の上方位置においてコンタクトホールが形成されている。そして、層間絶縁膜上に形成された配線は、コンタクトホールを介してシリコン層に接続されている。
　上記コンタクトホールを形成する場合には、従来のコンタクトホール１０５が形成されたＴＦＴ基板１００の拡大断面図である図２１に示すように、ガラス基板１０１上に積層されたゲート絶縁膜１０３及び層間絶縁膜１０４に対し、レジスト膜１０６を介してドライエッチングを行う。このとき、ゲート絶縁膜１０３の下方のシリコン層１０２及びガラス基板１０１まで過剰にエッチングされる虞がある。
　このように過剰にエッチングされると、従来の配線１０７が形成されたＴＦＴ基板１００の拡大断面図である図２２に示すように、配線１０７が層間絶縁膜１０４及びコンタクトホール１０５の内部に形成された状態で、配線１０７とシリコン層１０２との接触面積は、その薄膜のシリコン層１０２の断面の面積だけとなって、非常に小さくなる。その結果、コンタクト抵抗が増大し、さらには接続不良が生じる問題がある。
　これに対し、特許文献１には、ドライエッチングとウェットエッチングとを組み合わせてコンタクトホールを形成する方法が開示されている。この特許文献１のコンタクトホール形成方法では、まず、図２１のように、ドライエッチングによって、シリコン層１０２を貫通するように、ゲート絶縁膜１０３及び層間絶縁膜１０４にコンタクトホール１０５を形成する。
　次に、ウェットエッチングによって、シリコン層１０２の上側の絶縁膜と、下側のガラス基板１０１とを等方性エッチングし、シリコン層１０２の上下両面をコンタクトホール１０５側で露出させる。そうして、従来の配線１０７が形成されたＴＦＴ基板１００の拡大断面図である図２３に示すように、コンタクトホール１０９内でシリコン層１０２をリング状に突き出した状態で配線１０７を形成する。そのことによって、配線１０７とシリコン層１０２との接触面積を大きくしている。
特開平１０－２００１１７号公報
　しかし、上記特許文献２の方法では、コンタクトホール１０９におけるシリコン層（第１導電膜）１０２の下側部分が、リング状に突き出たシリコン層１０２によって遮られるため、洗浄工程やウェットエッチング工程において、当該コンタクトホール１０９の下側部分１１０に薬液が残留したり乾燥ムラが生じる虞がある。
　また、配線（第２導電膜）１０７をスパッタ法によって形成する際に、リング状に突き出たシリコン層（第１導電膜）１０２の下側を確実にスパッタすることが難しいため、配線（第２導電膜）１０７に断線が生じやすくなる結果、接触不良による発熱等の不具合が発生する虞もある。
　本発明は、斯かる点に鑑みてなされたものであり、その主たる目的とするところは、基板上に積層された第１導電膜及び絶縁層に対してコンタクトホールが形成され、当該コンタクトホール内で第１導電膜に第２導電膜が接続された回路基板について、コンタクトホール内における第２導電膜と第１導電膜との接触面積を可及的に増大させながらも、コンタクトホール内における第２導電膜の断線を防止することにある。
　上記の目的を達成するために、本発明に係る回路基板は、絶縁性基板と、上記絶縁性基板上に形成された第１絶縁層と、上記第１絶縁層上に形成された第１導電膜と、上記第１導電膜を覆うように上記第１絶縁層上に形成された第２絶縁層と、上記第１絶縁層、上記第１導電膜及び上記第２絶縁層に亘って形成されたコンタクトホールと、上記コンタクトホール内において上記第１導電膜に接続された第２導電膜とを備えている。
　また、本発明に係る表示装置は、上記回路基板としての第１基板と、上記第１基板に対向して配置された第２基板とを備えている。
　また、本発明に係る回路基板の製造方法は、絶縁性基板上に第１絶縁層を形成する工程と、上記第１絶縁層上に第１導電膜を形成する工程と、上記第１導電膜を覆うように上記第１絶縁層上に第２絶縁層を形成する工程と、上記第１絶縁層、上記第１導電膜及び上記第２絶縁層に亘って延びるコンタクトホールを形成する工程と、上記コンタクトホール内において上記第１導電膜に接続された第２導電膜を形成する工程とを有する。上記コンタクトホールを形成する工程は、第１ドライエッチング工程と、該第１ドライエッチング工程の後に行われる第２ドライエッチング工程とを有する。
　そして、上記第１ドライエッチング工程では、上記第２絶縁層、上記第１導電膜及び上記第１絶縁層をドライエッチングして、当該第２絶縁層、第１導電膜及び第１絶縁層に亘って延びるホール部を形成し、上記第２ドライエッチング工程では、上記ホール部を構成している上記第１導電膜がエッチングされないように、上記ホール部を構成している上記第２絶縁層をドライエッチングすることにより、上記第２絶縁層における内径が上記第１導電膜及び上記第１絶縁層における内径よりも大きい上記コンタクトホールを形成する。
　　　－作用－
　上記回路基板及びそれを備えた表示装置は、コンタクトホールを形成する第１導電膜の内壁面だけでなく、コンタクトホール内における第１導電膜の絶縁性基板と反対側の表面においても、当該第１導電膜と第２導電膜とが接触して接続されているため、その第１導電膜及び第２導電膜同士の接触面積を増大させて、コンタクト抵抗を好適に低下させることが可能となる。
　さらに、コンタクトホールは、第２絶縁層に形成されている部分の内径が第１導電膜及び第１絶縁層に形成されている部分の内径よりも大きく形成されているので、製造工程において当該コンタクトホール内における薬液の残留や、乾燥ムラを抑制することができる。したがって、当該コンタクトホール内に形成される第２導電層の断線を防止することが可能となる。
　本発明によれば、コンタクトホール内における第２導電層と第１導電層との接触面積を増大させながらも、コンタクトホール内における第２導電層の断線を防止することができる。
図１は、本実施形態１におけるＴＦＴ基板の一部を拡大して示す断面図である。 図２は、コンタクトホールを拡大して示す断面図である。 図３は、コンタクトホールをさらに拡大して示す断面図である。 図４は、液晶表示装置の概略構造を示す断面図である。 図５は、層間絶縁膜の表面に形成されたレジスト膜を示す断面図である。 図６は、第１ドライエッチング工程によって形成されたホール部を示す断面図である。 図７は、第２ドライエッチング工程によって形成されたコンタクトホールを示す断面図である。 図８は、本実施形態２におけるＴＦＴ基板の一部を拡大して示す断面図である。 図９は、コンタクトホールを拡大して示す断面図である。 図１０は、第１ドライエッチング工程によって形成されたホール部を示す断面図である。 図１１は、第２ドライエッチング工程によって形成されたコンタクトホールを示す断面図である。 図１２は、従来の配線引き回し構造を示す断面図である。 図１３は、本実施形態２の配線引き回し構造を示す断面図である。 図１４は、本実施形態３におけるＴＦＴ基板の一部を拡大して示す断面図である。 図１５は、層間絶縁膜の表面に形成されたレジスト膜を示す断面図である。 図１６は、第１ドライエッチング工程によって形成されたホール部を示す断面図である。 図１７は、第２ドライエッチング工程によって形成されたコンタクトホールを示す断面図である。 図１８は、本実施形態４におけるＴＦＴ基板１１の一部を拡大して示す断面図である。 図１９は、第１ドライエッチング工程によって形成されたホール部を示す断面図である。 図２０は、第２ドライエッチング工程によって形成されたコンタクトホールを示す断面図である。 図２１は、従来のコンタクトホールが形成されたＴＦＴ基板の拡大断面図である。 図２２は、従来の配線が形成されたＴＦＴ基板の拡大断面図である。 図２３は、従来の配線が形成されたＴＦＴ基板の拡大断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図７は、本発明の実施形態１を示している。
　図１は、ＴＦＴ基板１１の一部を拡大して示す断面図である。図２は、コンタクトホール３７を拡大して示す断面図である。図３は、コンタクトホール３７をさらに拡大して示す断面図である。図４は、液晶表示装置１の概略構造を示す断面図である。
　本実施形態では、回路部材としてのＴＦＴ基板１１及びそれを備えた表示装置としての液晶表示装置１について説明する。
　液晶表示装置１は、図４に示すように、ＴＦＴ基板１１と、このＴＦＴ基板１１に対向して配置された対向基板１２と、これらＴＦＴ基板１１及び対向基板１２の間にシール部材１４によって封入された液晶層１３とを備えている。
　液晶表示装置１は、マトリクス状に形成された複数の画素（図示省略）を有している。ＴＦＴ基板１１には、各画素毎に画素電極（図示省略）及びこれに接続されたＴＦＴ（薄膜トランジスタ）が形成されている。
　ＴＦＴ基板１１は、図１に示すように、絶縁性基板としてのガラス基板２１と、ガラス基板２１上に形成された第１絶縁層であるバッファ層２２と、バッファ層２２上に形成されたＴＦＴ２３とを有している。
　ＴＦＴ２３は、バッファ層２２上に形成された半導体層２４と、半導体層２４に対向して配置されたゲート電極２５とを有している。半導体層２４は、ゲート電極２５に対向するチャネル領域２６と、チャネル領域２６を挟むように設けられた第１導電膜としてのドレイン領域２７及びソース領域２８を有している。
　ソース領域２８には第２導電膜としてのソース電極２９が接続される一方、ドレイン領域２７には第２導電膜としてのドレイン電極３０が接続されている。ドレイン電極３０には、画素電極３１が接続されている。
　バッファ層２２は、例えばＳｉＯ２及びＳｉＮＯの積層膜、ＳｉＯ２又はＳｉＮによって形成されている。半導体層２４は、バッファ層２２の表面に形成され、例えば連続粒界結晶シリコン（Continuous Grain silicon；ＣＧシリコンとも称される）、低温ポリシリコン（Low Temperature Poly Silicon；ＬＰＳ）、又はアモルファスシリコン等によって形成されている。
　バッファ層２２上には、半導体層２４を覆うように第２絶縁層３３，３５が形成されている。本実施形態の第２絶縁層３３，３５は、ゲート絶縁膜３３及び層間絶縁膜３５によって構成されている。
　ゲート絶縁膜３３は、半導体層２４を覆うようにバッファ層２２の表面に形成され、例えばＳｉＯ２、ＳｉＮ、又はＳｉＮ及びＳｉＯ２の積層膜によって形成されている。
　ゲート絶縁膜３３の表面には、上記ゲート電極２５が形成されると共に、ＴＦＴ２３と離れた側方位置に配線部３４が形成されている。配線部３４は、ゲート電極２５に電気的に接続された配線である。ゲート電極２５及び配線部３４は、互いに同じ材料によって構成され、例えばＷ及びＴａＮの積層膜、Ｍｏ、ＭｏＷ、又は、Ｔｉ及びＡｌの積層膜によって形成されている。
　層間絶縁膜３５は、ゲート電極２５及び配線部３４を覆うように、ゲート絶縁膜３３の表面に形成されている。層間絶縁膜３５は、例えばＳｉＯ２及びＳｉＮの積層膜、ＳｉＯ２とＳｉＮとＳｉＯ２との積層膜、ＳｉＯ２、又はＳｉＮによって形成されている。
　ガラス基板２１上には、ドレイン領域２７及びソース領域２８の上方位置において、バッファ層２２、半導体層２４のドレイン領域２７又はソース領域２８、ゲート絶縁膜３３、及び層間絶縁膜３５に亘って延びるコンタクトホール３７が形成されている。
　図２に示すように、コンタクトホール３７は、半導体層２４に形成されている部分の内径がバッファ層２２に形成されている部分の内径と略同じ大きさであり、且つ、ゲート絶縁膜３３及び層間絶縁膜３５に形成されている部分の内径が半導体層２４及びバッファ層２２に形成されている部分の内径よりも大きく形成されている。
　すなわち、コンタクトホール３７を構成する半導体層２４の内壁面と、当該コンタクトホール３７を構成するバッファ層２２の内壁面とは、ガラス基板２１表面の法線方向に段差なく延びる壁面を構成している。そうして、ガラス基板２１表面の法線方向におけるコンタクトホール３７の断面は、段差状に形成されている。
　図３に示すように、半導体層２４及びバッファ層２２に形成されている部分のコンタクトホール３７の内径ｂは、例えば２μｍ以上であり好ましくは４μｍである。また、コンタクトホール３７内で露出している半導体層２４の幅ａは、例えば０．５μｍ以上であることが好ましい。
　層間絶縁膜３５の表面及びコンタクトホール３７の内側には、当該コンタクトホール３７内においてドレイン領域２７又はソース領域２８に接続された第２導電膜であるドレイン電極３０及びソース電極２９が形成されている。
　ドレイン電極３０及びソース電極２９は、それぞれ、コンタクトホール３７内における半導体層２４のガラス基板２１と反対側の表面と、コンタクトホール３７を形成する半導体層２４の内壁面とに接触して接続されている。
　また、配線部３４の上方位置には、層間絶縁膜３５を貫通するコンタクトホール３８が形成されている。層間絶縁膜３５の表面及びコンタクトホール３８の内側には、電極部４０が形成されている。電極部４０はコンタクトホール３８内で配線部３４に接続されている。
　ドレイン電極３０、ソース電極２９及び電極部４０は、例えば、ＴｉとＡｌとＴｉとの積層膜、ＴｉＮとＡｌとＴｉＮとの積層膜、ＭｏとＡｌ－ＮｄとＭｏとの積層膜、又は、ＭｏとＡｌとＭｏとの積層膜によって形成されている。
　層間絶縁膜３５上には、感光性樹脂からなる保護膜４１が形成されている。保護膜４１は、凹状に窪んだ電極部４０及びソース電極２９の内側にもそれぞれ充填されている。そして、保護膜４１の表面及びドレイン電極３０の内側には、画素電極３１が形成されている。すなわち、画素電極３１は、ドレイン電極３０に接続されている。また、画素電極３１は、例えばＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indium Zinc Oxide）等の透明導電膜によって形成されている。
　　－製造方法－
　次に、上記ＴＦＴ基板１１及び液晶表示装置１の製造方法について説明する。
　図５は、層間絶縁膜３５の表面に形成されたレジスト膜４４を示す断面図である。図６は、第１ドライエッチング工程によって形成されたホール部４３，４７を示す断面図である。図７は、第２ドライエッチング工程によって形成されたコンタクトホール３７，３８を示す断面図である。
　液晶表示装置１は、それぞれ予め製造したＴＦＴ基板１１と対向基板１２とを液晶層１３及びシール部材１４を介して貼り合わせることによって製造する。
　例えば対向基板１２にシール部材１４を矩形枠状に描画し、そのシール部材１４の枠内に液晶材料を滴下して供給する。次に、対向基板１２をＴＦＴ基板１１に位置合わせして貼り付ける。その後、シール部材に紫外線を照射して当該シール部材１４を硬化させる。そうして、液晶表示装置１を製造する。尚、シール部材１４を描画するのは、対向基板１２でなく、ＴＦＴ基板１１であってもよい。
　ＴＦＴ基板１１を製造する場合には、まず、ガラス基板２１上にバッファ層２２を形成する。例えば、ガラス基板２１の表面にＳｉＯ２膜をＣＶＤ法により成膜した後に、そのＳｉＯ２膜の表面にＳｉＮＯ膜をＣＶＤ法により成膜する。そうして、厚みが１００ｎｍ～４００ｎｍであるバッファ層２２を形成する。
　次に、バッファ層２２上に半導体層２４を形成する。例えば、バッファ層２２の表面にシリコン膜を３０ｎｍ～１００ｎｍの厚みで成膜して結晶化することにより、連続粒界結晶シリコン膜を形成する。その後、この連続粒界結晶シリコン膜を、フォトリソグラフィ及びエッチングによって、所定の形状に形成する。
　次に、半導体層２４を覆うようにバッファ層２２上に第２絶縁層であるゲート絶縁膜３３を形成する。すなわち、厚みが５０ｎｍ～２００ｎｍであるＳｉＯ２膜を、バッファ層２２の表面に半導体層２４を覆うようにＣＶＤ法により成膜する。
　次に、ゲート材料として例えばＴａＮ膜及びＷ膜を、この順にゲート絶縁膜３３の表面にスパッタ法によって成膜する。その後、そのゲート材料層にフォトリソグラフィ及びエッチングを行うことにより、所定形状のゲート電極２５及び配線部３４を形成する。
　その後、ゲート電極２５及び配線部３４を覆うように、ゲート絶縁膜３３の表面に層間絶縁膜３５を形成する。すなわち、ゲート絶縁膜３３の表面に、ＣＶＤ法によりＳＩＮ膜及びＳｉＯ２膜をこの順に積層し、３００ｎｍ～１０００ｎｍの層間絶縁膜３５を形成する。
　次に、バッファ層２２、半導体層２４、ゲート絶縁膜３３及び層間絶縁膜３５に亘って延びるコンタクトホール３７を形成する。また、これと同時に、配線部３４上で層間絶縁膜３５を貫通するコンタクトホール３８を形成する。このコンタクトホールを形成する工程は、第１ドライエッチング工程と、該第１ドライエッチング工程の後に行われる第２ドライエッチング工程とを有する。
　第１ドライエッチング工程では、図５及び図６に示すように、層間絶縁膜３５、ゲート絶縁膜３３、半導体層２４及びバッファ層２２をドライエッチングして、当該層間絶縁膜３５、ゲート絶縁膜３３、半導体層２４及びバッファ層２２に亘って延びるホール部４３を形成する。
　すなわち、図５に示すように、層間絶縁膜３５の表面にレジスト膜４４を形成する。レジスト膜４４には、半導体層２４のドレイン領域２７及びソース領域２８の上方位置に第１開口部４５が形成され、配線部３４の上方位置に第２開口部４６が形成されている。
　その後、図６に示すように、シリコン（半導体層２４）に対する第２絶縁層（層間絶縁膜３５及びゲート絶縁膜３３）の選択比が小さいエッチングガス（例えばＳＦ６、Ｏ２、Ａｒ及びＨ２等を含むエッチングガス）を用いて、第１開口部４５及び第２開口部４６から露出している層間絶縁膜３５等をドライエッチングする。すなわち、同じ条件下での半導体層２４と第２絶縁層３３，３５とのエッチングレートの差が比較的小さい。
　そのことにより、第１開口部４５の下方に、層間絶縁膜３５、ゲート絶縁膜３３及び半導体層２４を貫通してバッファ層２２まで達するホール部４３を形成する。一方、第２開口部４６の下方に、層間絶縁膜３５を貫通するホール部４７を形成する。
　このとき、層間絶縁膜３５、ゲート絶縁膜３３、半導体層２４及びバッファ層２２に対し、ゲート材料からなる配線部３４のエッチングレートは小さくなっているため、ホール部４７は配線部３４を突き抜けない。
　続いて、図７に示すように、第２ドライエッチング工程では、ホール部４３を構成している半導体層２４がエッチングされないように、ホール部４３を構成している層間絶縁膜３５及びゲート絶縁膜３３をドライエッチングすることにより、その層間絶縁膜３５及びゲート絶縁膜３３における内径が半導体層２４及びバッファ層２２における内径よりも大きいコンタクトホール３７を形成する。これと同時に、ホール部４７を構成している層間絶縁膜３５をドライエッチングして、コンタクトホール３８を形成する。
　第２ドライエッチング工程では、シリコン（半導体層２４）に対する第２絶縁層（層間絶縁膜３５及びゲート絶縁膜３３）の選択比が大きいエッチングガス（例えばＣ４Ｆ８、ＣＦ４、Ｏ２、Ａｒ及びＨ２等を含むエッチングガス）を用いる。すなわち、同じ条件下での半導体層２４と第２絶縁層３３，３５とのエッチングレートの差が比較的大きく、半導体層２４が殆どエッチングされずに第２絶縁層３３，３５がエッチングされる。
　このとき、レジスト膜４４も僅かにエッチングされ、その第１開口部４５及び第２開口部４６の内径が大きくなる。そのため、層間絶縁膜３５及びゲート絶縁膜３３も、そのホール部４３，４７の内径が大きくなるようにエッチングされる。その結果、図７に示すように、断面段差状に形成されることとなる。
　その後、レジスト膜４４を、溶剤やアルカリ溶液等の薬剤を含む剥離液により、層間絶縁膜３５の表面から剥離して除去する。続いて、レジスト膜４４が除去された基板を例えば純水等によって洗浄した後に、十分に乾燥させる。
　次に、コンタクトホール３７内において半導体層２４に接続されたドレイン電極３０及びソース電極２９を形成すると共に、コンタクトホール３８内において配線部３４に接続された電極部４０を形成する。
　すなわち、コンタクトホール３７，３８が形成された層間絶縁膜３５の表面に、例えばＴｉとＡｌとＴｉとの積層膜をスパッタ法等により形成し、フォトリソグラフィ及びエッチングを行うことによって、図１に示すように、ドレイン電極３０、ソース電極２９及び電極部４０を形成する。
　次に、上記ドレイン電極３０等を覆うように感光性樹脂膜を塗布して、保護膜４１を形成する。そして、ドレイン電極３０の上方位置において保護膜４１にコンタクトホール３９を形成する。その後、保護膜４１の表面とコンタクトホール３９の内部とに、例えばＩＴＯ等の透明導電膜を形成し、これをエッチングすることによって画素電極３１を形成する。その後、画素電極３１を覆うように配向膜（図示省略）を形成して、ＴＦＴ基板１１を製造する。
　　－実施形態１の効果－
　したがって、この実施形態１によると、コンタクトホール３７を形成する半導体層２４の内壁面だけでなく、コンタクトホール３７内における半導体層２４のガラス基板２１と反対側の表面においても、当該半導体層２４とドレイン電極３０及びソース電極２９とが接触して接続されているため、その半導体層２４とドレイン電極３０及びソース電極２９との接触面積を増大させて、コンタクト抵抗を好適に低下させることができる。
　しかも、コンタクトホール３７は、層間絶縁膜３５及びゲート絶縁膜３３に形成されている部分の内径が半導体層２４及びバッファ層２２に形成されている部分の内径よりも大きく形成されており、半導体層２４に形成されている部分の内径がバッファ層２２に形成されている部分の内径と略同じ大きさとなっている。すなわち、コンタクトホール３７内にオーバーハングが生じないため、製造工程においてコンタクトホール３７内における薬液の残留や、乾燥ムラを抑制することができる。したがって、コンタクトホール３７内に形成されるドレイン電極３０及びソース電極２９の断線を防止することができる。
　《発明の実施形態２》
　図８～図１３は、本発明の実施形態２を示している。
　図８は、本実施形態２におけるＴＦＴ基板の一部を拡大して示す断面図である。図９は、コンタクトホールを拡大して示す断面図である。図１２は、従来の配線引き回し構造を示す断面図である。図１３は、本実施形態２の配線引き回し構造を示す断面図である。
　尚、以降の各実施形態では、図１～図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　本実施形態２は、上記実施形態１において、ソース電極２９に接続された第３導電膜としての遮光膜５１を設けるようにしたものである。
　すなわち、本実施形態２におけるＴＦＴ基板１１は、図８に示すように、ガラス基板２１上に形成された第３導電膜５１を有している。第３導電膜５１は、遮光膜５１であって、例えばＷとＴａＮとの積層膜、Ｍｏ、ＭｏＷ、又は、ＴｉとＡｌとの積層膜によって形成されている。また、この遮光膜５１は、ソース電極２９から引き回された配線引き回し構造６０を構成している。
　遮光膜５１は、ソース領域２８の下方に形成された遮光膜５１ａと、遮光膜５１ａの側方に設けられた遮光膜５１ｂとを有し、それぞれバッファ層２２によって覆われている。遮光膜５１ａ及び遮光膜５１ｂは電気的に接続されている。
　ソース領域２８を貫通しているコンタクトホール３７は、遮光膜５１ａの上方位置に形成され、その下端が遮光膜５１ａに至るまで延びている。そして、ソース電極２９は、コンタクトホール３７を介して遮光膜５１ａに接続されている。
　図９に示すように、半導体層２４及びバッファ層２２に形成されている部分のコンタクトホール３７の内径ｂは、例えば２μｍ以上であり好ましくは４μｍである。また、コンタクトホール３７内で露出している半導体層２４の幅ａは、例えば０．５μｍ以上であることが好ましい。
　また、図８に示すように、層間絶縁膜３５、ゲート絶縁膜３３及びバッファ層２２には、遮光膜５１ｂの上方位置においてコンタクトホール５３が形成されている。コンタクトホール５３は、遮光膜５１ｂ上でバッファ層２２を貫通している。
　コンタクトホール５３の内部及び層間絶縁膜３５の表面には、電極部５４が上記ドレイン電極３０等と同じ材料によって形成されている。電極部５４は、コンタクトホール５３内で遮光膜５１ｂに接続されている。こうして、ソース電極２９から半導体層２４及び遮光膜５１ａを経て電極部５４へ至る配線引き回し構造６０が形成されている。
　尚、例えば、この遮光膜５１ａと遮光膜５１ｂとは、必ずしも同一の引き回し配線でなく、それぞれ単独の配線を構成するように形成してもよい。
　　－製造方法－
　次に、上記ＴＦＴ基板１１の製造方法について説明する。
　図１０は、第１ドライエッチング工程によって形成されたホール部４３，４７，４８を示す断面図である。図１１は、第２ドライエッチング工程によって形成されたコンタクトホール３７，３８，５３を示す断面図である。
　まず、ガラス基板２１上に例えばスパッタ法等により成膜したＭｏ膜を所定の形状にエッチングすることによって、遮光膜５１ａ、５１ｂを形成する。
　次に、バッファ層２２を形成する工程では、上記遮光膜５１ａ、５１ｂを覆うようにガラス基板２１上にバッファ層２２を形成する。その後、上記実施形態１と同様に、半導体層２４、ゲート絶縁膜３３、ゲート電極２５、配線部３４、及び層間絶縁膜３５を形成する。
　そして、コンタクトホールを形成する工程では、遮光膜５１ａ、５１ｂの上方位置にコンタクトホール３７を形成する。また、本実施形態においても、第１ドライエッチング工程及び第２ドライエッチング工程を行う。
　第１ドライエッチング工程では、図１０に示すように、層間絶縁膜３５、ゲート絶縁膜３３、半導体層２４及びバッファ層２２をドライエッチングして、当該層間絶縁膜３５、ゲート絶縁膜３３、半導体層２４及びバッファ層２２に亘って延びるホール部４３を形成する。また、これと同時に、層間絶縁膜３５、ゲート絶縁膜３３及びバッファ層２２をドライエッチングして、当該層間絶縁膜３５、ゲート絶縁膜３３及びバッファ層２２に亘って延びるホール部４８を形成する。
　すなわち、図１０に示すように、層間絶縁膜３５の表面にレジスト膜４４を形成する。レジスト膜４４には、半導体層２４のドレイン領域２７及びソース領域２８の上方位置に第１開口部４５が形成され、配線部３４の上方位置に第２開口部４６が形成されている。さらに、遮光膜５１ｂの上方位置に第３開口部４９が形成されている。
　その後、図１０に示すように、シリコン（半導体層２４）に対する第２絶縁層（層間絶縁膜３５及びゲート絶縁膜３３）の選択比が小さいエッチングガス（例えばＳＦ６、Ｏ２、Ａｒ及びＨ２等を含むエッチングガス）を用いて、第１開口部４５及び第２開口部４６から露出している層間絶縁膜３５等をドライエッチングする。すなわち、同じ条件下での半導体層２４と第２絶縁層３３，３５とのエッチングレートの差が比較的小さい。
　そのことにより、第１開口部４５の下方に、層間絶縁膜３５、ゲート絶縁膜３３及び半導体層２４を貫通してバッファ層２２まで達するホール部４３を形成する。一方、第２開口部４６の下方に、層間絶縁膜３５を貫通するホール部４７を形成する。さらに、第３開口部４９の下方に、層間絶縁膜３５及びゲート絶縁膜３３を貫通してバッファ層２２に至るホール部４８を形成する。遮光膜５１ｂは、ホール部４８内でバッファ層２２から露出している。
　続いて、図１１に示すように、第２ドライエッチング工程では、ホール部４３を構成している半導体層２４がエッチングされないように、ホール部４３を構成している層間絶縁膜３５及びゲート絶縁膜３３をドライエッチングすることにより、その層間絶縁膜３５及びゲート絶縁膜３３における内径が半導体層２４及びバッファ層２２における内径よりも大きいコンタクトホール３７を形成する。
　これと同時に、ホール部４７を構成している層間絶縁膜３５をドライエッチングして、コンタクトホール３８を形成する。また、ホール部４８を構成している層間絶縁膜３５、ゲート絶縁膜３３及びバッファ層２２をドライエッチングしてコンタクトホール５３を形成する。
　第２ドライエッチング工程では、シリコン（半導体層２４）に対する第２絶縁層（層間絶縁膜３５及びゲート絶縁膜３３）の選択比が大きいエッチングガス（例えばＣ４Ｆ８、ＣＦ４、Ｏ２、Ａｒ及びＨ２等を含むエッチングガス）を用いる。すなわち、同じ条件下での半導体層２４と第２絶縁層３３，３５とのエッチングレートの差が比較的大きく、半導体層２４が殆どエッチングされずに第２絶縁層３３，３５がエッチングされる。
　このとき、レジスト膜４４も僅かにエッチングされ、その第１開口部４５、第２開口部４６及び第３開口部４９の内径が大きくなる。そのため、層間絶縁膜３５及びゲート絶縁膜３３も、そのホール部４３，４７，４８の内径が大きくなるようにエッチングされる。その結果、図１１に示すように、断面段差状のコンタクトホール３７と、コンタクトホール３８，５３とが形成されることとなる。
　その後、レジスト膜４４を、溶剤やアルカリ溶液等の薬剤を含む剥離液により、層間絶縁膜３５の表面から剥離して除去する。続いて、レジスト膜４４が除去された基板を例えば純水等によって洗浄した後に、十分に乾燥させる。
　次に、図８に示すように、コンタクトホール３７内において半導体層２４に接続されたドレイン電極３０及びソース電極２９を形成する。特に、ソース電極２９は、半導体層２４及び遮光膜５１ａの双方に接続させる。これと同時に、コンタクトホール３８内において配線部３４に接続された電極部４０を形成すると共に、コンタクトホール５３内において遮光膜５１ｂに接続された電極部５４を形成する。
　すなわち、コンタクトホール３７，３８，５３が形成された層間絶縁膜３５の表面に、例えばＴｉとＡｌとＴｉとの積層膜をスパッタ法等により形成し、フォトリソグラフィ及びエッチングを行うことによって、図８に示すように、ドレイン電極３０、ソース電極２９及び電極部４０，５４を形成する。
　その後、上記実施形態１と同様に、保護膜４１及び画素電極３１等を形成してＴＦＴ基板１１を製造する。
　　－実施形態２の効果－
　したがって、この実施形態２によると、上記実施形態１と同様に、半導体層２４とドレイン電極３０及びソース電極２９との接触面積を増大させて、コンタクト抵抗を好適に低下させることができ、しかも、コンタクトホール３７内に形成されるドレイン電極３０及びソース電極２９の断線を防止することができる。
　そのことに加え、半導体層２４と重なる領域に設けた遮光膜５１ａと、半導体層２４との双方に対して、ソース電極２９を接続するようにしたので、ソース電極２９から配線を引き回すための配線引き回し構造６０に要する面積を大幅に縮小することができる。その結果、回路設計の自由度を高めることができる。
　すなわち、従来では、図１２に示すように、ソース電極２９が形成されているコンタクトホール３７の側方に、コンタクトホール５５を別個独立に形成していた。そして、そのコンタクトホール５５の下方において、ソース電極２９から引き出された電極部５６と、ゲート絶縁膜３３の下方に形成された配線部５７とを接続するようにしていた。そのため、配線引き回し構造６１のために必要な面積が比較的大きくならざるを得なかった。
　これに対し、本発明では、図１３に示すように、ソース電極２９が形成されているコンタクトホール３７の下方に遮光膜５１ａを配置して、ソース電極２９を半導体層２４及び遮光膜５１ａの双方に接続するようにしたので、配線引き回し構造６０に要する面積を大幅に縮小できることとなる。
　《発明の実施形態３》
　図１４～図１７は、本発明の実施形態３を示している。
　図１４は、本実施形態３におけるＴＦＴ基板１１の一部を拡大して示す断面図である。図１５は、層間絶縁膜３５の表面に形成されたレジスト膜４４を示す断面図である。図１６は、第１ドライエッチング工程によって形成されたホール部４３，４７を示す断面図である。図１７は、第２ドライエッチング工程によって形成されたコンタクトホール３７，３８を示す断面図である。
　上記実施形態１では、ＴＦＴ２３がトップゲート型であったのに対し、本実施形態３は、ＴＦＴ２３がボトムゲート型である点で相違している。
　本実施形態３のＴＦＴ基板１１は、図１４に示すように、絶縁性基板としてのガラス基板２１と、ガラス基板２１上に形成された第１絶縁層であるバッファ層２２と、バッファ層２２上に形成されたＴＦＴ２３とを有している。
　ＴＦＴ２３は、バッファ層２２上に形成されたゲート電極２５と、ゲート電極２５に対向して配置された半導体層２４を有している。半導体層２４は、ゲート電極２５に対向するチャネル領域２６と、チャネル領域２６を挟むように設けられた第１導電膜としてのドレイン領域２７及びソース領域２８を有している。
　ソース領域２８には第２導電膜としてのソース電極２９が接続される一方、ドレイン領域２７には第２導電膜としてのドレイン電極３０が接続されている。ドレイン電極３０には、画素電極３１が接続されている。
　バッファ層２２の表面には、ゲート電極２５及び配線部３４が形成されている。そして、バッファ層２２上には、ゲート電極２５及び配線部３４を覆うようにゲート絶縁膜３３が形成されている。ゲート絶縁膜３３上には、半導体層２４を覆うように層間絶縁膜３５が形成されている。本実施形態の第２絶縁層３５は、層間絶縁膜３５によって構成される一方、本実施形態の第１絶縁層２２，３３は、バッファ層２２及びゲート絶縁膜３３によって構成されている。
　本実施形態のコンタクトホール３７は、ドレイン領域２７及びソース領域２８の上方位置に形成されている。コンタクトホール３７は、半導体層２４に形成されている部分の内径がゲート絶縁膜３３及びバッファ層２２に形成されている部分の内径と略同じ大きさであり、且つ、層間絶縁膜３５に形成されている部分の内径が半導体層２４、ゲート絶縁膜３３及びバッファ層２２に形成されている部分の内径よりも大きく形成されている。
　層間絶縁膜３５の表面及びコンタクトホール３７の内側には、当該コンタクトホール３７内においてドレイン領域２７又はソース領域２８に接続された第２導電膜であるドレイン電極３０及びソース電極２９が形成されている。
　また、配線部３４の上方位置には、層間絶縁膜３５及びゲート絶縁膜３３を貫通するコンタクトホール３８が形成されている。層間絶縁膜３５の表面及びコンタクトホール３８の内側には、電極部４０が形成されている。電極部４０はコンタクトホール３８内で配線部３４に接続されている。
　層間絶縁膜３５上には、感光性樹脂からなる保護膜４１が形成されている。そして、保護膜４１の表面及びドレイン電極３０の内側には、画素電極３１が形成されている。
　　－製造方法－
　次に、上記ＴＦＴ基板１１の製造方法について説明する。
　ＴＦＴ基板１１を製造する場合には、まず、例えば、ガラス基板２１の表面にＳｉＯ２膜をＣＶＤ法により成膜した後に、そのＳｉＯ２膜の表面にＳｉＮＯ膜をＣＶＤ法により成膜する。そうして、厚みが１００ｎｍ～４００ｎｍであるバッファ層２２を形成する。
　次に、ゲート材料として例えばＴａＮ膜及びＷ膜を、この順にバッファ層２２の表面にスパッタ法によって成膜する。その後、そのゲート材料層にフォトリソグラフィ及びエッチングを行うことにより、所定形状のゲート電極２５及び配線部３４を形成する。
　次に、ゲート電極２５及び配線部３４を覆うようにバッファ層２２上にゲート絶縁膜３３を形成する。すなわち、厚みが５０ｎｍ～２００ｎｍであるＳｉＯ２膜を、バッファ層２２の表面にＣＶＤ法により成膜する。
　次に、例えば、ゲート絶縁膜３３の表面にシリコン膜を３０ｎｍ～１００ｎｍの厚みで成膜して結晶化することにより、連続粒界結晶シリコン膜を形成する。その後、この連続粒界結晶シリコン膜を、フォトリソグラフィ及びエッチングによって、所定形状の半導体層２４を形成する。
　その後、半導体層２４を覆うように、ゲート絶縁膜３３の表面に層間絶縁膜３５を形成する。すなわち、ゲート絶縁膜３３の表面に、ＣＶＤ法によりＳＩＮ膜及びＳｉＯ２膜をこの順に積層し、３００ｎｍ～１０００ｎｍの層間絶縁膜３５を形成する。
　次に、コンタクトホール３７，３８を形成する。まず、第１ドライエッチング工程では、図１５及び図１６に示すように、層間絶縁膜３５、半導体層２４、ゲート絶縁膜３３及びバッファ層２２をドライエッチングして、当該層間絶縁膜３５、半導体層２４、ゲート絶縁膜３３及びバッファ層２２に亘って延びるホール部４３を形成する。
　すなわち、図１５に示すように、層間絶縁膜３５の表面にレジスト膜４４を形成する。レジスト膜４４には、半導体層２４のドレイン領域２７及びソース領域２８の上方位置に第１開口部４５が形成され、配線部３４の上方位置に第２開口部４６が形成されている。
　その後、図１６に示すように、シリコン（半導体層２４）に対する第２絶縁層（層間絶縁膜３５）の選択比が小さいエッチングガス（例えばＳＦ６、Ｏ２、Ａｒ及びＨ２等を含むエッチングガス）を用いて、第１開口部４５及び第２開口部４６から露出している層間絶縁膜３５等をドライエッチングする。すなわち、同じ条件下での半導体層２４と層間絶縁膜３５とのエッチングレートの差が比較的小さい。
　そのことにより、第１開口部４５の下方に、層間絶縁膜３５及び半導体層２４を貫通してゲート絶縁膜３３まで達するホール部４３を形成する。一方、第２開口部４６の下方に、層間絶縁膜３５及びゲート絶縁膜３３を貫通するホール部４７を形成する。
　続いて、図１７に示すように、第２ドライエッチング工程では、ホール部４３を構成している半導体層２４がエッチングされないように、ホール部４３を構成している層間絶縁膜３５をドライエッチングすることにより、その層間絶縁膜３５における内径が半導体層２４及びゲート絶縁膜３３における内径よりも大きいコンタクトホール３７を形成する。これと同時に、ホール部４７を構成している層間絶縁膜３５及びゲート絶縁膜３３をドライエッチングして、コンタクトホール３８を形成する。
　第２ドライエッチング工程では、シリコン（半導体層２４）に対する第２絶縁層（層間絶縁膜３５）の選択比が大きいエッチングガス（例えばＣ４Ｆ８、ＣＦ４、Ｏ２、Ａｒ及びＨ２等を含むエッチングガス）を用いる。すなわち、同じ条件下での半導体層２４と層間絶縁膜３５とのエッチングレートの差が比較的大きく、半導体層２４が殆どエッチングされずに層間絶縁膜３５がエッチングされる。
　このとき、レジスト膜４４も僅かにエッチングされ、その第１開口部４５及び第２開口部４６の内径が大きくなる。そのため、層間絶縁膜３５も、そのホール部４３，４７の内径が大きくなるようにエッチングされる。その結果、図１７に示すように、断面段差状に形成されることとなる。
　その後、レジスト膜４４を、溶剤やアルカリ溶液等の薬剤を含む剥離液により、層間絶縁膜３５の表面から剥離して除去する。続いて、レジスト膜４４が除去された基板を例えば純水等によって洗浄した後に、十分に乾燥させる。
　次に、コンタクトホール３７内において半導体層２４に接続されたドレイン電極３０及びソース電極２９を形成すると共に、コンタクトホール３８内において配線部３４に接続された電極部４０を形成する。
　すなわち、コンタクトホール３７，３８が形成された層間絶縁膜３５の表面に、例えばＴｉとＡｌとＴｉとの積層膜をスパッタ法等により形成し、フォトリソグラフィ及びエッチングを行うことによって、図１４に示すように、ドレイン電極３０、ソース電極２９及び電極部４０を形成する。
　次に、上記ドレイン電極３０等を覆うように感光性樹脂膜を塗布して、保護膜４１を形成する。そして、ドレイン電極３０の上方位置において保護膜４１にコンタクトホール３９を形成する。その後、保護膜４１の表面とコンタクトホール３９の内部とに、例えばＩＴＯ等の透明導電膜を形成し、これをエッチングすることによって画素電極３１を形成する。そうして、ＴＦＴ基板１１を製造する。
　　－実施形態３の効果－
　したがって、本実施形態３によっても、上記実施形態１と同様に、半導体層２４とドレイン電極３０及びソース電極２９との接触面積を増大させて、コンタクト抵抗を好適に低下させることができ、しかも、コンタクトホール３７内に形成されるドレイン電極３０及びソース電極２９の断線を防止することができる。
　《発明の実施形態４》
　図１８～図２０は、本発明の実施形態４を示している。
　図１８は、本実施形態４におけるＴＦＴ基板１１の一部を拡大して示す断面図である。図１９は、第１ドライエッチング工程によって形成されたホール部４３，４７，４８を示す断面図である。図２０は、第２ドライエッチング工程によって形成されたコンタクトホール３７，３８，５３を示す断面図である。
　上記実施形態２では、ＴＦＴ２３がトップゲート型であったのに対し、本実施形態４は、ＴＦＴ２３がボトムゲート型である点で相違している。
　本実施形態４におけるＴＦＴ基板１１は、図１８に示すように、ガラス基板２１上に形成された第３導電膜５１としての遮光膜５１を有している。遮光膜５１は、ソース電極２９から引き回された配線引き回し構造６０を構成している。
　遮光膜５１は、ソース領域２８の下方に形成された遮光膜５１ａと、遮光膜５１ａの側方に設けられた遮光膜５１ｂとを有し、それぞれバッファ層２２によって覆われている。遮光膜５１ａ及び遮光膜５１ｂは電気的に接続されている。
　ソース領域２８を貫通しているコンタクトホール３７は、遮光膜５１ａの上方位置に形成され、その下端が遮光膜５１ａに至るまで延びている。そして、ソース電極２９は、コンタクトホール３７を介して遮光膜５１ａに接続されている。
　また、図１８に示すように、層間絶縁膜３５、ゲート絶縁膜３３及びバッファ層２２には、遮光膜５１ｂの上方位置においてコンタクトホール５３が形成されている。コンタクトホール５３は、遮光膜５１ｂ上でバッファ層２２を貫通している。
　コンタクトホール５３の内部及び層間絶縁膜３５の表面には、電極部５４が上記ドレイン電極３０等と同じ材料によって形成されている。電極部５４は、コンタクトホール５３内で遮光膜５１ｂに接続されている。こうして、ソース電極２９から半導体層２４及び遮光膜５１ａを経て電極部５４へ至る配線引き回し構造６０が形成されている。
　尚、例えば、この遮光膜５１ａと遮光膜５１ｂとは、必ずしも同一の引き回し配線でなく、それぞれ単独の配線を構成するように形成してもよい。
　　－製造方法－
　次に、上記ＴＦＴ基板１１の製造方法について説明する。
　まず、ガラス基板２１上に例えばスパッタ法等により成膜したＭｏ膜を所定の形状にエッチングすることによって、遮光膜５１ａ、５１ｂを形成する。次に、遮光膜５１ａ、５１ｂを覆うようにガラス基板２１上にバッファ層２２を形成する。その後、上記実施形態３と同様に、ゲート電極２５、配線部３４、ゲート絶縁膜３３、半導体層２４、及び層間絶縁膜３５を形成する。
　そして、コンタクトホールを形成する工程では、遮光膜５１ａ、５１ｂの上方位置にコンタクトホール３７を形成する。第１ドライエッチング工程では、図１９に示すように、層間絶縁膜３５、半導体層２４及びゲート絶縁膜３３をドライエッチングして、当該層間絶縁膜３５、半導体層２４及びゲート絶縁膜３３に亘って延びるホール部４３を形成する。また、これと同時に、ホール部４７，４８を形成する。
　すなわち、図１９に示すように、層間絶縁膜３５の表面にレジスト膜４４を形成する。レジスト膜４４には、半導体層２４のドレイン領域２７及びソース領域２８の上方位置に第１開口部４５が形成され、配線部３４の上方位置に第２開口部４６が形成されている。さらに、遮光膜５１ｂの上方位置に第３開口部４９が形成されている。
　その後、図１９に示すように、シリコン（半導体層２４）に対する第２絶縁層（層間絶縁膜３５）の選択比が小さいエッチングガス（例えばＳＦ６、Ｏ２、Ａｒ及びＨ２等を含むエッチングガス）を用いて、第１開口部４５及び第２開口部４６から露出している層間絶縁膜３５等をドライエッチングする。すなわち、同じ条件下での半導体層２４と層間絶縁膜３５とのエッチングレートの差が比較的小さい。
　そのことにより、第１開口部４５の下方に、層間絶縁膜３５及び半導体層２４を貫通してゲート絶縁膜３３まで達するホール部４３を形成する。一方、第２開口部４６の下方に、層間絶縁膜３５及びゲート絶縁膜３３を貫通するホール部４７を形成する。さらに、第３開口部４９の下方に、層間絶縁膜３５を貫通してゲート絶縁膜３３に至るホール部４８を形成する。
　続いて、図２０に示すように、第２ドライエッチング工程では、ホール部４３を構成している半導体層２４がエッチングされないように、ホール部４３を構成している層間絶縁膜３５をドライエッチングすることにより、その層間絶縁膜３５における内径が半導体層２４、ゲート絶縁膜３３及びバッファ層２２における内径よりも大きいコンタクトホール３７を形成する。
　これと同時に、ホール部４７を構成している層間絶縁膜３５及びゲート絶縁膜３３をドライエッチングして、コンタクトホール３８を形成する。また、ホール部４８を構成している層間絶縁膜３５及びゲート絶縁膜３３とバッファ層２２とをドライエッチングして、コンタクトホール５３を形成する。
　第２ドライエッチング工程では、シリコン（半導体層２４）に対する第２絶縁層（層間絶縁膜３５）の選択比が大きいエッチングガス（例えばＣ４Ｆ８、ＣＦ４、Ｏ２、Ａｒ及びＨ２等を含むエッチングガス）を用いる。すなわち、同じ条件下での半導体層２４と層間絶縁膜３５とのエッチングレートの差が比較的大きく、半導体層２４が殆どエッチングされずに層間絶縁膜３５がエッチングされる。
　このとき、レジスト膜４４も僅かにエッチングされ、その第１開口部４５、第２開口部４６及び第３開口部４９の内径が大きくなる。そのため、層間絶縁膜３５及びゲート絶縁膜３３も、そのホール部４３，４７，４８の内径が大きくなるようにエッチングされる。その結果、図２０に示すように、断面段差状のコンタクトホール３７と、コンタクトホール３８，５３とが形成されることとなる。
　その後、レジスト膜４４を、溶剤やアルカリ溶液等の薬剤を含む剥離液により、層間絶縁膜３５の表面から剥離して除去する。続いて、レジスト膜４４が除去された基板を例えば純水等によって洗浄した後に、十分に乾燥させる。
　次に、図１８に示すように、コンタクトホール３７内において半導体層２４に接続されたドレイン電極３０及びソース電極２９を形成する。特に、ソース電極２９は、半導体層２４及び遮光膜５１ａの双方に接続させる。これと同時に、コンタクトホール３８内において配線部３４に接続された電極部４０を形成すると共に、コンタクトホール５３内において遮光膜５１ｂに接続された電極部５４を形成する。その後、上記実施形態３と同様に、保護膜４１及び画素電極３１等を形成してＴＦＴ基板１１を製造する。
　　－実施形態４の効果－
　したがって、本実施形態４によっても、上記実施形態１と同様に、半導体層２４とドレイン電極３０及びソース電極２９との接触面積を増大させて、コンタクト抵抗を好適に低下させることができ、しかも、コンタクトホール３７内に形成されるドレイン電極３０及びソース電極２９の断線を防止することができる。
　そのことに加え、半導体層２４と重なる領域に設けた遮光膜５１ａと、半導体層２４との双方に対して、ソース電極２９を接続するようにしたので、ソース電極２９から配線を引き回すための配線引き回し構造６０に要する面積を大幅に縮小することができる。その結果、回路設計の自由度を高めることができる。
　《その他の実施形態》
　上記各実施形態では、回路基板の例としてＴＦＴ基板１１について説明したが、本発明はこれに限らず、絶縁性基板上に積層された第１導電層及び絶縁層に対してコンタクトホールが形成され、当該コンタクトホール内で第１導電層に第２導電層が接続されたその他の回路基板について、同様に適用することができる。
　また、表示装置の例として液晶表示装置について説明したが、本発明はこれに限らず、上記回路基板を備える有機ＥＬ表示装置等の他の表示装置についても、同様に適用することができる。
　また、本発明は上記実施形態１～４に限定されるものでなく、本発明には、これらの実施形態１～４を適宜組み合わせた構成が含まれる。
　以上説明したように、本発明は、回路基板及びその製造方法並びに表示装置について有用である。
　　　　　　１　　　液晶表示装置 
　　　　　１１　　　ＴＦＴ基板（回路基板） 
　　　　　２１　　　ガラス基板（絶縁性基板）
　　　　　２２　　　バッファ層（第１絶縁層）
　　　　　２４　　　半導体層（第１導電膜）
　　　　　２７　　　ドレイン領域（第１導電膜）
　　　　　２８　　　ソース領域（第１導電膜）
　　　　　２９　　　ソース電極（第２導電膜）
　　　　　３０　　　ドレイン電極（第２導電膜）
　　　　　３１　　　画素電極 
　　　　　３３　　　ゲート絶縁膜（第１絶縁層、第２絶縁層）
　　　　　３５　　　層間絶縁膜（第２絶縁層） 
　　　　　３７，３８，３９，５３，５５　　　コンタクトホール 
　　　　　４３，４７，４８　　　ホール部 
　　　　　５１，５１ａ，５１ｂ　　　遮光膜、第３導電膜　　

Claims (12)

  1. 　絶縁性基板と、
    　上記絶縁性基板上に形成された第１絶縁層と、
    　上記第１絶縁層上に形成された第１導電膜と、
    　上記第１導電膜を覆うように上記第１絶縁層上に形成された第２絶縁層と、
    　上記第１絶縁層、上記第１導電膜及び上記第２絶縁層に亘って形成されたコンタクトホールと、
    　上記コンタクトホール内において上記第１導電膜に接続された第２導電膜とを備えた回路基板であって、
    　上記コンタクトホールは、上記第２絶縁層に形成されている部分の内径が上記第１導電膜及び第１絶縁層に形成されている部分の内径よりも大きく形成され、
    　上記第２導電膜は、上記コンタクトホール内における上記第１導電膜の上記絶縁性基板と反対側の表面と、上記コンタクトホールを形成する上記第１導電膜の内壁面とに接触して接続されている
    ことを特徴とする回路基板。
  2. 　請求項１に記載された回路基板において、
    　上記絶縁性基板上には、上記第１絶縁膜に覆われた第３導電膜が形成され、
    　上記コンタクトホールは、上記第３導電膜の上方位置に形成され、
    　上記第２導電膜は、上記コンタクトホールを介して上記第３導電膜に接続されている
    ことを特徴とする回路基板。
  3. 　請求項２に記載された回路基板において、
    　上記第３導電膜は、遮光膜である
    ことを特徴とする回路基板。
  4. 　請求項１乃至３の何れか１つに記載された回路基板において、
    　上記第１導電膜は半導体層である
    ことを特徴とする回路基板。
  5. 　第１基板と、
    　上記第１基板に対向して配置された第２基板とを備えた表示装置であって、
    　上記第１基板は、絶縁性基板と、該絶縁性基板上に形成された第１絶縁層と、該第１絶縁層上に形成された第１導電膜と、該第１導電膜を覆うように上記第１絶縁層上に形成された第２絶縁層と、上記第１絶縁層、上記第１導電膜及び上記第２絶縁層に亘って形成されたコンタクトホールと、該コンタクトホール内において上記第１導電膜に接続された第２導電膜とを備え、
    　上記コンタクトホールは、上記第２絶縁層に形成されている部分の内径が上記第１導電膜及び第１絶縁層に形成されている部分の内径よりも大きく形成され、
    　上記第２導電膜は、上記コンタクトホール内における上記第１導電膜の上記絶縁性基板と反対側の表面と、上記コンタクトホールを形成する上記第１導電膜の内壁面とに接触して接続されている
    ことを特徴とする表示装置。
  6. 　請求項５に記載された表示装置において、
    　上記絶縁性基板上には、上記第１絶縁膜に覆われた第３導電膜が形成され、
    　上記コンタクトホールは、上記第３導電膜の上方位置に形成され、
    　上記第２導電膜は、上記コンタクトホールを介して上記第３導電膜に接続されている
    ことを特徴とする表示装置。
  7. 　請求項６に記載された表示装置において、
    　上記第３導電膜は、遮光膜である
    ことを特徴とする表示装置。
  8. 　請求項５乃至７の何れか１つに記載された表示装置において、
    　上記第１導電膜は半導体層である
    ことを特徴とする表示装置。
  9. 　絶縁性基板上に第１絶縁層を形成する工程と、
    　上記第１絶縁層上に第１導電膜を形成する工程と、
    　上記第１導電膜を覆うように上記第１絶縁層上に第２絶縁層を形成する工程と、
    　上記第１絶縁層、上記第１導電膜及び上記第２絶縁層に亘って延びるコンタクトホールを形成する工程と、
    　上記コンタクトホール内において上記第１導電膜に接続された第２導電膜を形成する工程とを有する回路基板の製造方法であって、
    　上記コンタクトホールを形成する工程は、第１ドライエッチング工程と、該第１ドライエッチング工程の後に行われる第２ドライエッチング工程とを有し、
    　上記第１ドライエッチング工程では、上記第２絶縁層、上記第１導電膜及び上記第１絶縁層をドライエッチングして、当該第２絶縁層、第１導電膜及び第１絶縁層に亘って延びるホール部を形成し、
    　上記第２ドライエッチング工程では、上記ホール部を構成している上記第１導電膜がエッチングされないように、上記ホール部を構成している上記第２絶縁層をドライエッチングすることにより、上記第２絶縁層における内径が上記第１導電膜及び上記第１絶縁層における内径よりも大きい上記コンタクトホールを形成する
    ことを特徴とする回路基板の製造方法。
  10. 　請求項９に記載された回路基板の製造方法において、
    　上記絶縁性基板上に第３導電膜を形成する工程を有し、
    　上記第１絶縁層を形成する工程では、上記第３導電膜を覆うように上記絶縁性基板上に上記第１絶縁層を形成し、
    　上記コンタクトホールを形成する工程では、上記第３導電膜の上方位置に上記コンタクトホールを形成し、
    　上記第１ドライエッチング工程では、上記第３導電膜が上記第１絶縁層から露出するように上記ホール部を形成し、
    　上記第２導電膜を形成する工程では、上記第２導電膜を上記第１導電膜及び第３導電膜に接続する
    ことを特徴とする回路基板の製造方法。
  11. 　請求項１０に記載された回路基板の製造方法において、
    　上記第３導電膜は、遮光膜である
    ことを特徴とする回路基板の製造方法。
  12. 　請求項９乃至１１の何れか１つに記載された回路基板の製造方法において、
    　上記第１導電膜は半導体層である
    ことを特徴とする回路基板の製造方法。
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