CN103885906B - 存储器控制器以及包括存储器控制器的存储*** - Google Patents

存储器控制器以及包括存储器控制器的存储*** Download PDF

Info

Publication number
CN103885906B
CN103885906B CN201310392306.1A CN201310392306A CN103885906B CN 103885906 B CN103885906 B CN 103885906B CN 201310392306 A CN201310392306 A CN 201310392306A CN 103885906 B CN103885906 B CN 103885906B
Authority
CN
China
Prior art keywords
address signal
signal
address
row
stored body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310392306.1A
Other languages
English (en)
Other versions
CN103885906A (zh
Inventor
权容技
李炯东
文英硕
杨亨均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103885906A publication Critical patent/CN103885906A/zh
Application granted granted Critical
Publication of CN103885906B publication Critical patent/CN103885906B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
    • G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0615—Address space extension
    • G06F12/0623—Address space extension for memory modules

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Computer Security & Cryptography (AREA)

Abstract

一种存储***包括存储单元和存储器控制器。存储单元包括多个存储体，其中，储存在存储体中的信息通过字线和位线来访问。存储器控制器被配置成限制对同一字线或同一位线的重复访问，使得连续访问的次数小于预定临界值。

Description

存储器控制器以及包括存储器控制器的存储***
相关申请的交叉引用
本申请要求2012年12月21日向韩国知识产权局提交的申请号为10-2012-0150607的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及存储器控制器，更具体而言，涉及存储器控制器和包括所述存储器控制器的存储***。
背景技术
为了改善存储装置和处理器、诸如中央处理单元（CPU）或图形处理单元（GPU）之间的通信速度，已经使用了存储器控制器或接口芯片。此外，已经研发了将存储装置和存储器控制器或接口芯片封装在一起的***级封装（system-in-package，SIP）半导体装置。
参见图1，存储单元10可以包括存储体11，所述存储体11具有多个存储器单元以储存数据。存储器单元MC可以沿着行方向与字线WL0、WL1以及WL2电连接，以及沿着列方向与位线BL0、BL1以及BL2电连接，并且位于字线WL0、WL1以及WL2和位线BL0、BL1以及BL2之间的相应交叉处。字线WL0、WL1以及WL2和位线BL0、BL1以及BL2可以分别通过行译码器12和列译码器13来访问。行译码器12可以根据行地址信号来访问相应的字线WL0、WL1以及WL2，列译码器13可以根据列地址来访问相应的位线BL0、BL1以及BL2。
随着存储装置集成密度的增大，存储器单元的数目几何式地增加。因此，字线和位线的数目也增加。即，存储器单元的尺寸、字线WL0、WL1以及WL2之间的距离以及位线BL0、BL1以及BL2之间的距离显著地减小。因此，当连续地访问特定字线或位线时，与相邻的字线或位线电连接的存储器单元可能会受到影响。即，由于连续地访问特定字线或位线，储存在与相邻的字线或位线连接的存储器单元中的数据可能会被破坏或改变。因而，存储器单元的可靠性可能会降低。
发明内容
在本发明的一个实施例中，一种存储***包括：存储单元，所述存储单元包括多个存储体，其中，储存在存储体中的信息通过位线和字线来访问；以及存储器控制器，所述存储器控制器被配置成限制对同一字线或同一位线的重复访问，使得连续访问的次数小于预定临界值。
在本发明的一个实施例中，一种存储器控制器包括：地址映射单元，所述地址映射单元被配置成接收物理地址以及产生预地址信号；访问控制单元，所述访问控制单元被配置成从预地址信号产生地址信号，以及当同一预地址信号连续地并重复地输入了超过临界值的次数时将地址信号的产生延迟预定时间；以及仲裁器，所述仲裁器被配置成接收地址信号并且将地址信号提供给存储单元。
在本发明的一个实施例中，一种存储***包括：存储单元，所述存储单元包括多个存储体；以及存储器控制器，所述存储器控制器被配置成访问存储单元，其中，所述存储器控制器包括：地址映射单元，所述地址映射单元被配置成接收物理地址以及产生预地址信号；访问控制单元，所述访问控制单元被配置成从预地址信号产生地址信号，以及当同一预地址信号连续地和重复地输入了超过临界值的次数时将地址信号的产生延迟预定时间；以及仲裁器，所述仲裁器被配置成将地址信号提供给存储单元。
在本发明的一个实施例中，一种***包括：处理器；控制器，所述控制器被配置成从处理器中接收请求和数据；以及存储单元，所述存储单元被配置成从控制器中接收被控制的请求和数据，其中，所述控制器被配置成：当连续地并重复地产生了用于访问存储单元的特定字线和位线的请求时，产生被控制的请求。
在本发明的一个实施例中，一种***包括：处理器；芯片组，所述芯片组被配置成与处理器耦接；控制器，所述控制器被配置成经由芯片组接收从处理器提供的请求；存储器件，所述存储器件被配置成从控制器接收被控制的请求和数据；以及I/O器件，所述I/O器件被配置成与芯片组耦接，其中，所述控制器被配置成：当连续地和重复地产生了用于访问存储器件的预定字线和预定位线的请求时，产生被控制的请求。
另外，所述控制器可以被配置成将请求延迟预定时间，由此产生被控制的请求。
在本发明的一个实施例中，一种存储***包括：存储单元，所述存储单元包括多个存储体，其中，储存在存储体中的信息通过位线和字线来访问；以及存储器控制器，所述存储器控制器被配置成限制在预定时段对同一字线或同一位线的重复访问。
附图说明
结合附图来描述本发明的特点、方面和实施例，其中：
图1示意性地说明现有的存储单元的配置；
图2示意性地说明根据本发明的一个实施例的存储***的配置；
图3示意性地说明图2的存储器控制器的配置；
图4说明图3的地址映射单元、访问控制单元以及仲裁器的详细配置；
图5示意性地说明图4的访问控制单元的配置；
图6说明图5的行计数部的配置；
图7说明图5的控制缓冲器单元的配置；以及
图8说明使用根据本发明的实施例的存储器控制器电路的***的框图。
具体实施方式
在下文中，将参照附图经由示例性实施例来描述根据本发明的存储器控制器和包括所述存储器控制器的存储***。
参见图2，存储***1可以包括：处理器100、存储器控制器200、以及存储单元300。处理器100可以作为主机操作，以及可以被配置成将请求和数据传送至存储器控制器200。请求可以包括物理地址、写入请求和读取请求等。可以提供物理地址、写入请求以及读取请求以执行存储单元300的读取或写入操作。处理器100可以将数据传送至存储器控制器200，以将数据储存在存储器单元300中。存储器控制器200可以将从存储单元300中提供的数据传送至处理器100。
存储器控制器200可以被配置成在处理器100和存储单元300之间中继通信。存储器控制器200可以接收来自处理器100的请求和数据，以及将诸如数据、命令、地址以及时钟的信号提供给存储单元300。此外，存储器控制器200可以将从存储单元300中提供的数据提供给处理器100。
存储单元300可以包括多个存储体（未示出）。每个存储体可以包括多个存储器单元和与存储器单元电连接的多个字线和位线。
参见图3，存储器控制器200可以包括：请求缓冲器210、写入数据队列220、读取数据队列230、地址映射单元240、访问控制单元250、仲裁器260、以及命令发生单元270。请求缓冲器210可以被配置成接收从处理器100中提供的请求。写入数据队列220可以被配置成接收从处理器100中提供的数据。读取数据队列230可以被配置成接收从存储单元300中提供的数据。
地址映射单元240可以被配置成利用从请求缓冲器210中提供的物理地址信号来产生预地址信号。访问控制单元250可以被配置成从预地址信号中产生地址信号。仲裁器260可以被配置成将地址信号和从写入数据队列220中接收的数据提供给存储单元300，以及将从存储单元300中提供的数据提供给读取数据队列230。命令发生单元270可以被配置成从请求缓冲器210提供的写入和读取请求中产生写入和读取命令，以及将产生的写入和读取命令提供给存储单元300。
即使从处理器100产生了用于激活存储单元300的多个存储体之中的存储体的同一字线或同一位线的连续的访问请求，存储器控制器200也可以阻止这些连续的访问请求。处理器100可以将请求传送至存储器控制器200以请求访问存储单元300。处理器100可以对存储单元300的同一存储体的同一字线或位线产生连续的访问请求。
当处理器100对存储单元300的存储体的同一字线或同一位线产生连续的访问请求时，存储器控制器200可以被配置成在访问请求的次数对应于预定临界值的情况下阻止或延迟访问请求。即，存储器控制器200可以被配置成限制对同一字线或同一位线的连续访问，使得在预定时段中连续访问的次数小于预定临界值。因此，当对存储单元300的存储体的同一字线或同一位线产生了次数超过预定临界值的访问请求时，存储器控制器200在经过预定时间之后执行访问请求以防止数据的变化。对存储单元300的存储体的同一字线或同一位线的连续访问请求可以基于地址信号来确定。
另外，存储器控制器200可以被配置成限制在预定时段对同一字线或同一位线的重复访问。
参见图4，地址映射单元240可以利用从图3的请求缓冲器210中提供的物理地址信号来产生预地址信号。预地址信号可以包括预存储体地址信号BADDP、预行地址信号RADDP、以及预列地址信号CADDP。
访问控制单元250可以接收预地址信号并产生地址信号。地址信号可以包括存储体地址信号BADD、行地址信号RADD、以及列地址信号CADD。当特定的预地址信号（例如，同一预地址信号）连续地并重复地输入了与预定临界值相对应的次数时，访问控制单元250可以将地址信号的产生延迟预定时间。当同一预存储体地址信号BADDP和同一预行地址信号RADDP连续地并重复地输入了与预定临界值相对应的次数时，访问控制单元250可以利用当前输入的预存储体地址信号BADDP、预行地址信号RADDP和预列地址信号CADDP而将存储体地址信号BADD、行地址信号RADD、以及列地址信号CADD的产生延迟预定时间。此外，当同一预存储体地址信号BADDP和同一预列地址信号CADDP连续地并重复地输入了与临界值相对应的次数时，访问控制单元250可以利用当前输入的预存储体地址信号BADDP、预行地址信号RADDP、预列地址信号CADDP而将存储体地址信号BADD、行地址信号RADD、以及列地址信号CADD的产生延迟预定时间。另外，所述预定时间可以与消除了前一阶段所输入的数据的影响的时间相对应。
访问控制单元250还可以接收临界值设定信号REGSET和时间设定信号TIMESET。访问控制单元250可以响应于临界值设定信号REGSET而设定预定临界值，以及可以响应于时间设定信号TIMESET而设定用于延迟地址信号的产生的预定时间。预定临界值和预定时间可以不被设定成特定的值，而是可以根据设计者的意图来设定或者由实验或测试得到。
仲裁器260可以接收地址信号并且将地址信号提供给存储单元300作为仲裁器260的输出信号。仲裁器260可以接收存储体地址信号BADD、行地址信号RADD、以及列地址信号CADD，并且将接收的信号提供给存储单元300。预存储体地址信号BADDP和存储体地址信号BADD可以是用于选择存储单元300中的一个存储体的信号。预行地址信号RADDP和行地址信号RADD可以是用于选择存储单元300中的一个字线的信号。预列地址信号CADDP和列地址信号CADD可以是用于选择存储单元300中的一个位线的信号。预地址信号和地址信号可以分别包括多个比特。在本发明的一个实施例中，当提及输入同一预地址信号时，也包括重复地输入具有预定逻辑比特的预地址信号的意思。此外，当提及输入地址信号时，也包括重复地输入具有预定逻辑比特的地址信号的意思。
此外，预地址信号的预定逻辑比特和地址信号的预定逻辑比特可以彼此大体相同。
参见图5，访问控制单元250可以包括计数单元510和控制缓冲器单元520。计数单元510可以被配置成接收预地址信号，以及当同一预地址信号连续地输入了与预定临界值相对应的次数时产生控制信号。计数单元510可以接收预定临界值设定信号REGSET并设定预定临界值。
计数单元510可以包括行计数单元511和列计数单元512。行计数单元511可以被配置成接收预存储体地址信号BADDP和预行地址信号RADDP，以及当同一预存储体地址信号BADDP和同一预行地址信号RADDP连续地输入了与预定临界值相对应的次数时、即当具有预定逻辑比特的预存储体地址信号BADDP和具有预定逻辑比特的预行地址信号RADDP连续地和重复地输入了与预定临界值相对应的次数时，产生第一控制信号RCON。列计数单元512可以被配置成接收预存储体地址信号BADDP和预列地址信号CADDP，以及当预定的预存储体地址信号BADDP和预定的预列地址信号CADDP连续地输入了与预定临界值相对应的次数时、即当具有预定逻辑比特的预存储体地址信号BADDP和具有预定逻辑比特的预列地址信号CADDP连续地并重复地输入了与临界值相对应的次数时，产生第二控制信号CCON。
控制缓冲器单元520可以被配置成响应于控制信号而利用预地址信号来产生地址信号。控制缓冲器单元520可以在控制信号被禁止时提供预地址信号作为地址信号。控制缓冲器单元520可以在控制信号被使能时将预地址信号延迟预定时间并且提供延迟的信号作为地址信号。
控制缓冲器单元520可以接收从计数单元510中提供的第一控制信号RCON和第二控制信号CCON。当第一控制信号RCON和第二控制信号CCON两个都被禁止时，控制缓冲器单元520可以将在当前阶段输入的预存储体地址信号BADDP、预行地址信号RADDP、预列地址信号CADDP（在下文中，称为当前预存储体地址信号BADDP、当前预行地址信号RADDP、以及当前预列地址信号CADDP）输出作为存储体地址信号BADD、行地址信号RADD以及列地址信号CADD。然而，当第一控制信号RCON和第二控制信号CCON中的任何一个被使能时，控制缓冲器单元520可以将当前输入的预存储体地址信号BADDP、预行地址信号RADDP、以及预列地址信号CADDP延迟预定时间，然后输出延迟的信号分别作为与控制缓冲器单元520的输出信号相对应的存储体地址信号BADD、行地址信号RADD以及列地址信号CADD。控制缓冲器单元520可以响应于时间设定信号TIMESET来设定所述预定时间。
参见图6，行计数单元511可以包括：寄存器610、比较器620以及计数器630。寄存器610可以被配置成储存在前一阶段输入的预存储体地址信号BADDP和预行地址信号RADDP（在下文中，称为前一预存储体地址信号P_BADDP和前一预行地址信号P_RADDP）。此外，寄存器610可以被配置成将前一预存储体地址信号P_BADDP和前一预行地址信号P_RADDP输出至比较器620，以及重新储存当前预存储体地址信号C_BADDP和当前预行地址信号C_RADDP。
比较器620可以被配置成根据前一预地址信号和当前预地址信号之间的比较结果来输出标志信号和复位信号RST中的选中的一个。例如，比较器620可以被配置成接收从寄存器610中提供的前一预存储体地址信号P_BADDP和前一预行地址信号P_RADDP。此外，比较器620可以被配置成接收当前预存储体地址信号C_BADDP和当前预行地址信号C_RADDP。比较器620可以判断前一预存储体地址信号P_BADDP和前一预行地址信号P_RADDP是否分别与当前预存储体地址信号C_BADDP和当前预行地址信号C_RADDP相同。当前一预存储体地址信号P_BADDP和前一预行地址信号P_RADDP分别与当前预存储体地址信号C_BADDP和当前预行地址信号C_RADDP相同时，比较器620可以产生标志信号FLAG。另外，当前一预存储体地址信号P_BADDP和前一预行地址信号P_RADDP分别与当前预存储体地址信号C_BADDP和当前预行地址信号C_RADDP不同时，比较器620可以产生复位信号RST。
计数器630可以被配置成对标志信号FLAG计数。计数器630可以响应于复位信号RST和刷新信号REF而被复位。计数器630可以对标志信号FLAG计数，以及当计数数目超过预定临界值时产生第一控制信号RCON。
行计数单元511还可以包括临界值设定单元640。临界值设定单元640可以被配置成响应于临界值设定信号REGSET而设定预定临界值，以及将预定临界值信息641提供给计数器630。临界值设定单元640可以被实施为诸如寄存器的电路。
当同一预存储体地址信号BADDP和同一预行地址信号RADDP连续地输入了超过预定临界值的次数时、即当前预地址信号C_BADDP和C_RADDP与前一预地址信号P_BADDP和P_RADDP连续相同的次数超过了预定临界值时，比较器620可以因为次数超过预定临界值而产生标志信号FLAG，并且计数器630可以对标志信号FLAG计数以产生第一控制信号RCON。当同一预存储体地址信号BADDP和同一预行地址信号RADDP被输入小于预定临界值的次数，并且接着输入不同的预存储体地址信号BADDP和预行地址信号RADDP、即当前预地址信号C_BADDP和C_RADDP与前一预地址信号P_BADDP和P_RADDP不同时，比较器620可以产生复位信号RST以将计数器630的计数值复位。然后，当同一预存储体地址信号BADDP和同一预行地址信号RADDP可能输入了与预定临界值相对应的次数时，计数器630可以输出第一控制信号RCON。
计数器630可以响应于刷新信号REF而被复位。刷新信号REF可以从用于控制存储单元300以执行刷新操作的刷新命令中产生。当存储单元300执行刷新操作时，储存在存储单元300的存储器单元中的数据可以保持。因此，存储器单元可以承受次数与预定临界值相对应的连续访问。
图5的列计数单元512可以具有与行计数单元511相同的配置，除了输入信号和输出信号的部分之外。即，列计数单元512可以接收预列地址信号CADDP而不是预行地址信号RADDP，以及输出第二控制信号CCON而不是第一控制信号RCON。由于其它的部件采用与行计数单元511相同的方式来配置，所以本文中不再赘述。
参见图7，控制缓冲器单元520可以包括路径控制单元710和延迟单元720。路径控制单元710可以被配置成：响应于控制信号而旁通预地址信号并提供旁通的信号作为地址信号，或者将预地址信号提供给延迟单元720。路径控制单元710可以响应于第一控制信号RCON和第二控制信号CCON而旁通预存储体地址信号BADDP、预行地址信号RADDP、预列地址信号CADDP，并且提供旁通的信号分别作为存储体地址信号BADD、行地址信号RADD以及列地址信号CADD。路径控制单元710可以将预存储体地址信号BADDP、预行地址信号RADDP以及预列地址信号CADDP提供给延迟单元720。更详细地，当第一控制信号RCON和第二控制信号CCON两个都被禁止时，路径控制单元710可以旁通在当前阶段输入的预存储体地址信号BADDP、预行地址信号RADDP以及预列地址信号CADDP，并且直接提供旁通的信号分别作为存储体地址信号BADD、行地址信号RADD以及列地址信号CADD。当第一控制信号RCON和第二控制信号CCON中的任何一个被使能时，路径控制单元710可以将在当前阶段输入的预存储体地址信号BADDP、预行地址信号RADDP、预列地址信号CADDP输出到延迟单元720。
延迟单元720可以被配置成从路径控制单元710中接收预地址信号，将预地址信号延迟预定时间，并且提供延迟的信号作为地址信号。延迟单元720可以接收时间设定信号TIMESET以设定预定时间。延迟单元720可以被实施为能够根据时间设定信号TIMESET来改变预定时间的可变延迟单元。延迟单元720可以将来自路径控制单元710的在当前阶段输入的预存储体地址信号BADDP、预行地址信号RADDP、预列地址信号CADDP延迟由时间设定信号TIMESET提供的预定时间，然后提供延迟的信号分别作为存储体地址信号BADD、行地址信号RADD以及列地址信号CADD。
当同一物理地址从处理器100连续地和重复地输入到存储器控制器200时，存储器控制器200的地址映射单元240可以连续地产生同一预存储体地址信号BADDP、同一预行地址信号RADDP以及同一预列地址信号CADDP。当同一预存储体地址信号BADDP、同一预行地址信号RADDP、同一预列地址信号CADDP连续地并重复地输入了与预定临界值相对应的次数时，存储器控制器200的访问控制单元250可以将预存储体地址信号BADDP、预行地址信号RADDP、预列地址信号CADDP延迟预定时间并且产生存储体地址信号BADD、行地址信号RADD以及列地址信号CADD。因此，存储器控制器200可以将地址信号的产生延迟，并且阻止对存储单元300的存储体的同一字线或同一位线的次数超过预定临界值的连续访问。
以上讨论的存储器控制器在存储器件、处理器以及计算机***的设计中特别有用。例如，参见图8，示出了使用根据本发明实施例的存储器控制器的***的框图，总体由附图标记1000来表示。***1000可以包括一个或更多个处理器或者中央处理单元（“CPU”）1100。CPU1100可以单独地使用或者与其它的CPU组合使用。尽管CPU1100主要以单数形式提及，但是本领域技术人员将理解的是具有任何数目的物理或逻辑CPU的***也是可以实施的。
芯片组1150可以与CPU1100可操作式地耦接。芯片组1150是CPU1100和***1000的其它部件之间的信号通信路径，上述其它部件可以包括存储器控制器1200、输入/输出（“I/O”）总线1250、以及盘驱动器控制器1300。根据***的配置，可以经由芯片组1150来传送若干不同信号中的任何一个，并且本领域技术人员将理解的是，在不改变***的内在本质的情况下，可以容易地调整信号在整个***1000内的路径。
如上所述，存储器控制器1200可以与芯片组1150可操作式地耦接。存储器控制器1200可以包括至少一个存储器控制器，所述至少一个存储器控制器将地址信号的产生延迟，并且阻止对存储单元的选中的存储体的同一字线或同一位线的次数超过预定临界值的连续访问。因而，存储器控制器1200可以经由芯片组1150接收从CPU1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成到芯片组1150中。存储器控制器1200可以与一个或更多个存储器件1350可操作式地耦接。在一个实施例中，存储器件1350可以与图2中的存储单元300相对应，存储单元300可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是若干工业标准存储器类型中的任何一种，包括但是不局限于：单列直插存储器模块（“SIMM”）和双列直插存储器模块（“DIMM”）。另外，存储器件1350可以通过储存指令和数据来便利于外部数据储存器件的安全移除。
芯片组1150也可以与I/O总线1250耦接。I/O总线1250可以用作从芯片组1150到I/O器件1410、1420以及1430的信号通信路径。I/O器件1410、1420以及1430可以包括鼠标1410、视频显示器1420、或键盘1430。I/O总线1250可以利用若干通信协议中的任何一种以与I/O器件1410、1420以及1430通信。另外，I/O总线1250可以被集成到芯片组1150中。
盘驱动器控制器1300也可以与芯片组1150可操作式地耦接。盘驱动器控制器1300可以用作芯片组1150和一个或更多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据来便利于外部数据储存器件的断开。盘驱动器控制器1300和内部盘驱动器1450可以彼此通信，或者虚拟地使用任何类型的通信协议（包括以上关于I/O总线1250而提及的那些）而与芯片组1150通信。
需要注意的是，以上结合图8描述的***1000仅是使用具有选择性地延迟地址信号的功能的存储器控制器的***的一个实例。在可替选的实施例中，诸如移动电话或数码照相机，部件可以与图8中所示的实施例不同。
尽管以上已经描述了某些实施例，但是本领域技术人员将理解的是描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限定本文描述的存储***。更确切地说，本文描述的存储***应当仅根据所附权利要求并结合以上描述和附图来限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种存储***，包括：
存储单元，所述存储单元包括多个存储体，其中，储存在存储体中的信息通过字线和位线来访问；以及
存储器控制器，所述存储器控制器被配置成限制对同一字线或同一位线的重复访问，使得连续访问的次数小于预定临界值。
2.如技术方案1所述的存储***，其中，所述存储器控制器被配置成：当用于访问所述同一字线或所述同一位线的请求连续地输入了超过所述预定临界值时，将用于访问所述同一字线或所述同一位线的请求延迟预定时间然后执行所述请求。
3.一种存储器控制器，包括：
地址映射单元，所述地址映射单元被配置成：接收物理地址以及产生预地址信号；
访问控制单元，所述访问控制单元被配置成：从所述预地址信号产生地址信号，以及当同一预地址信号连续地和重复地输入了超过临界值的次数时将所述地址信号的产生延迟预定时间；以及
仲裁器，所述仲裁器被配置成：接收所述地址信号以及将所述地址信号提供给存储单元。
4.如技术方案3所述的存储器控制器，其中，所述访问控制单元包括：
计数单元，所述计数单元被配置成：接收所述预地址信号和临界值设定信号，以及当所述同一预地址信号连续地和重复地输入了与所述临界值相对应的次数时产生控制信号；以及
控制缓冲器单元，所述控制缓冲器单元被配置成：响应于所述控制信号而提供所述预地址信号作为所述地址信号，或者将所述预地址信号延迟所述预定时间然后提供延迟的信号作为所述地址信号。
5.如技术方案4所述的存储器控制器，其中，所述计数单元包括：
寄存器，所述寄存器被配置成：响应于时钟信号，输出之前输入的预地址信号，以及储存当前输入的预地址信号；
比较器，所述比较器被配置成：将所述之前输入的预地址信号与所述当前输入的预地址信号进行比较，以及产生标志信号和复位信号；以及
计数器，所述计数器被配置成：对所述标志信号计数，以及当所述标志信号的计数数目超过所述临界值时产生所述控制信号。
6.如技术方案5所述的存储器控制器，其中，所述比较器被配置成：当所述之前输入的预地址信号和所述当前输入的预地址信号彼此大体相同时产生所述标志信号，以及当所述之前输入的预地址信号和所述当前输入的预地址信号彼此不同时产生所述复位信号。
7.如技术方案6所述的存储器控制器，其中，所述计数器被配置成：对所述标志信号计数，以及响应于所述复位信号和刷新信号而被复位。
8.如技术方案5所述的存储器控制器，还包括临界值设定单元，所述临界值设定单元被配置成：接收所述临界值设定信号，以及将关于所述临界值的信息提供给所述计数器。
9.如技术方案4所述的存储器控制器，其中，所述控制缓冲器单元包括：
路径控制单元，所述路径控制单元被配置成：响应于所述控制信号，旁通所述预地址信号以及提供旁通的信号作为所述地址信号，或者将所述预地址信号输入到延迟单元；以及
延迟单元，所述延迟单元被配置成：将从所述路径控制单元中接收的所述预地址信号延迟所述预定时间，以及提供延迟的信号作为所述地址信号。
10.如技术方案9所述的存储器控制器，其中，所述预定时间根据时间设定信号而变化。
11.一种存储***，包括：
存储单元，所述存储单元包括多个存储体；以及
存储器控制器，所述存储器控制器被配置成访问所述存储单元，
其中，所述存储器控制器包括：
地址映射单元，所述地址映射单元被配置成：接收物理地址以及产生预地址信号；
访问控制单元，所述访问控制单元被配置成：从所述预地址信号产生地址信号，以及当同一预地址信号连续地和重复地输入了超过临界值的次数时将所述地址信号的产生延迟预定时间；以及
仲裁器，所述仲裁器被配置成：将所述地址信号提供给所述存储单元。
12.如技术方案11所述的存储***，其中，所述预地址信号包括预存储体地址信号、预行地址信号以及预列地址信号，以及
所述地址信号包括存储体地址信号、行地址信号以及列地址信号。
13.如技术方案12所述的存储***，其中，所述访问控制单元包括：
行计数单元，所述行计数单元被配置成：接收所述预存储体地址信号和所述预行地址信号，以及当同一预存储体地址信号和同一预行地址信号连续地和重复地输入了与所述临界值相对应的次数时产生第一控制信号；
列计数单元，所述列计数单元被配置成：接收所述预存储体地址信号和所述预列地址信号，以及当同一预存储体地址信号和同一预列地址信号连续地和重复地输入了与所述临界值相对应的次数时产生第二控制信号；以及
控制缓冲器单元，所述控制缓冲器单元被配置成：响应于所述第一控制信号和所述第二控制信号而从所述预存储体地址信号、所述预行地址信号以及所述预列地址信号产生所述存储体地址信号、所述行地址信号以及所述列地址信号。
14.如技术方案13所述的存储***，其中，所述行计数单元包括：
寄存器，所述寄存器被配置成：响应于时钟信号，输出之前输入的预存储体地址信号和之前输入的预行地址信号，以及储存当前输入的预存储体地址信号和当前输入的预行地址信号；
比较器，所述比较器被配置成：将所述之前输入的预存储体地址信号和所述之前输入的预行地址信号与所述当前输入的预存储体地址信号和所述当前输入的预行地址信号进行比较，以及产生标志信号和复位信号；以及
计数器，所述计数器被配置成：对所述标志信号计数，以及当所述标志信号的计数数目超过所述临界值时产生所述第一控制信号。
15.如技术方案14所述的存储***，其中，所述比较器被配置成：当所述之前输入的预存储体地址信号和所述之前输入的预行地址信号与所述当前输入的预存储体地址信号和所述当前输入的预行地址信号大体相同时，将所述标志信号使能，以及当所述之前输入的预存储体地址信号和所述之前输入的预行地址信号与所述当前输入的预存储体地址信号和所述当前输入的预行地址信号不同时，将所述复位信号使能。
16.如技术方案14所述的存储***，其中，所述计数器被配置成：对所述标志信号计数，以及响应于所述复位信号和刷新信号而被复位。
17.如技术方案13所述的存储***，其中，所述列计数单元包括：
寄存器，所述寄存器被配置成：响应于时钟信号，输出之前输入的预存储体地址信号和之前输入的预列地址信号，以及储存当前输入的预存储体地址信号和当前输入的预列地址信号；
比较器，所述比较器被配置成：将所述之前输入的预存储体地址信号和所述之前输入的预列地址信号与所述当前输入的预存储体地址信号和所述当前输入的预列地址信号进行比较，以及产生标志信号和复位信号；以及
计数器，所述计数器被配置成：对所述标志信号计数，以及当所述标志信号的计数数目超过所述临界值时产生所述第二控制信号。
18.如技术方案17所述的存储***，其中，所述比较器被配置成：当所述之前输入的预存储体地址信号和所述之前输入的预列地址信号与所述当前输入的预存储体地址和所述当前输入的预列地址信号大体相同时，将所述标志信号使能，以及当所述之前输入的预存储体地址信号和所述之前输入的预列地址信号与所述当前输入的预存储体地址信号和所述当前输入的预列地址信号不同时，将所述复位信号使能。
19.如技术方案17所述的存储***，其中，所述计数器被配置成：对所述标志信号计数，以及响应于所述复位信号和刷新信号而被复位。
20.如技术方案15所述的存储***，其中，所述控制缓冲器单元包括：
路径控制单元，所述路径控制单元被配置成：响应于所述第一控制信号和所述第二控制信号而旁通所述预存储体地址信号、所述预行地址信号以及所述预列地址信号并且提供旁通的信号作为所述存储体地址信号、所述行地址信号以及所述列地址信号，或者将所述预存储体地址信号、所述预行地址信号以及所述预列地址信号输出到延迟单元；以及
延迟单元，所述延迟单元被配置成：将所述预存储体地址信号、所述预行地址信号、以及所述预列地址信号延迟预定时间，以及提供延迟的信号作为所述存储体地址信号、所述行地址信号以及所述列地址信号。
21.一种***，包括：
处理器；
控制器，所述控制器被配置成：从所述处理器中接收请求和数据；以及
存储单元，所述存储单元被配置成：从所述控制器中接收被控制的请求和所述数据，
其中，所述控制器被配置成：当连续地和重复地产生了用于访问所述存储单元的预定字线和预定位线的请求时，产生所述被控制的请求。
22.如技术方案21所述的***，其中，所述控制器被配置成将所述请求延迟预定时间，由此产生所述被控制的请求。
23.一种***，包括：
处理器；
芯片组，所述芯片组被配置成与所述处理器耦接；
控制器，所述控制器被配置成经由所述芯片组来接收从所述处理器中提供的请求；
存储器件，所述存储器件被配置成从所述控制器中接收被控制的请求和所述数据；以及
I/O器件，所述I/O器件被配置成与所述芯片组耦接；
其中，所述控制器被配置成：当连续地和重复地产生了用于访问所述存储器件的预定字线和预定位线的请求时，产生所述被控制的请求。
24.如技术方案23所述的***，其中，所述控制器被配置成将所述请求延迟预定时间，由此产生所述被控制的请求。
25.如技术方案24所述的***，其中，所述控制器被集成在所述芯片组中。
26.一种存储***，包括：
存储单元，所述存储单元包括多个存储体，其中，储存在存储体中的信息通过字线和位线来访问；以及
存储器控制器，所述存储器控制器被配置成限制在预定时段对同一字线或同一位线的重复访问。

Claims (18)

1.一种存储器控制器，包括：
地址映射单元，所述地址映射单元被配置成：接收物理地址以及产生预地址信号；
访问控制单元，所述访问控制单元被配置成：从所述预地址信号产生地址信号，以及当同一预地址信号连续地和重复地输入了超过临界值的次数时将所述地址信号的产生延迟预定时间；以及
仲裁器，所述仲裁器被配置成：接收所述地址信号以及将所述地址信号提供给存储单元。
2.如权利要求1所述的存储器控制器，其中，所述访问控制单元包括：
计数单元，所述计数单元被配置成：接收所述预地址信号和临界值设定信号，以及当所述同一预地址信号连续地和重复地输入了与所述临界值相对应的次数时产生控制信号；以及
控制缓冲器单元，所述控制缓冲器单元被配置成：响应于所述控制信号而提供所述预地址信号作为所述地址信号，或者将所述预地址信号延迟所述预定时间然后提供延迟的信号作为所述地址信号。
3.如权利要求2所述的存储器控制器，其中，所述计数单元包括：
寄存器，所述寄存器被配置成：响应于时钟信号，输出之前输入的预地址信号，以及储存当前输入的预地址信号；
比较器，所述比较器被配置成：将所述之前输入的预地址信号与所述当前输入的预地址信号进行比较，以及产生标志信号和复位信号；以及
计数器，所述计数器被配置成：对所述标志信号计数，以及当所述标志信号的计数数目超过所述临界值时产生所述控制信号。
4.如权利要求3所述的存储器控制器，其中，所述比较器被配置成：当所述之前输入的预地址信号和所述当前输入的预地址信号彼此大体相同时产生所述标志信号，以及当所述之前输入的预地址信号和所述当前输入的预地址信号彼此不同时产生所述复位信号。
5.如权利要求4所述的存储器控制器，其中，所述计数器被配置成：对所述标志信号计数，以及响应于所述复位信号和刷新信号而被复位。
6.如权利要求3所述的存储器控制器，还包括临界值设定单元，所述临界值设定单元被配置成：接收所述临界值设定信号，以及将关于所述临界值的信息提供给所述计数器。
7.如权利要求2所述的存储器控制器，其中，所述控制缓冲器单元包括：
路径控制单元，所述路径控制单元被配置成：响应于所述控制信号，旁通所述预地址信号以及提供旁通的信号作为所述地址信号，或者将所述预地址信号输入到延迟单元；以及
延迟单元，所述延迟单元被配置成：将从所述路径控制单元中接收的所述预地址信号延迟所述预定时间，以及提供延迟的信号作为所述地址信号。
8.如权利要求7所述的存储器控制器，其中，所述预定时间根据时间设定信号而变化。
9.一种存储***，包括：
存储单元，所述存储单元包括多个存储体；以及
存储器控制器，所述存储器控制器被配置成访问所述存储单元，
其中，所述存储器控制器包括：
地址映射单元，所述地址映射单元被配置成：接收物理地址以及产生预地址信号；
访问控制单元，所述访问控制单元被配置成：从所述预地址信号产生地址信号，以及当同一预地址信号连续地和重复地输入了超过临界值的次数时将所述地址信号的产生延迟预定时间；以及
仲裁器，所述仲裁器被配置成：将所述地址信号提供给所述存储单元。
10.如权利要求9所述的存储***，其中，所述预地址信号包括预存储体地址信号、预行地址信号以及预列地址信号，以及
所述地址信号包括存储体地址信号、行地址信号以及列地址信号。
11.如权利要求10所述的存储***，其中，所述访问控制单元包括：
行计数单元，所述行计数单元被配置成：接收所述预存储体地址信号和所述预行地址信号，以及当同一预存储体地址信号和同一预行地址信号连续地和重复地输入了与所述临界值相对应的次数时产生第一控制信号；
列计数单元，所述列计数单元被配置成：接收所述预存储体地址信号和所述预列地址信号，以及当同一预存储体地址信号和同一预列地址信号连续地和重复地输入了与所述临界值相对应的次数时产生第二控制信号；以及
控制缓冲器单元，所述控制缓冲器单元被配置成：响应于所述第一控制信号和所述第二控制信号而从所述预存储体地址信号、所述预行地址信号以及所述预列地址信号产生所述存储体地址信号、所述行地址信号以及所述列地址信号。
12.如权利要求11所述的存储***，其中，所述行计数单元包括：
寄存器，所述寄存器被配置成：响应于时钟信号，输出之前输入的预存储体地址信号和之前输入的预行地址信号，以及储存当前输入的预存储体地址信号和当前输入的预行地址信号；
比较器，所述比较器被配置成：将所述之前输入的预存储体地址信号和所述之前输入的预行地址信号与所述当前输入的预存储体地址信号和所述当前输入的预行地址信号进行比较，以及产生标志信号和复位信号；以及
计数器，所述计数器被配置成：对所述标志信号计数，以及当所述标志信号的计数数目超过所述临界值时产生所述第一控制信号。
13.如权利要求12所述的存储***，其中，所述比较器被配置成：当所述之前输入的预存储体地址信号和所述之前输入的预行地址信号与所述当前输入的预存储体地址信号和所述当前输入的预行地址信号大体相同时，将所述标志信号使能，以及当所述之前输入的预存储体地址信号和所述之前输入的预行地址信号与所述当前输入的预存储体地址信号和所述当前输入的预行地址信号不同时，将所述复位信号使能。
14.如权利要求12所述的存储***，其中，所述计数器被配置成：对所述标志信号计数，以及响应于所述复位信号和刷新信号而被复位。
15.如权利要求11所述的存储***，其中，所述列计数单元包括：
寄存器，所述寄存器被配置成：响应于时钟信号，输出之前输入的预存储体地址信号和之前输入的预列地址信号，以及储存当前输入的预存储体地址信号和当前输入的预列地址信号；
比较器，所述比较器被配置成：将所述之前输入的预存储体地址信号和所述之前输入的预列地址信号与所述当前输入的预存储体地址信号和所述当前输入的预列地址信号进行比较，以及产生标志信号和复位信号；以及
计数器，所述计数器被配置成：对所述标志信号计数，以及当所述标志信号的计数数目超过所述临界值时产生所述第二控制信号。
16.如权利要求15所述的存储***，其中，所述比较器被配置成：当所述之前输入的预存储体地址信号和所述之前输入的预列地址信号与所述当前输入的预存储体地址和所述当前输入的预列地址信号大体相同时，将所述标志信号使能，以及当所述之前输入的预存储体地址信号和所述之前输入的预列地址信号与所述当前输入的预存储体地址信号和所述当前输入的预列地址信号不同时，将所述复位信号使能。
17.如权利要求15所述的存储***，其中，所述计数器被配置成：对所述标志信号计数，以及响应于所述复位信号和刷新信号而被复位。
18.如权利要求13所述的存储***，其中，所述控制缓冲器单元包括：
路径控制单元，所述路径控制单元被配置成：响应于所述第一控制信号和所述第二控制信号而旁通所述预存储体地址信号、所述预行地址信号以及所述预列地址信号并且提供旁通的信号作为所述存储体地址信号、所述行地址信号以及所述列地址信号，或者将所述预存储体地址信号、所述预行地址信号以及所述预列地址信号输出到延迟单元；以及
延迟单元，所述延迟单元被配置成：将所述预存储体地址信号、所述预行地址信号、以及所述预列地址信号延迟预定时间，以及提供延迟的信号作为所述存储体地址信号、所述行地址信号以及所述列地址信号。
CN201310392306.1A 2012-12-21 2013-09-02 存储器控制器以及包括存储器控制器的存储*** Active CN103885906B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120150607A KR101989860B1 (ko) 2012-12-21 2012-12-21 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
KR10-2012-0150607 2012-12-21

Publications (2)

Publication Number Publication Date
CN103885906A CN103885906A (zh) 2014-06-25
CN103885906B true CN103885906B (zh) 2017-12-19

Family

ID=50954807

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310392306.1A Active CN103885906B (zh) 2012-12-21 2013-09-02 存储器控制器以及包括存储器控制器的存储***

Country Status (3)

Country Link
US (1) US9176906B2 (zh)
KR (1) KR101989860B1 (zh)
CN (1) CN103885906B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102358563B1 (ko) 2018-05-09 2022-02-04 삼성전자주식회사 로우 해머 핸들링과 함께 리프레쉬 동작을 수행하는 메모리 장치 및 이를 포함하는 메모리 시스템
CN114546910A (zh) * 2020-11-20 2022-05-27 Oppo广东移动通信有限公司 访问控制方法、装置、存储介质及电子装置
GB2611035A (en) * 2021-09-22 2023-03-29 Advanced Risc Mach Ltd Memory access analysis

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0624844A2 (en) * 1993-05-11 1994-11-17 International Business Machines Corporation Fully integrated cache architecture
US6032248A (en) * 1998-04-29 2000-02-29 Atmel Corporation Microcontroller including a single memory module having a data memory sector and a code memory sector and supporting simultaneous read/write access to both sectors
US6205155B1 (en) 1999-03-05 2001-03-20 Transwitch Corp. Apparatus and method for limiting data bursts in ATM switch utilizing shared bus
JP4054598B2 (ja) 2002-04-25 2008-02-27 キヤノン株式会社 メモリ制御回路、ｄｍａ要求ブロック及びメモリアクセスシステム
US7870326B2 (en) * 2006-07-28 2011-01-11 Samsung Electronics Co., Ltd. Multiprocessor system and method thereof
JP4772546B2 (ja) * 2006-03-17 2011-09-14 富士通セミコンダクター株式会社 半導体メモリ、メモリシステムおよびメモリシステムの動作方法
EP1997058A1 (en) * 2006-03-23 2008-12-03 International Business Machines Corporation Method and systems for limiting repeated accesses to an electronic device
JP5103823B2 (ja) * 2006-08-18 2012-12-19 富士通株式会社 情報処理装置および入出力要求制御方法
JP5661227B2 (ja) * 2007-02-07 2015-01-28 株式会社メガチップス メモリコントローラ
US7870351B2 (en) 2007-11-15 2011-01-11 Micron Technology, Inc. System, apparatus, and method for modifying the order of memory accesses
US8031505B2 (en) * 2008-07-25 2011-10-04 Samsung Electronics Co., Ltd. Stacked memory module and system
US9236110B2 (en) * 2012-06-30 2016-01-12 Intel Corporation Row hammer refresh command

Also Published As

Publication number Publication date
US9176906B2 (en) 2015-11-03
CN103885906A (zh) 2014-06-25
US20140181449A1 (en) 2014-06-26
KR20140081162A (ko) 2014-07-01
KR101989860B1 (ko) 2019-06-17

Similar Documents

Publication Publication Date Title
US10636476B2 (en) Row hammer mitigation with randomization of target row selection
CN108320764B (zh) 半导体设备、存储器模块及其操作方法
US11223373B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
US9805802B2 (en) Memory device, memory module, and memory system
KR20200115115A (ko) 행 해머 완화의 호스트 지원을 위한 리프레시 커맨드 제어
US11481149B2 (en) Memory module and memory system relating thereto
US8385146B2 (en) Memory throughput increase via fine granularity of precharge management
US10929064B2 (en) Methods of operating mixed device type memory modules, and processors and systems configured for operating the same
EP3436958B1 (en) Low power memory throttling
US20200387310A1 (en) Systems, methods and apparatus for memory access and scheduling
CN103885906B (zh) 存储器控制器以及包括存储器控制器的存储***
US7646649B2 (en) Memory device with programmable receivers to improve performance
CN107452423B (zh) 计算***、非易失性存储器模块以及操作存储设备的方法
KR102464305B1 (ko) 반도체 장치
US20200176062A1 (en) Memory devices and methods of processing security data thereof
US10302701B2 (en) Memory apparatus relating to determination of a failed region and test method thereof, memory module and system using the same
EP4375840A1 (en) Memory controller, electronic system including the same and method of controlling memory access
US11698870B2 (en) Memory module data buffer
US20170075571A1 (en) Memory device and control method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant