KR101139163B1 - 반도체 메모리 - Google Patents

Abstract

레귤러 커패시터는, 고논리 레벨을 유지하는 레귤러 메모리 셀의 전하에 의해 포화되고, 저논리 레벨을 유지하는 레귤러 메모리 셀로부터의 전하로는 포화되지 않는다. 레퍼런스 커패시터는 고논리 레벨을 유지하는 레퍼런스 메모리 셀로부터의 전하에 의해 포화된다. 차동 센스 앰프는 레귤러 커패시터로부터 판독되는 레귤러 판독 전압과, 레퍼런스 커패시터로부터 판독되는 포화 전압인 레퍼런스 판독 전압보다 제1 전압만큼 낮은 전압과의 차를 차동 증폭하고, 메모리 셀에 유지되어 있던 데이터의 논리를 생성한다. 메모리 셀의 커패시터의 특성이 변동되는 경우에도, 레퍼런스 전압 및 고논리 레벨에 대응하는 판독 전압의 변동을 작게 할 수 있다. 이것에 의해, 레퍼런스 전압과 저논리 레벨에 대응하는 판독 전압과의 차를 상대적으로 크게 할 수 있다. 이 결과, 판독 마진을 향상시킬 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 데이터의 논리값을 전하로서 유지하는 커패시터로 구성되는 메모리 셀을 갖는 반도체 메모리에 관한 것이다. 특히, 본 발명은 메모리 셀에 기록된 데이터를 판독하기 위한 판독 회로에 관한 것이다.

DRAM 및 플래시 메모리/EEPROM의 장점을 겸비한 반도체 메모리로서, 메모리 셀에 강유전체 커패시터를 구비한 강유전체 메모리가 개발되어 있다. 강유전체 메모리는, 강유전체를 절연 재료로 하는 강유전체 커패시터를 가변 용량 커패시터로서 동작시켜, 강유전체 커패시터에의 인가 전압을 제로로 하여도 잔류 분극이 남는 것을 이용함으로써, 전원이 공급되지 않아도 데이터를 유지할 수 있다. 이 특징을 이용하여, 강유전체 메모리는 IC 카드나 RFID 태그 등의 기억 매체로서 사용된다.

이 종류의 강유전체 메모리에서는, 메모리 셀로부터 판독되는 전하에 대응하는 판독 전압이 레퍼런스 전압과 비교되어, 메모리 셀에 유지되어 있던 데이터의 논리값이 판정된다. 예컨대 레퍼런스 전압은, 복수의 비트선에 판독되는 복수의 판독 전압의 최대 전압과 최소 전압의 평균값으로 설정된다(예컨대 특허문헌 1 참조).

또한, 최근 비트선 GND 센스 방식으로 칭하는 강유전체 메모리가 제안되어 있다(예컨대 특허문헌 2 참조). 이 강유전체 메모리는, 비트선에 소스가 접속된 pMOS 트랜지스터(전하 전송 회로)와, pMOS 트랜지스터의 드레인에 접속된 전하 축적 회로를 갖고 있다. pMOS 트랜지스터는 플레이트선을 활성화하기 전에 게이트?소스간 전압이 임계값 전압과 동일한 값으로 초기 설정된다. 판독 동작에서 플레이트선에 전압을 인가했을 때에, pMOS 트랜지스터는 비트선의 전압 상승에 따라서 온한다. 이것에 의해, 메모리 셀로부터 비트선에 판독되는 전하는 pMOS 트랜지스터를 통해 전하 축적 회로에 전송된다. 그리고 메모리 셀에 유지되어 있던 데이터의 논리값은 전하 축적 회로에 전송된 전하량에 따라서 판정된다.

특허문헌1:일본특허공개제2002-157876호공보 특허문헌2:일본특허공개제2002-133857호공보

일반적으로, 강유전체 커패시터의 용량값은 제조시의 변동이 크다. 이 변동에 의해 고논리 레벨 및 저논리 레벨에 대응하는 판독 전압, 및 레퍼런스 전압도 변동된다. 이것에 의해, 판독 전압과 레퍼런스 전압의 차는 변동, 판독 마진은 저하한다.

본 발명의 목적은, 커패시터로 구성되는 메모리 셀을 갖는 반도체 메모리에 있어서, 판독 마진을 향상시키는 것이다. 특히, 커패시터의 용량값이 변동되는 경우에도 판독 마진이 저하되는 것을 방지하는 것이다. 또한 레퍼런스 전압을 메모리 셀에 유지된 데이터를 이용하여 생성하는 경우에, 레퍼런스 전압의 변동을 방지하고, 판독 마진을 향상시키는 것이다.

레귤러 메모리 셀의 셀 커패시터는, 고논리 레벨 또는 저논리 레벨에 대응하는 전하를 축적한다. 레퍼런스 메모리 셀의 셀 커패시터는 고논리 레벨에 대응하는 전하를 축적한다. 레귤러 프리 센스 앰프는, 레귤러 커패시터를 가지며, 레귤러 커패시터에 축적된 전하에 따른 레귤러 판독 전압을 생성한다. 레귤러 커패시터는 고논리 레벨을 유지하는 레귤러 메모리 셀로부터 판독되는 전하에 의해 포화된다. 이 때, 포화 전압이 레귤러 커패시터로부터 판독된다. 레귤러 커패시터는, 저논리 레벨을 유지하는 레귤러 메모리 셀에 유지되어 있던 전하로서는 포화되지 않는다. 이 때, 포화 전압보다 낮은 판독 전압이 레귤러 커패시터로부터 판독된다. 레퍼런스 프리 센스 앰프는 고논리 레벨을 유지하는 레퍼런스 메모리 셀로부터 판독되는 전하에 의해 포화되고, 포화 전압이 판독되는 레퍼런스 커패시터를 가지며, 포화 전압을 레퍼런스 판독 전압으로서 생성한다. 차동 센스 앰프는 레귤러 판독 전압과, 레퍼런스 판독 전압보다 제1 전압만큼 낮은 레퍼런스 전압과의 차를 차동 증폭하고, 메모리 셀에 유지되어 있던 데이터의 논리를 생성한다.

고논리 레벨에 대응하는 레귤러 판독 전압 및 레퍼런스 판독 전압은, 포화 전압이기 때문에, 그 변동은 작다. 바꿔 말하면, 레귤러 메모리 셀 및 레퍼런스 메모리 셀의 커패시터의 특성이 변동되는 경우에도, 레귤러 판독 전압 및 레퍼런스 판독 전압의 변동을 작게 할 수 있다. 이 때문에, 레퍼런스 판독 전압으로부터 제1 전압만큼 낮은 레퍼런스 전압의 변동도 작게 할 수 있다. 따라서, 고논리 레벨에 대응하는 레귤러 판독 전압과 레퍼런스 전압과의 차의 변동을 작게 할 수 있고, 제1 전압을 최소한의 값으로 설정할 수 있다. 제1 전압을 최소한으로 할 수 있기 때문에, 레퍼런스 전압과 저논리 레벨에 대응하는 레귤러 판독 전압과의 차를 상대적으로 크게 할 수 있다. 이 결과, 센스 앰프는 레퍼런스 전압과 레귤러 판독 전압과의 차를 확실하게 차동 증폭할 수 있다. 즉, 판독 마진을 향상시킬 수 있다.

예컨대, 레귤러 프리 센스 앰프는 레귤러 비트선에 접속된 레귤러 전하 전송 회로와, 레귤러 커패시터를 포함하는 레귤러 전하 축적 회로를 갖는다. 레귤러 전하 축적 회로는 레귤러 판독 노드를 통해 레귤러 전하 전송 회로에 접속되고, 판독 동작시에 레귤러 메모리 셀로부터 레귤러 비트선에 판독되는 전하를 축적하며, 축적된 전하에 따라서 레귤러 판독 노드에 레귤러 판독 전압을 생성한다. 레퍼런스 프리 센스 앰프는 레퍼런스 비트선에 접속된 레퍼런스 전하 전송 회로와, 레퍼런스를 포함하는 레퍼런스 전하 축적 회로를 갖는다. 레퍼런스 전하 축적 회로는 레퍼런스 출력 노드를 통해 레퍼런스 전하 전송 회로에 접속되고, 판독 동작시에 레퍼런스 메모리 셀로부터 레퍼런스 비트선에 판독되는 고논리 레벨에 대응하는 전하를 축적하며, 축적된 전하에 따라서 레퍼런스 판독 노드에 레퍼런스 판독 전압을 생성한다. 전압 변환 회로는 레퍼런스 판독 전압에 기초하여, 레퍼런스 판독 전압보다 제1 전압만큼 낮은 레퍼런스 전압을 생성한다.

예컨대, 더미 메모리 셀은 레귤러 비트선 및 더미 비트선에 각각 접속되고, 판독 동작시에 비트선에 전하를 출력한다. 예컨대 더미 메모리 셀은 저논리 레벨에 대응하는 전하를 축적한다. 더미 메모리 셀에 의해, 판독 동작시에 비트선에 판독되는 전하량은 증가한다. 이것에 의해 고논리 레벨에 대응하는 레귤러 판독 전압 및 레퍼런스 판독 전압을 포화 전압까지 상승시킬 수 있다. 이 결과 제1 전압을 최소한의 값으로 할 수 있기 때문에, 레퍼런스 전압과 저논리 레벨에 대응하는 레귤러 판독 전압과의 차를 크게 할 수 있다. 즉, 판독 마진을 향상시킬 수 있다.

예컨대 레귤러 레벨 시프터는, 레귤러 프리 센스 앰프에 접속되고, 레귤러 판독 전압을 미리 정해진 값만큼 시프트한 레귤러 시프트 전압을 생성한다. 레퍼런스 레벨 시프터는 레퍼런스 프리 센스 앰프에 접속되고, 레퍼런스 판독 전압을 미리 정해진 값만큼 시프트한 레퍼런스 시프트 전압을 생성한다. 전압 변환 회로는 레퍼런스 시프트 전압보다 제1 전압만큼 낮은 레퍼런스 전압을 생성한다. 차동 센스 앰프는 레귤러 시프트 전압을 레귤러 판독 전압으로서 받고, 레귤러 시프트 전압과 레퍼런스 전압과의 차를 차동 증폭한다. 레벨 시프터에 의해 레귤러 판독 전압 및 레퍼런스 전압을, 센스 앰프가 차동 증폭할 수 있는 값으로 변환할 수 있다. 이 결과, 센스 앰프의 동작 마진을 크게 할 수 있어, 판독 마진을 향상시킬 수 있다.

예컨대, 반도체 메모리는 레퍼런스 메모리 셀에 형성되고, 저논리 레벨에 대응하는 전하를 축적하는 셀 커패시터와, 저논리 레벨에 대응하는 셀 커패시터에 접속된 레퍼런스 비트선과, 저논리 레벨에 대응하는 레퍼런스 비트선에 접속된 레퍼런스 프리 센스 앰프와, 저논리 레벨에 대응하는 레퍼런스 프리 센스 앰프에 접속된 레퍼런스 레벨 시프터를 갖는다. 즉 레퍼런스 메모리 셀은 상보의 데이터를 기억한다. 한 쌍의 레퍼런스 비트선, 한 쌍의 레퍼런스 프리 센스 앰프 및 한 쌍의 레퍼런스 레벨 시프터가, 레퍼런스 메모리 셀의 한 쌍의 셀 커패시터에 대응하여 형성된다.

레귤러 레벨 시프터는, 일단이 레귤러 판독 노드에 접속된 레귤러 커패시터와, 게이트가 레귤러 커패시터의 타단에 접속되고, 소스로부터 레귤러 시프트 전압을 출력하는 레귤러 소스 팔로어 트랜지스터와, 레귤러 소스 팔로어 트랜지스터의 소스에 접속된 레귤러 부하 회로를 갖는다. 각 레퍼런스 레벨 시프터는 일단이 대응하는 레퍼런스 판독 노드에 접속된 레퍼런스 커패시터와, 게이트가 레퍼런스 커패시터의 타단에 접속되고, 소스로부터 레퍼런스 시프트 전압을 출력하는 레퍼런스소스 팔로어 트랜지스터와, 레퍼런스 소스 팔로어 트랜지스터의 소스에 접속된 레퍼런스 부하 회로를 갖는다.

전압 변환 회로는 한 쌍의 레퍼런스 레벨 시프터에 각각 접속되고, 출력이 서로 접속된 한 쌍의 소스 팔로어 회로를 갖는다. 각 소스 팔로어 회로는 게이트가 대응하는 레퍼런스 커패시터의 타단에 접속되고, 공통의 출력으로부터 레퍼런스 전압을 출력하는 소스 팔로어 트랜지스터와, 대응하는 소스 팔로어 트랜지스터의 소스에 접속된 부하 회로를 갖는다. 한 쌍의 소스 팔로어 회로의 출력을 서로 접속하고 있기 때문에, 레퍼런스 전압은, 한 쌍의 소스 팔로어 회로 중, 고논리 레벨을 유지하는 셀 커패시터(레퍼런스 메모리 셀)에 대응하는 소스 팔로어 회로가 출력하는 전압으로 설정된다. 또한, 한쪽 소스 팔로어 회로에 대하여 한 쌍의 부하 회로가 병렬로 접속되기 때문에, 레퍼런스 전압을, 고논리 레벨에 대응하는 레귤러 판독 전압에 비해 확실하게 제1 전압만큼 낮게 설정할 수 있다. 따라서, 전술한 바와 같이, 제1 전압을 최소한의 값으로 설정할 수 있어, 판독 마진을 향상시킬 수 있다.

예컨대, 반도체 메모리는 한 쌍의 레퍼런스 레벨 시프터로부터 각각 출력되는 레퍼런스 시프트 전압의 차를 차동 증폭하고, 레퍼런스 메모리 셀에 유지되어 있던 데이터의 논리를 생성하는 차동 센스 앰프를 갖는다. 이것에 의해, 반도체 메모리의 외부로부터 공급되는 데이터를, 레귤러 메모리 셀뿐만 아니라, 레퍼런스 메모리 셀에 기록할 수 있다.

예컨대 레귤러 부하 회로는 게이트가 레귤러 판독 노드에 접속된 트랜지스터이다. 레퍼런스 부하 회로 및 소스 팔로어 회로의 부하 회로의 각각은, 게이트가 대응하는 레퍼런스 판독 노드에 접속된 트랜지스터이다.

커패시터로 구성되는 메모리 셀을 갖는 반도체 메모리에 있어서, 판독 마진을 향상시킬 수 있다.

도 1은 제1 실시형태를 도시하는 블록도이다.
도 2는 제1 실시형태의 판독 동작을 도시하는 타이밍도이다.
도 3은 제2 실시형태를 도시하는 블록도이다.
도 4는 제2 실시형태의 판독 동작을 도시하는 타이밍도이다.
도 5는 제3 실시형태를 도시하는 블록도이다.
도 6은 제3 실시형태의 판독 동작을 도시하는 타이밍도이다.
도 7은 제4 실시형태를 도시하는 블록도이다.
도 8은 도 7에 도시한 레귤러 메모리 셀, 레귤러 프리 센스 앰프 및 레귤러 레벨 시프터의 상세를 도시하는 회로도이다.
도 9는 도 7에 도시한 레퍼런스 메모리 셀, 레퍼런스 프리 센스 앰프, 레퍼런스 레벨 시프터 및 전압 변환 회로의 상세를 도시하는 회로도이다.
도 10은 도 7에 도시한 센스 앰프의 상세를 도시하는 회로도이다.
도 11은 제4 실시형태에서의 강유전체 메모리의 판독 동작을 도시하는 타이밍도이다.
도 12는 도 11에 도시한 판독 동작의 상세를 도시하는 파형도이다.
도 13은 도 12에 도시한 판독 동작에서의 판독 마진을 도시하는 설명도이다.
도 14는 본 발명자가 도 1 내지 도 13 및 도 19 내지 도 20에 도시한 강유전체 메모리를 제안하기 전에 검토한 강유전체 메모리를 도시하는 블록도이다.
도 15는 도 14에 도시한 트윈 센스 앰프의 상세를 도시하는 회로도이다.
도 16은 도 14에 도시한 강유전체 메모리의 판독 동작의 상세를 도시하는 파형도이다.
도 17은 도 14에 도시한 강유전체 메모리에 있어서, 정상적인 판독 동작이 실행될 때의 판독 마진을 도시하는 설명도이다.
도 18은 도 14에 도시한 강유전체 메모리에 있어서, 잘못된 판독 동작이 실행될 때의 워스트의 판독 마진을 도시하는 설명도이다.
도 19는 제5 실시형태의 주요부를 도시하는 회로도이다.
도 20은 제5 실시형태의 주요부를 도시하는 회로도이다.
도 21은 전술한 제1 내지 제5 실시형태의 반도체 메모리가 탑재되는 시스템의 개요를 도시하는 블록도이다.

이하, 실시형태를 도면을 이용하여 설명한다. 도면 중의 이중원은 외부 단자를 도시하고 있다. 도면 중, 굵은 선으로 도시한 신호선은 복수 라인으로 구성되어 있다. 굵은 선이 접속되어 있는 블록의 일부는, 복수의 회로로 구성되어 있다. 외부 단자를 통해 공급되는 신호에는 단자명과 동일한 부호를 사용한다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 말미에 "X"가 붙는 신호 및 선두에 "/"가 붙는 신호는 음논리를 나타내고 있다.

도 1은 제1 실시형태를 도시하고 있다. 반도체 메모리(MEM)는, 레귤러 메모리 셀(MC)과, 레귤러 메모리 셀(MC)에 레귤러 비트선(BL)을 통해 접속된 레귤러 프리 센스 앰프(PSA)와, 레퍼런스 메모리 셀(RMC)과, 레퍼런스 메모리 셀(RMC)에 레퍼런스 비트선(RBL)을 통해 접속된 레퍼런스 프리 센스 앰프(RPSA)와, 레퍼런스 프리 센스 앰프(RPSA)에 접속된 전압 변환 회로(VCNV)와, 차동 센스 앰프(SA)를 갖고 있다. 또한 실제 반도체 메모리(MEM)는 복수의 리얼 메모리 셀(MC)을 갖고 있다. 레퍼런스 메모리 셀(RMC)은, 미리 정해진 수의 리얼 메모리 셀(MC)마다 형성된다. 레귤러 프리 센스 앰프(PSA) 및 레퍼런스 프리 센스 앰프(RPSA)는, 예컨대 후술하는 도 8 및 도 9와 동일한 회로로 구성하여도 좋다.

레귤러 메모리 셀(MC)은, 일단 및 타단이 플레이트선(PL) 및 비트선(BL)에 접속된 셀 커패시터(CP1)를 갖고 있다. 예컨대 셀 커패시터(CP1)는 강유전체 재료나 산화막을 이용하여 가변 용량 커패시터로서 구성된다. 메모리 셀(MC)의 커패시터(CP1)는 기록 동작에 의해 고논리 레벨 "1" 또는 저논리 레벨 "0"에 대응하는 전하를 축적할 수 있는 용량값으로 설정된다. 레귤러 메모리 셀(MC)은 반도체 메모리(MEM)의 외부로부터 공급되는 데이터를 유지한다. 레퍼런스 메모리 셀(RMC)의 구조는, 예컨대 레귤러 메모리 셀(MC)과 동일하다. 레퍼런스 메모리 셀(RMC)의 셀 커패시터(CP1)는 항상 고논리 레벨 "1"에 대응하는 전하를 축적할 수 있는 용량값으로 설정된다. 예컨대 메모리 셀(MC)의 기록 동작에 있어서, 항상 고논리 레벨 "1"이 레퍼런스 메모리 셀(RMC)에 기록된다. 이하 고논리 레벨 "1" 및 저논리 레벨 "0"은 데이터 "1" 및 데이터 "0"이라고도 칭한다.

레귤러 프리 센스 앰프(PSA)는, 레귤러 비트선(BL)에 접속된 레귤러 전하 전송 회로(CT)와, 레귤러 판독 노드(VRD)를 통해 레귤러 전하 전송 회로(CT)에 접속된 레귤러 전하 축적 회로(CS)를 갖고 있다. 전하 전송 회로(CT)는, 예컨대 소스 및 드레인이 비트선(BL) 및 판독 노드(VRD)에 각각 접속된 pMOS 트랜지스터를 갖는다. pMOS 트랜지스터의 게이트 전압은 게이트?소스간 전압이 pMOS 트랜지스터의 임계값 전압에 대략 같아지도록 설정된다. 이것에 의해, 메모리 셀(MC)로부터 비트선(BL)에 전하가 판독되고, 비트선(BL)의 전압이 상승했을 때에, pMOS 트랜지스터가 온하며, 비트선(BL) 위의 전하는 판독 노드(VRD)에 전송된다. 전하의 전송에 의해, 비트선(BL)의 전압은, 판독 동작 시작시의 전압(예컨대 접지 전압)에 유지된다.

전하 축적 회로(CS)는, 판독 동작시에 메모리 셀(MC)로부터 비트선(BL)에 판독되는 전하를 축적하기 위해, 일단이 판독 노드(VRD)에 접속된 커패시터(CP2)를 갖고 있다. 특별히 도시하지 않지만, 예컨대 커패시터(CP2)의 타단은 판독 동작시에 저레벨로 설정되는 제어 신호선에 접속되어 있다. 전하 축적 회로(CS)는 커패시터(CP2)에 축적된 전하에 따라서 판독 노드(VRD)에 레귤러 판독 전압을 생성한다.

레퍼런스 프리 센스 앰프(RPSA)의 회로 구성은, 레귤러 프리 센스 앰프(PSA)와 동일하고, 레퍼런스 전하 전송 회로(RCT) 및 레퍼런스 전하 축적 회로(RCS)를 갖고 있다. 전하 전송 회로(RCT)는, 예컨대 소스 및 드레인 레퍼런스 비트선(RBL) 및 레퍼런스 판독 노드(RVRD)에 각각 접속된 pMOS 트랜지스터를 갖는다. 전하 축적 회로(RCS)는 판독 동작시에 레퍼런스 메모리 셀(RMC)로부터 레퍼런스 비트선(RBL)에 판독되는 전하를 축적하기 위해, 일단이 레퍼런스 판독 노드(RVRD)에 접속된 커패시터(CP2)를 갖고 있다. 전하 축적 회로(RCS)는 커패시터(CP2)에 축적된 전하에 따라서 레퍼런스 판독 노드(RVRD)에 레퍼런스 판독 전압을 생성한다.

전압 변환 회로(VCNV)는, 레퍼런스 판독 전압(RVRD)을 받고, 이 레퍼런스 판독 전압(RVRD)보다 제1 전압(예컨대 100 mV)만큼 낮은 레퍼런스 전압(VREF)을 생성한다. 차동 센스 앰프(SA)는 레귤러 판독 전압(VRD)과 레퍼런스 전압(VREF)의 차를 차동 증폭하고, 차동 증폭한 값을 레귤러 메모리 셀(MC)에 유지되어 있는 데이터의 논리값으로서 래치하며, 래치된 논리값을 출력 신호(SAOUT)로서 출력한다. 차동 센스 앰프(SA)는 센스 앰프 활성화 신호(SAON)(후술하는 제4 실시형태의 타이밍 신호 T6에 대응)의 고레벨로의 변화에 동기하여, 차동 증폭을 시작한다.

도 2는, 제1 실시형태의 판독 동작을 도시하고 있다. 판독 동작에서는, 우선 플레이트선(PL)이 고레벨로 변화된다[도 2의 (a)]. 플레이트선(PL)의 변화에 응답하여, 메모리 셀(MC, RMC)로부터 비트선(BL, RBL)에 각각 전하가 판독된다[도 2의 (b)]. 메모리 셀(MC)이 데이터 "1"을 기억하고 있는 경우, 비트선(BL)에 판독되는 전하량은 상대적으로 많다. 메모리 셀(MC)이 데이터 "0"을 기억하고 있는 경우, 비트선(BL)에 판독되는 전하량은 상대적으로 적다. 메모리 셀(RMC)은 항상 데이터 "1"을 기억하고 있기 때문에, 메모리 셀(RMC)로부터 비트선(RBL)에 판독되는 전하량은, 데이터 "1"을 기억하고 있는 메모리 셀(MC)로부터 비트선(BL)에 판독되는 전하량과 동일하다.

비트선(BL, RBL)의 전압이 상승하면, 전하 전송 회로(CT, RCT)는 동작한다. 비트선(BL, RBL)의 전하는 전하 축적 회로(CS, RCS)에 전송, 축적되고, 판독 노드(VRD, RVRD)의 전압은 상승한다. 여기서 전하 축적 회로(CS, RCS)의 커패시터(CP2)는 데이터 "1"을 유지하는 메모리 셀(MC, RMC)로부터 판독되는 전하에 의해 포화되고, 또한 데이터 "0"을 유지하는 메모리 셀(MC)로부터 판독되는 전하에 의해 포화되지 않는 용량값으로 설계되어 있다. 이 때문에, 판독 노드(VRD, RVRD)의 전압은 데이터 "1"을 유지하는 메모리 셀(MC, RMC)로부터 판독되는 전하에 의해, 판독 전압(VRD, RVRD)의 상한값인 포화 전압(VSAT)에 도달한다[도 2의 (c)]. 판독 전압[VRD("1") 및 RVRD]을 나타내는 2개의 라인은, 전압의 변동을 나타내고 있다. 변동은, 예컨대 메모리 셀(MC, RMC)의 커패시터(CP1)의 용량값의 변동에 의존하여 발생한다. 판독 전압[VRD("1") 및 RVRD]의 변동은, 플레이트선(PL)이 활성화된 후의 시간에 의존하여 상이하다. 구체적으로는, 변동은 시간과 함께 서서히 커진 후, 포화 전압(VSAT)에 도달할 때까지 작아진다. 포화 전압(VSAT)에 도달 후의 변동은 매우 작다.

한편, 데이터 "0"을 유지하는 메모리 셀(MC)로부터 판독되는 전하에 의해서는, 판독 전압(VRD)은 포화 전압(VSAT)에 도달하지 않는다[도 2의 (d)]. 데이터 "0"에 대응하는 판독 전압[VRD("0")]의 변동은 시간과 함께 커진다. 이 변동도, 예컨대 메모리 셀(MC)의 커패시터(CP1)의 용량값의 변동에 의존하여 발생한다. 데이터 "0"에 대응하는 판독 전압(VRD)의 변동을 고려하여, 데이터 "0"에 대응하는 판독 전압[VRD(평균값 VAV)]과 레퍼런스 전압(VREF)의 차는 데이터 "1"에 대응하는 판독 전압(VRD)과 레퍼런스 전압(VREF)의 차보다 크게 설정된다.

전압 변환 회로(VCNV)는 판독 전압(RVRD)[포화 전압(VSAT)]보다 약간 낮고, 데이터 "0"에 대응하는 판독 전압(VRD)보다 높은 레퍼런스 전압(VREF)을 생성한다. 레퍼런스 전압(VREF)은 데이터 "1"에 대응하는 판독 전압(RVRD)만을 이용하여 생성되기 때문에, 판독 전압(RVRD, VRD)과 레퍼런스 전압(VREF)의 차(제1 전압)의 변동은 작다. 바꿔 말하면, 레귤러 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)의 커패시터(CP1)의 특성이 변동되는 경우에도, 판독 전압[VRD("1") 및 RVRD]보다 제1 전압만큼 낮은 레퍼런스 전압(VREF)을 높은 정밀도로 생성할 수 있다.

판독 전압(VRD, RVRD)이 포화 전압(VSAT)에 도달한 후, 센스 앰프 활성화 신호(SAON)가 고레벨로 변화되어, 센스 앰프(SA)는 증폭 동작을 시작한다[도 2의 (e)]. 센스 앰프(SA)는 변동이 작은 판독 전압[VRD("1")]과 레퍼런스 전압(VREF)의 차를 확실하게 차동 증폭할 수 있다. 또는 센스 앰프(SA)는 판독 전압[VRD("0")]과 레퍼런스 전압(VREF)의 차(전압차가 큼)를 확실하게 차동 증폭할 수 있다. 그리고, 전술한 바와 같이 출력 신호(SAOUT)가 생성된다.

이상, 제1 실시형태에서는 데이터 "1"에 대응하는 레귤러 판독 전압(VRD)과, 레퍼런스 전압(VREF)의 차인 제1 전압의 변동을 작게 할 수 있다. 이 때문에, 레퍼런스 전압(VREF)과 데이터 "0"에 대응하는 레귤러 판독 전압(VRD)의 차를 상대적으로 크게 할 수 있다. 이 결과, 레퍼런스 전압(VREF)과 레귤러 판독 전압(VRD)의 차를 확실하게 차동 증폭할 수 있어, 판독 마진을 향상시킬 수 있다. 바꿔 말하면, 메모리 셀(MC, RMC)의 커패시터(CP1)의 용량값이 변동되거나, 변동된 경우에도 판독 마진이 저하되는 것을 방지할 수 있다.

도 3은 제2 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명은 생략한다. 이 실시형태에서는 제1 실시형태에 레귤러 레벨 시프터(SFT) 및 레퍼런스 레벨 시프터(RSFT)를 추가하여 구성되어 있다. 예컨대 레벨 시프터(SFT, RSFT)는 판독 전압(VRD, RVRD)을, 차동 센스 앰프(SA)에 입력할 수 있는 전압으로 변환한다. 그 외의 구성은, 제1 실시형태와 동일하다.

레벨 시프터(SFT)는, 레귤러 프리 센스 앰프(PSA)에 접속되어, 판독 전압(VRD)을 미리 정해진 값만큼 시프트한 레귤러 시프트 전압(VSFT)을 생성한다. 레벨 시프터(RSFT)는 레퍼런스 프리 센스 앰프(RPSA)에 접속되고, 판독 전압(RVRD)을 미리 정해진 값만큼 시프트한 레퍼런스 시프트 전압(RVSFT)을 생성한다. 전압 변환 회로(VCNV)는 레퍼런스 시프트 전압(RVSFT)보다 제1 전압(예컨대 100 mV)만큼 낮은 레퍼런스 전압(VREF)을 생성한다. 레벨 시프터(SFT, RSFT)는 서로 동일한 회로이다. 이 때문에, 상기 미리 정해진 값은 서로 동등하게, 시프트 전압(VSFT)과 판독 전압(VRD)의 차는 시프트 전압(RVSFT)과 판독 전압(RVRD)의 차와 같다.

센스 앰프(SA)는 레귤러 시프트 전압(VSFT)을 레귤러 판독 전압으로서 받고, 레귤러 시프트 전압(VSFT)과 레퍼런스 전압(VREF)의 차를 차동 증폭하며, 증폭에 의해 생성된 논리값을 출력 신호(SAOUT)로서 출력한다.

도 4는, 제2 실시형태의 판독 동작을 도시하고 있다. 제1 실시형태와 동일한 동작에 대해서는, 상세한 설명은 생략한다. 이 실시형태에서는, 예컨대 판독 전압(VRD, RVRD)은 음전압이다. 레벨 시프터(SFT, RSFT)는 음의 판독 전압(VRD, RVRD)을 양의 시프트 전압(VSFT, RVSFT)으로 변환한다. 시프트 전압[VSFT("1"), RVSFT, VSFT("0")] 및 레퍼런스 전압(VREF)의 관계(전압차)는, 제1 실시형태(도 2)의 판독 전압[VRD("1"), RVRD, VRD("0")] 및 레퍼런스 전압(VREF)의 관계와 동일한다.

이상, 제2 실시형태에서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한 이 실시형태에서는, 레벨 시프터(SFT, RSFT)에 의해, 레귤러 판독 전압(VRD) 및 레퍼런스 전압(VREF)을, 센스 앰프(SA)가 차동 증폭할 수 있는 값으로 변환할 수 있다. 이 결과, 센스 앰프(SA)의 동작 마진을 크게 할 수 있어, 판독 마진을 향상시킬 수 있다.

도 5는, 제3 실시형태를 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명은 생략한다. 이 실시형태에서는 반도체 메모리(MEM)는, 제2 실시형태의 레퍼런스 메모리 셀(RMC) 대신에, 상보의 논리 레벨 "1", "0"을 각각 유지하는 한 쌍의 커패시터(CP1)를 갖는 레퍼런스 메모리 셀(RMC)을 갖고 있다. 레퍼런스 프리 센스 앰프(RPSA) 및 레퍼런스 레벨 시프터(RSFT)는 레퍼런스 메모리 셀(RMC)의 커패시터(CP1)마다 형성되어 있다. 전압 변환 회로(VCNV)는 한 쌍의 레퍼런스 레벨 시프터(RSFT)에 접속되어 있다. 또한, 반도체 메모리(MEM)는 레퍼런스 메모리 셀(RMC)에 유지되어 있는 데이터의 논리값을 판독하기 위한 차동 센스 앰프(RSA)를 갖고 있다. 즉, 이 실시형태에서는 메모리(MEM)는 외부로부터 공급되는 데이터를, 레귤러 메모리 셀(MC)뿐만 아니라, 레퍼런스 메모리 셀(RMC)에도 유지한다. 그 외의 구성은, 제2 실시형태와 동일하다.

레벨 시프터(SFT)는, 레귤러 커패시터(CP3), 레귤러 소스 팔로어 트랜지스터(SF) 및 레귤러 부하 회로(LD)(전류원)을 갖고 있다. 레귤러 커패시터(CP3)는, 일단이 레귤러 판독 노드(VRD)에 접속되어 있다. 레귤러 소스 팔로어 트랜지스터(SF)(nMOS 트랜지스터)는, 입력(게이트)을 레귤러 커패시터(CP3)의 타단에 접속하고, 드레인을 전원선 등의 전압선에 접속하며, 출력(소스)으로부터 레귤러 시프트 전압(VSFT)을 출력한다. 레귤러 부하 회로(LD)(pMOS 트랜지스터)는, 입력(게이트)을 판독 노드(VRD)에 접속하고, 드레인을 접지선 등의 전압선에 접속하며, 소스를 레귤러 소스 팔로어 트랜지스터(SF)의 소스(VSFT)에 접속하고 있다.

판독 동작시에 프리 센스 앰프(PSA)가 동작하여, 판독 전압(VRD)이 비트선(BL)으로부터 전송되는 전하에 의해 상승했을 때, 레귤러 소스 팔로어 트랜지스터(SF)의 게이트 전압은, 레귤러 커패시터(CP3)의 커플링 작용에 의해 상승한다. 게이트 전압의 상승에 의해, 레귤러 시프트 전압(VSFT)은 판독 전압(VRD)에 추종하여 상승한다. 이것에 의해, 예컨대 음전압의 판독 전압(VRD)을, 센스 앰프(SA)에 입력할 수 있는 양전압으로 변환할 수 있다.

레퍼런스 레벨 시프터(RSFT)는, 레귤러 레벨 시프터(SFT)와 동일한 회로이다. 즉, 레퍼런스 레벨 시프터(RSFT)는, 일단이 레퍼런스 판독 노드(RVRD1 또는 RVRD0)에 접속된 레퍼런스 커패시터(CP3), 레퍼런스 소스 팔로어 트랜지스터(SF) 및 레퍼런스 부하 회로(LD)(전류원)를 갖고 있다. 레퍼런스 소스 팔로어 트랜지스터(SF)는 입력(게이트)을 레퍼런스 커패시터(CP3)의 타단에 접속하고, 드레인을 전원선 등의 전압선에 접속하며, 출력(소스)으로부터 레퍼런스 시프트 전압(RVSFT1 또는 RVSFT0)을 출력한다. 레퍼런스 부하 회로(LD)(pMOS 트랜지스터)는, 입력(게이트)을 판독 노드(RVRD1 또는 RVRD0)에 접속하고, 드레인을 접지선 등의 전압선에 접속하며, 소스를 레퍼런스 팔로어 트랜지스터(SF)의 소스(RVSFT)에 접속하고 있다. 레벨 시프터(RSFT)의 동작은 레벨 시프터(SFT)의 동작과 동일하다.

전압 변환 회로(VCNV)는, 한 쌍의 레퍼런스 레벨 시프터(RSFT)에 접속되고, 출력이 레퍼런스 전압(VREF)의 출력 노드에 서로 접속된 한 쌍의 소스 팔로어 회로(SFC)를 갖고 있다. 각 소스 팔로어 회로(SFC)는 소스 팔로어 트랜지스터(SF)와, 소스 팔로어 트랜지스터(SF)에 접속된 부하 회로(LD)를 갖고 있다. 소스 팔로어 트랜지스터(SF)는, 입력(게이트)을 대응하는 레귤러 커패시터(CP3)의 타단에 접속하고, 드레인을 전원선 등의 전압선에 접속하며, 출력(소스)을 레퍼런스 전압(VREF)의 출력 노드에 접속하고 있다. 부하 회로(LD)(pMOS 트랜지스터)는, 입력(게이트)을 판독 노드(RVRD1 또는 RVRD0)에 접속하고, 드레인을 접지선 등의 전압선에 접속하며, 소스를 레귤러 소스 팔로어 트랜지스터(SF)의 소스(VREF)에 접속하고 있다.

각 소스 팔로어 회로(SFC)는, 판독 전압(RVRD1 또는 RVRD0)에 추종하여 노드(VREF)로 레벨 변환한 전압을 출력한다. 소스 팔로어 회로(SFC)의 출력 노드(VREF)는 서로 접속되어 있다. 이 때문에 레퍼런스 전압(VREF)은 데이터 "1"을 유지하는 메모리 셀(RMC)에 대응하고, 게이트 전압이 높은 소스 팔로어 트랜지스터(SF)의 동작에 의해 결정된다. 단지, 게이트 전압이 높은 소스 팔로어 트랜지스터(SF)에 대하여, 2개의 부하 회로(LD)가 병렬로 접속되어 있다. 이 때문에, 한 쌍의 소스 팔로어 회로(SFC)는 하나의 소스 팔로어 회로(SFC)와 비교해서 2배의 전류가 흐른다. 따라서, 레퍼런스 전압(VREF)은 데이터 "1"을 유지하는 메모리 셀(MC)에 대응하는 시프트 전압(VSFT)보다 제1 전압만큼 낮아진다.

센스 앰프(RSA)는, 센스 앰프(SA)와 동일한 회로이다. 센스 앰프(RSA)는 레퍼런스 시프트 전압(RVSFT1, RVSFT0)의 차를 차동 증폭하고, 차동 증폭한 값을 레퍼런스 메모리 셀(RMC)에 유지되어 있는 데이터의 논리값으로서 래치하며, 래치된 논리값을 출력 신호(RSAOUT)로서 출력한다.

도 6은 제3 실시형태의 판독 동작을 도시하고 있다. 레퍼런스 시프트 전압[RVSFT1("1"), RVSFT0("1")]의 값은, 시프트 전압[VSFT("1")]의 값과 동일하다. 레퍼런스 시프트 전압[RVSFT1("0"), RVSFT0("0")]의 값은, 시프트 전압[VSFT("0")]의 값과 동일하다. 레퍼런스 메모리 셀(RMC)에 대응하는 센스 앰프(RSA)는 충분히 큰 전압차[레퍼런스 시프트 전압(RVSFT1, RVSFT0)의 차]를 차동 증폭하기 위해, 메모리 셀(RMC)에 유지되어 있는 데이터의 논리값을 확실하게 판독할 수 있다. 그 외의 파형은, 제2 실시형태(도 4)와 동일하다.

이 실시형태에서는, 전술한 바와 같이, 전압 변환 회로(VCNV)는 출력 노드(VREF)를 서로 접속한 한 쌍의 소스 팔로어 회로(SFC)에 의해 구성된다. 이 때문에, 레퍼런스 전압(VREF)의 값을, 시프트 전압[VSFT("1")]보다 제1 전압만큼 낮은 전압으로 확실하게 설정할 수 있다. 제1 전압은, 예컨대 약 200 mV이다.

이상, 제3 실시형태에서도, 전술한 제1 및 제2 실시형태와 같은 효과를 얻을 수 있다. 또한 이 실시형태에서는 전압 변환 회로(VCNV)를 한 쌍의 소스 팔로어 회로(SFC)에 의해 구성함으로써, 시프트 전압[VSFT("1")]보다 제1 전압만큼 낮은 레퍼런스 전압(VREF)을 높은 정밀도로 생성할 수 있다. 따라서, 제1 전압을 최소한의 값으로 설정할 수 있어, 판독 마진을 향상시킬 수 있다. 또한, 반도체 메모리(MEM)의 외부로부터 공급되는 데이터를, 레귤러 메모리 셀(MC)뿐만 아니라, 레퍼런스 메모리 셀(RMC)에 기록할 수 있다.

도 7은 제4 실시형태를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명은 생략한다. 이 실시형태에서는 반도체 메모리(MEM)는, 실리콘 기판 위에 CMOS 프로세스를 사용하고 강유전체 메모리로서 형성되어 있다. 강유전체 메모리는, 예컨대 IC 카드나 무선 태그(RFID) 등의 기억 매체나, 휴대전화 등의 휴대 단말의 워크메모리로서 사용된다. 강유전체 메모리는 어드레스 버퍼(ADB), 커맨드 버퍼(CMDB), 로우 디코더(RDEC), 타이밍 생성 회로(TGEN), 칼럼 디코더(CDEC), 플레이트 드라이버(PD), 워드 드라이버(WD), 메모리 코어(CORE) 및 데이터 출력 버퍼(BUF)를 갖고 있다. 도 7에서는 주로 판독 동작에 필요한 회로를 기재하고 있다. 이 때문에, 기록 동작에 필요한 데이터 입력 버퍼 및 라이트 앰프 등의 회로는, 기재를 생략하고 있다.

어드레스 버퍼(ADB)는 어드레스 신호(AD)를 어드레스 단자를 통해 수신하고, 수신한 신호를 로우 디코더(RDEC) 및 칼럼 디코더(CDEC)에 출력한다. 로우 디코더(RDEC)는 어드레스 신호의 상위 비트(로우 어드레스)를 디코드하여 로우 디코드 신호를 생성하고, 생성한 신호를 워드 드라이버(WD) 및 플레이트 드라이버(PD)에 출력한다. 칼럼 디코더(CDEC)는 어드레스 신호의 하위 비트(칼럼 어드레스)를 디코드하여 칼럼 디코드 신호를 생성하고, 생성한 신호를 데이터 출력 버퍼(BUF) 등에 출력한다.

커맨드 버퍼(CMDB)는 칩 셀렉트 신호(/CS) 및 라이트 인에이블 신호(/WE) 등의 커맨드 신호를 커맨드 단자를 통해 수신하고, 수신한 신호를 해독하여, 판독 신호(RDZ) 또는 기록 신호(WRZ)를 타이밍 생성 회로(TGEN)에 출력한다. 타이밍 생성 회로(TGEN)는 판독 신호(RDZ) 또는 기록 신호(WRZ)를 받고, 플레이트 드라이버(PD), 워드 드라이버(WD), 데이터 출력 버퍼(BUF), 프리 센스 앰프(PSA) 및 센스 앰프(SA) 등을 동작시키는 타이밍 신호(T1-T5), 및 센스 앰프(SA)를 동작하기 위해 타이밍 신호(T6) 등을 순차 출력한다.

플레이트 드라이버(PD)는 타이밍 생성 회로(TGEN)로부터의 타이밍 신호 및 로우 디코더(RDEC)로부터의 로우 디코드 신호에 응답하여, 미리 정해진 플레이트선(PL)을 선택한다. 선택된 플레이트선(PL)은 미리 정해진 기간동안 고레벨로 유지된다. 워드 드라이버(WD)는, 타이밍 생성 회로(TGEN)로부터의 타이밍 신호 및 로우 디코더(RDEC)로부터의 로우 디코드 신호에 응답하여, 미리 정해진 워드선(WL)을 선택한다. 선택된 워드선(WL)은 미리 정해진 기간동안 고레벨로 유지된다.

메모리 코어(CORE)는, 메모리 셀 어레이(ARY), 레귤러 프리 센스 앰프(PSA)(비트선 GND 센스 회로), 레퍼런스 프리 센스 앰프(RPSA)(비트선 GND 센스 회로), 레귤러 레벨 시프터(SFT), 레퍼런스 레벨 시프터(RSFT), 전압 변환 회로(VCNV), 레귤러 센스 앰프(SA) 및 레퍼런스 센스 앰프(RSA)를 갖고 있다. 메모리 셀 어레이(ARY)는 매트릭스형으로 배치된 복수의 메모리 셀(MC)을 갖고 있다. 레귤러 비트선 쌍[BL(BL0, BL1, _… BLn)]에 접속된 메모리 셀(MC)은, 레귤러 메모리 셀이다. 레귤러 메모리 셀은 도 8에 도시하는 바와 같이, 소위 1T1C 타입이다. 레퍼런스 메모리 셀(RMC)은 상보의 레퍼런스 비트선(BL0X, BL0)에 접속된 한 쌍의 메모리 셀(MC)에 의해 구성되어 있다. 레퍼런스 메모리 셀(RMC)은 소위 2T2C 타입이다. 레퍼런스 메모리 셀(RMC) 내의 한 쌍의 메모리 셀(MC)은 데이터 입출력 단자(I/O)를 통해 공급되는 데이터를 상보의 논리 레벨로서 기억한다. 이후의 설명에서는 레귤러 메모리 셀을 "레귤러 메모리 셀(MC)"이라고도 칭한다.

도면의 횡방향으로 나열하는 메모리 셀(MC)은, 공통의 워드선(WL) 및 플레이트선(PL)에 접속되어 있다. 도면의 종방향으로 나열하는 메모리 셀(MC)은, 비트선(BL, BL0 또는 BL0X)에 접속되어 있다. 프리 센스 앰프(PSA, RPSA)는 판독 동작시에, 메모리 셀(MC)로부터 비트선(BL, BL0 또는 BL0X)에 판독된 전하에 따라서 판독 전압을 생성한다. 레벨 시프터(SFT)는 프리 센스 앰프(PSA)로부터의 판독 전압을 미리 정해진 값만큼 시프트하여, 출력 신호[OUT(OUT1, 2, _…n; 레귤러 시프트 전압)]를 생성한다. 레벨 시프터(RSFT)는 프리 센스 앰프(RPSA)로부터의 판독 전압을 미리 정해진 값만큼 시프트하여, 출력 신호[OUT0, OUT0X(레퍼런스 시프트 전압)]를 생성한다. 전압 변환 회로(VCNV)는 도 9에 도시하는 바와 같이, 레벨 시프터(RSFT)로부터의 출력 전압에 따라서 레퍼런스 전압(VREF)을 생성한다.

센스 앰프(SA)는, 출력 신호[OUT(OUT1, 2, … n)]와 레퍼런스 전압(VREF)의 차를 차동 증폭하여, 상보의 출력 신호[SAOUT(SAOUT1, 2, … n), SAOUTX(SAOUT1X, 2X, … nX)]를 생성한다. 센스 앰프(RSA)는 출력 신호(OUT0, OUT0X)의 차를 차동 증폭하여, 상보의 출력 신호(SAOUT0, SAOUT0X)를 생성한다. 프리 센스 앰프(PSA) 및 레벨 시프터(SFT)의 상세한 것은 도 8에 도시한다. 프리 센스 앰프(RPSA), 레벨 시프터(RSFT) 및 전압 변환 회로(VCNV)의 상세한 것은 도 9에 도시한다. 센스 앰프(SA, RSA)의 상세한 것은 도 10에 도시한다.

데이터 출력 버퍼(BUF)는, 메모리 코어(CORE)로부터 판독되는 복수 비트의 판독 데이터(상보의 데이터) 중, 예컨대 16비트를, 칼럼 디코드 신호에 따라서 선택하고, 선택한 판독 데이터를 데이터 입출력 단자(I/O)에 출력한다. 데이터 입출력 단자(I/O)는, 예컨대 16비트로 구성되어 있다. 이 실시형태에서는 레퍼런스 메모리 셀(RMC)에 유지되어 있는 판독 데이터도 데이터 입출력 단자(I/O)에 출력된다. 즉, 레퍼런스 메모리 셀(RMC)은, 레퍼런스 전압(VREF)을 생성하기 위해 데이터를 유지하고, 강유전체 메모리를 액세스하는 시스템이 사용되는 데이터(사용자 데이터)를 유지한다.

도 8은 도 7에 도시한 레귤러 메모리 셀(1T1C), 레귤러 프리 센스 앰프(PSA) 및 레귤러 레벨 시프터(SFT)의 상세를 도시하고 있다. 레귤러 메모리 셀(MC)은 하나의 강유전체 커패시터(F1)와 하나의 액세스 트랜지스터[N1(nMOS 트랜지스터)]를 갖고 있다. 강유전체 커패시터(F1)의 일단은, 플레이트선(PL)에 접속되고, 강유전체 커패시터(F1)의 타단은 액세스 트랜지스터(N1)를 통해 비트선(BL)에 접속되어 있다. 액세스 트랜지스터(N1)의 게이트는 워드선(WL)에 접속되어 있다.

프리 센스 앰프(PSA)는, 비트선 초기화 회로(10), 전하 전송 회로(12)(차지 트랜스퍼), 임계값 전압 생성 회로(16), 및 전하 축적 회로(18)를 갖고 있다. 비트선 초기화 회로(10)는 게이트로 제어 신호(BUSGND)를 받고, 소스가 접지선에 접속되며, 드레인이 비트선(BL)에 접속된 nMOS 트랜지스터(N2)로 구성되어 있다. 전하 전송 회로(12)는 게이트가 임계값 전압 생성 회로(16)의 출력 노드(VTHGT)에 접속되고, 소스가 비트선(BL)에 접속되며, 드레인이 판독 노드(VMINUS)에 접속된 pMOS 트랜지스터(P1)로 구성되어 있다.

임계값 전압 생성 회로(16)는, 제어 신호(VTHGEN)의 논리 레벨을 반전하여 제어 신호(VTHGENX)를 생성하는 인버터(I1), 인버터(I1)의 출력과 전하 전송 회로(12)의 게이트(노드 VTHGT) 사이에 배치된 커패시터(C1), 노드(VTHGT)에 접속된 클램프 회로(16a)를 갖고 있다. 클램프 회로(16a)는 소스가 접지선에 접속되고, 게이트 및 드레인이 노드(VTHGT)에 접속된 pMOS 트랜지스터(P2)로 구성되어 있다.

전하 축적 회로(18)는, 제어 신호(MINUSGEN)의 논리 레벨을 반전하여 제어 신호(MINUSGENX)를 생성하는 인버터(I2)와, 인버터(I2)의 출력과 노드(VMINUS) 사이에 배치된 커패시터(C2)를 갖고 있다. 전하 축적 회로(18)는 판독 동작시에 메모리 셀(MC)로부터 비트선(BL)에 판독되는 전하를 축적하고, 축적되는 전하에 따른 판독 전압(VMINUS)을 생성한다.

이 예에서는, 커패시터(C1, C2)는 강유전체 재료로 구성되어 있지만, 게이트 절연막 등에 의해 구성되어도 좋다. 트랜지스터(P1, P2)의 기판은 접지선에 접속되고, 각 트랜지스터(P1, P2)의 드레인(VMINUS 또는 VTHGT)과 기판 사이에 PN 접합이 형성된다. 이 때문에 노드(VMINUS 및 VTHGT)는 PN 접합의 순방향 전압(약 0.8 V)보다 상승하지 않는다.

레벨 시프터(SFT)는, 노드(VSHIFT)의 전압을 초기화하기 위한 초기화 회로(20), 소스 팔로어 회로(SFC) 및 노드(VMINUS)에 발생하는 음전압을 양전압으로 변환하기 위한 레귤러 시프트 커패시터(C3)를 갖고 있다. 초기화 회로(20)는 전원선(VDD)과 접지선 사이에 직렬로 배치된 pMOS 트랜지스터(P3) 및 nMOS 트랜지스터(N3)를 갖고 있다. 트랜지스터(P3)의 게이트는 리셋 신호(RST)를 받고, 트랜지스터(N3)의 게이트는 스탠바이 신호(STBY)를 받고 있다. 커패시터(C3)는, 노드(VSHIFT)와 노드(VMINUS) 사이에 배치되어 있다. 이 예에서는, 커패시터(C3)는 강유전체 재료로 구성되어 있지만, 게이트 절연막 등에 의해 구성되어도 좋다.

소스 팔로어 회로(SFC)는, 전원선(VDD)과 접지선 사이에 직렬로 배치된 nMOS 트랜지스터(N4)(레귤러 소스 팔로어 트랜지스터) 및 pMOS 트랜지스터(P4)(레귤러 부하 회로)를 갖고 있다. 트랜지스터(N4)의 게이트는 노드(VSHIFT)에 접속되어 있다. 트랜지스터(P4)의 게이트는 노드(VMINUS)에 접속되어 있다. 그리고 소스 팔로어 회로(SFC)는 전압(VSHIFT)으로부터 미리 정해진 값[트랜지스터(N4)의 임계값 전압]만큼 낮은 출력 신호(OUT1)(레귤러 시프트 신호)가, 트랜지스터(N4)의 소스로부터 출력된다.

도 9는, 도 7에 도시한 레퍼런스 메모리 셀(RMC), 레퍼런스 프리 센스 앰프(RPSA), 레퍼런스 레벨 시프터(RSFT) 및 전압 변환 회로(VCNV)의 상세를 도시하고 있다. 도 8과 동일한 구성의 회로에 대해서는, 상세한 설명은 생략한다. 이 실시형태에서는 한 쌍의 레퍼런스 프리 센스 앰프(RPSA)가, 상보의 레퍼런스 비트선(BL0, BL0X)에 접속되어 있다.

레퍼런스 메모리 셀(RMC)은, nMOS 트랜지스터로 이루어지는 액세스 트랜지스터쌍(N1, N2) 및 강유전체 커패시터쌍(F1, F2)을 갖고 있다. 레퍼런스 메모리 셀(RMC)은, 한 쌍의 레귤러 메모리 셀(MC)과 동일한 구조를 갖고 있다. 즉, 레퍼런스 메모리 셀(RMC)의 각 강유전체 커패시터(F1, F2)의 구조는, 레귤러 메모리 셀(MC)의 강유전체 커패시터(F1)의 구조와 동일하다. 강유전체 커패시터(F1)는 일단이 액세스 트랜지스터(N1)를 통해 비트선(BL0X)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 강유전체 커패시터(F2)는, 일단이 전송 트랜지스터(N2)를 통해 비트선(BL0)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 강유전체 커패시터(F1, F2)는, 서로 반대의 논리의 데이터가 기록되고, 그 용량값은 서로 상이하다. 이것에 의해, 메모리 셀(RMC)은 데이터 입출력 단자(I/O)를 통해 공급되는 데이터의 논리에 따른 전하를 축적할 수 있다.

프리 센스 앰프(RPSA) 및 레벨 시프터(RSFT)의 회로 구성은, 도 8에 도시한 프리 센스 앰프(PSA) 및 레벨 시프터(SFT)의 회로 구성과 동일하다. 전압 변환 회로(VCNV)는, 제3 실시형태의 전압 변환 회로(VCNV)(도 5)와 동일하다. 도 9의 전압 변환 회로(VCNV)의 nMOS 트랜지스터(N5) 및 pMOS 트랜지스터(P5)는 도 5의 전압 변환 회로(VCNV)의 소스 팔로어 트랜지스터(SF) 및 부하 회로(LD)에 각각 대응한다.

도 10은 도 7에 도시한 센스 앰프(래치 센스 앰프)(SA, RSA)의 상세를 도시하고 있다. 센스 앰프(SA, RSA)는 서로 동일한 회로이기 때문에, 여기서는 센스 앰프(SA)를 설명한다. 센스 앰프(RSA)에 대하여 입출력되는 신호는, 도면 중의 괄호 안에 도시한다. 센스 앰프(SA)는 한 쌍의 인버터(I11, I12) 및 스위치(S11, S12)로 구성된 래치(LT)와, 인버터(I13)와, 스위치(S13, S14)로 구성되어 있다. 래치(LT)의 상보의 입출력 노드(SAOUT, SAOUTX)는 센스 앰프(SA)의 출력이다. 인버터(I13)는 타이밍 신호(T5)를 반전하여, 타이밍 신호(T5X)로서 출력한다.

스위치(S11)(pMOS 트랜지스터)는 인버터(I11, I12)를 전원선(VDD)에 접속하기 위해, 타이밍 신호(T5)의 고레벨중에 온한다. 스위치(S12)(nMOS 트랜지스터)는, 인버터(I11, I12)를 접지선(GND)에 접속하기 위해, 타이밍 신호(T5)의 고레벨중에 온한다. 스위치(S13, S14)는 프리 센스 앰프(PSA)의 출력 신호(OUT)의 레벨과 레퍼런스 전압(VREF)을 래치(LT)에 전달하기 위해, 타이밍 신호(T5)의 저레벨중에 온한다.

센스 앰프(SA)는, 타이밍 신호(T5)의 저레벨중으로 변화되어 동작을 정지하고, 타이밍 신호(T5)의 고레벨로의 변화에 동기하여 활성화되며, 출력 신호(OUT)(노드 SAOUT)와, 레퍼런스 전압[VREF(SAOUTX)]의 전압차를 차동 증폭한다. 이 증폭에 의해, 메모리 셀(MC)로부터 판독된 데이터의 논리값은 래치(LT)에 래치된다. 또한 래치된 상보의 데이터(논리값)는 출력 신호(SAOUT, SAOUTX)로서 출력된다.

도 11은 제4 실시형태에서의 강유전체 메모리의 판독 동작을 도시하고 있다. 도면중 시각(T1-T6)은, 제어 신호(T1-T6)가 각각 활성화되는 타이밍을 도시하고 있다. 우선, 초기 상태에서, pMOS 트랜지스터(12)(전하 전송 회로)의 게이트 및 드레인에 각각 접속된 노드[VTHGT 및 VMINUS(또는 VMINUS0, VMINS0X; 이하 같음]는, 플로팅 상태를 위해 그 전압은 부정이다. 그러나, 전술한 바와 같이 pMOS 트랜지스터(P1)의 드레인(VMINUS)과 기판 사이에 PN 접합이 형성되기 때문에, 노드(VMINUS)는 PN 접합의 순방향 전압보다 상승하지 않는다[도 11의 (a)].

제어 신호(VTHGEN) 및 제어 신호(MINUSGEN)는 저레벨로 유지되어 있고, 노드(VTHGENX 및 MINUSGENX)는 고레벨로 유지되어 있다[도 11의 (b, c)]. 제어 신호(BUSGND)는 고레벨로 유지되어 있기 때문에, nMOS 트랜지스터(N2)는 온하고, 비트선[BL(또는 BL0, BL0X; 이하 같음)]의 전압은 접지 전압에 초기화되어 있다[도 11의 (d)]. 제어 신호(RST, STBY)는 고레벨로 유지되어 있고[도 11의 (e)], 노드(VSHIFT)는 저레벨로 유지되어 있다[도 11의 (f)]. 이 때문에 소스 팔로어 트랜지스터(N4)는 오프하고, 출력 노드[OUT(또는 OUT0, OUTX; 이하 같음)]는 접지 전압 근방에서 플로팅 상태가 된다[도 11의 (g)].

시각 T1에 있어서, 제어 신호(VTHGEN)가 고레벨로 변화되고, 노드(VTHGENX)는 고레벨로부터 저레벨로 변화된다[도 11의 (h)]. 커패시터(C1)에 의한 용량 결합에 의해 노드(VTHGENX)의 저레벨로의 변화에 따라서 노드(VTHGT)의 전압도 내려간다[도 11의 (i)]. 전원 전압(VDD)이 3V인 경우, 노드(VTHGENX)의 전압이 3V 내려가면, VTHGT의 전압도 3V 내려가려고 한다. 그러나 pMOS 트랜지스터(P2)(클램프 회로)는 노드(VTHGT)의 전압을 pMOS 트랜지스터(P2)의 임계값 전압(예컨대 -0.6 V)으로 클램프한다. 이 때문에 노드(VTHGT)의 전압은, 일단 내려간 후, 미분파형을 그리고 음전압(-0.6 V)으로 안정된다[도 11의 (j)]. 이와 같이, 임계값 전압 생성 회로(16)는 전하 전송 회로(12)의 입력 노드(VTHGT)를 미리 정해진 전압으로 설정하는 초기화 회로로서 동작한다.

pMOS 트랜지스터(P1)의 임계값 전압은 pMOS 트랜지스터(P2)의 임계값 전압과 같아지도록 설계되어 있다. 이 때문에 노드(VTHGT)의 전압이 일단 내려갔을 때, pMOS 트랜지스터(P1)는 온하고, 노드(VMINUS)의 전압은 비트선(BL, BL0, BL0X)의 전압(접지 전압)까지 내려간다[도 11의 (k)]. 노드(MINUSGENX)의 전압은 인버터(I2)에 의해 고레벨[=전원 전압(VDD)]로 설정되어 있기 때문에, 커패시터(C2)에는 그 용량값과 전원 전압(VDD)의 곱에 대응하는 전하가 충전된다.

시각 T2에서, 제어 신호(RST, STBY)가 저레벨로 변화되고, 초기화 회로(20)의 트랜지스터(N3)가 오프되며, 트랜지스터(P3)가 온한다[도 11의 (l)]. 트랜지스터(P3)의 온에 의해, 노드(VSHIFT)는 고레벨(VDD)로 변화된다[도 11의 (m)]. 이 때, 노드(VMINUS)는 트랜지스터(P1, N2)를 통해 접지선에 접속되어 있다. 이 때문에 커패시터(C2)의 양단에, 전원 전압(VDD)에 상당하는 전압이 걸린다. 소스 팔로어 트랜지스터(N4)는 온하고, 출력 노드(OUT)의 전압은 전원 전압(VDD)에 대하여 트랜지스터(N4)의 임계값 전압만큼 낮은 전압이 된다[도 11의 (n)]. 그 후, 제어 신호(RST)가 고레벨로 변화되고, 트랜지스터(P3)는 오프한다[도 11의 (o)]. 트랜지스터(P3)의 오프에 의해 노드(VSHIFT)는 플로팅 상태가 되지만, 노드(VSHIFT)의 전압은 커패시터(C3)에 의해 대략 전원 전압(VDD)으로 유지된다. 이것에 의해, 출력 노드(OUT)의 전압도, 전원 전압(VDD)에 대하여 트랜지스터(N4)의 임계값 전압만큼 낮은 전압으로 유지된다.

시각 T3에 있어서, 제어 신호(BUSGND)가 저레벨로 변화되고, 비트선(BL)은 플로팅 상태가 된다[도 11의 (p)]. 그러나, 비트선(BL)의 전압은, 이들의 기생 용량에 의해 대략 접지 전압으로 유지된다.

시각 T4에 있어서, 제어 신호(MINUSGEN)가 고레벨로 변화되고, 노드(MINUSGENX)의 전압은 고레벨로부터 저레벨로 변화된다[도 11의 (q)]. 노드[VMINUS]의 전압은 커패시터(C2)의 용량 결합에 의해, 노드(MINUSGENX)의 전압의 저하에 수반하여 저하된다[도 11의 (r)]. 전원 전압(VDD)이 3V인 경우, 노드(MINUSGENX)의 전압은 3V 내려가고, 노드(VMINUS)의 전압도 대략 3V 내려간다. 노드(VMINUS)의 전압은 0V로 초기화되어 있기 때문에, 노드(MINUSGENX)의 전압 변화에 의해 대략 -3V까지 내려간다. 그러나, 기생 용량에 의한 손실에 의해, 노드(VMINUS)는 -3V보다 높은 전압(예컨대 -2.5 V)으로 변화된다. 노드(VMINUS)는 커패시터(C2)에 의해 이 전압으로 유지된다. 이와 같이, 전하 축적 회로(18)는 전하 전송 회로(12)의 입출력 노드(VMINUS)를 미리 정해진 전압으로 설정하고, 전하 전송 회로(12)의 전하 전송 능력을 초기 상태로 설정하는 초기화 회로로서도 동작한다.

노드(VSHIFT)의 전압은, 커패시터(C3)의 용량 결합의 작용에 의해, 노드(VMINUS)의 전압의 저하와 함께 저하된다[도 11의 (s)]. 트랜지스터(P4)는 노드(VMINUS)의 전압을 받아 온한다. 트랜지스터(N4)는 노드(VSHIFT)의 전압을 받아 오프한다. 이것에 의해, 출력 노드(OUT)(또는 OUT0, OUT0X)는 접지 전압으로 유지된다[도 11의 (t)]. 이상으로, 판독 동작의 준비가 완료한다.

시각 T5에서, 워드선(WL)과 플레이트선(PL)의 전압이 접지 전압으로부터 전원 전압(VDD)으로 변화된다[도 11의 (u)]. 워드선(WL)의 활성화에 의해, 메모리 셀(MC)의 액세스 트랜지스터(N1)가 온하고, 메모리 셀(MC)의 강유전체 커패시터(F1, F2)에 양전압이 걸린다. 메모리 셀(MC)이 데이터 "1"을 기억하고 있는 경우, 강유전체 커패시터(F1)에 걸리는 전압의 극성은, 기록시와 반대이기 때문에, 분극 반전이 발생하고, 큰 반전 전하가 비트선(BL)에 판독된다. 메모리 셀(MC)이 데이터 "0"을 기억하고 있는 경우, 강유전체 커패시터(F1)에 걸리는 전압의 극성은, 기록 시간과 동일하기 때문에, 분극 반전은 발생하지 않고, 비교적 작은 전하가 비트선(BL)에 판독된다[도 11의 (v)].

이 때, 비트선(BL)의 전압은 상승하려고 한다. 그러나 비트선(BL)의 전압이 약간 오르면, pMOS 트랜지스터(P1)의 게이트?소스간 전압(절대값)은 커진다. 이 때문에, pMOS 트랜지스터(P2)의 드레인 전류가 급속히 증가하고, 비트선(BL)으로부터 노드(VMINUS)에, 반전 전하와 같은 전하가 전송된다. 이것에 의해, 비트선(BL)의 전압 상승은 억제되고, 대략 0V(접지 전압)로 유지된다. 커패시터(C2)는 노드(VMINUS)에 전송된 전하에 의해 방전되기 때문에, 노드(VMINUS)의 전압(판독 전압)은 상승한다[도 11의 (w)]. 메모리 셀(MC)이 데이터 "1"을 기억하고 있는 경우, 노드(VMINUS)의 전압은 크게 상승한다. 메모리 셀(MC)이 데이터 "0"을 기억하고 있는 경우, 노드(VMINUS)의 전압의 상승은 작다. 이와 같이, 전하 축적 회로(18)의 커패시터(C2)는 축적 전하에 따라서 판독 전압을 생성하는 판독 회로로서 동작한다.

노드(VMINUS)의 전압의 상승에 수반하여, 커패시터(C3)의 용량 결합에 의해, 노드(VSHIFT)의 전압도 상승한다[도 11의 (x)]. 출력 노드(OUT)은 노드(VSHIFT)의 전압에 추종하여, 노드(VSHIFT)로부터 nMOS 트랜지스터(N4)의 임계값 전압만큼 내려 간 전압이 된다[도 11의 (y)]. 따라서, 출력 노드(OUT)의 전압은 노드(VMINUS)의 전압 변화에 추종하여 변화한다.

시각 T6에 있어서, 후술하는 바와 같이, 출력 노드(OUT)의 전압은, 센스 앰프(SA)에 의해 레퍼런스 전압(VREF)과 비교되어, 메모리 셀(MC)에 유지된 논리 레벨이 판정된다. 또한 상보의 출력 노드(OUT0, OUT0X)의 전압차는, 센스 앰프(RSA)에 의해 비교되고, 레퍼런스 메모리 셀(RMC)에 유지된 논리 레벨이 판정된다[도 11의 (z)]. 그리고 판정된 논리 레벨이, 판독 데이터 신호로서 데이터 단자(I/O)로부터 출력된다.

도 12는, 도 11에 도시한 판독 동작의 상세를 도시하고 있다. 도 11과 동일한 동작에 대해서는, 상세한 설명은 생략한다. 도면 중의 망점은, 전압의 변동을 도시하고 있다. 전압의 변동은 주로 강유전체 커패시터(F1, F2)의 특성의 변동에 기인하여 발생한다.

데이터 "1"이 기록되어 있는 강유전체 커패시터(F1)(또는 F2; 이하 같음)에 대응하는 노드(VMINUS)(또는 VMINUS0, VMINUS0X; 이하 같음)의 전압은, 데이터 "0"이 기록되어 있는 강유전체 커패시터(F1)에 대응하는 노드(VMINUS)의 전압에서 급속하게 상승한다. 여기서, 프리 센스 앰프(PSA, RPSA)의 커패시터(C2)의 용량값은 종래에 비해 작게 설계되어 있다. 이 때문에 데이터 "1"이 기록되어 있는 강유전체 커패시터(F1)에 대응하는 노드(VMINUS)의 전압은, 이 노드의 전압의 상한값(대략 접지 전압; 포화 전압)까지 상승한다. 즉, 커패시터(C2)에 축적되는 전하는 포화한다. 이 때문에 노드(VMINUS)의 전압의 변동은 매우 작고, 그 분포는 뚜렷하다.

데이터 "0"이 기록되어 있는 강유전체 커패시터(F1)에 대응하는 노드(VMINUS)의 전압은 포화 전압까지 도달하지 않는다. 이와 같이, 커패시터(C2)의 용량값은 데이터 "1"에 대응하는 노드(VMINUS)의 전압이 포화 전압에 도달하고, 데이터 "0"에 대응하는 노드(VMINUS)의 전압이 포화 전압에 도달하지 않는 값으로 설정된다.

출력 전압(OUT, OUT0, OUT0X)은 레벨 시프터(SFT, RSFT)에 의해 생성되고, 노드(VMINUS)의 전압에 추종하는 전압이다. 이 때문에, 데이터 "1" 및 데이터 "0"에 대응하는 출력 전압(OUT, OUT0, OUT0X)의 분포는 전압값이 상이한 것을 제외하고, 노드(VMINUS, VMINUS0, VMINUS0X)의 전압 분포와 동일하다.

레퍼런스 전압(VREF)은 전압 변환 회로(VCNV)에 의해, 데이터 "1"에 대응하는 노드(VMINUS0 또는 VMINUS0X)의 전압에 기초하여 생성된다. 이 때문에, 레퍼런스 전압(VREF)의 변동은 작고, 그 분포는 데이터 "1"에 대응하는 출력 전압(OUT, OUT0, OUT0X)의 분포와 마찬가지로 뚜렷하다. 전술한 바와 같이, 레퍼런스 전압(VREF)은 데이터 "1"에 대응하는 출력 전압(OUT, OUT0, OUT0X)보다 약 200 mV(제1 전압)만큼 낮다.

그리고, 시각 T6에서, 타이밍 신호 T6에 동기하여 센스 앰프(SA, RSA)가 증폭 동작을 시작하고, 레귤러 메모리 셀(MC) 및 레퍼런스 메모리 셀(RMC)로부터의 판독 데이터의 논리값을 래치한다.

도 13은, 도 12에 도시한 판독 동작에서의 판독 마진을 도시하고 있다. 도면 중의 분포는, 도 12에 도시한 출력 전압(OUT, OUT0, OUT0X) 및 레퍼런스 전압(VREF)의 분포와 동일하다. 도면 중의 흰 원은 레퍼런스 전압(VREF)의 워스트값을 도시한다. 도면 중의 검은 원은, 출력 전압(OUT)의 워스트값을 도시한다. 도면 중의 망점의 원은 출력 전압(OUT0, OUT0X)의 워스트값을 도시한다.

데이터 "1"의 분포를 구성하는 샘플의 수와, 데이터 "0"의 분포를 구성하는 샘플의 수는 서로 같다. 하나의 워드선(WL)에 접속되는 레퍼런스 메모리 셀(RMC)의 수(예컨대 1개)는 레귤러 메모리 셀(MC)의 수(예컨대 15개)보다 적기 때문에, 레퍼런스 전압(VREF)의 분포를 구성하는 샘플의 수는, 데이터 "1"에 대응하는 출력 전압(OUT, OUT0, OUT0X)의 샘플의 수보다 적다. 단, 레퍼런스 전압(VREF)의 분포의 폭(전압의 변동)은 데이터 "1"에 대응하는 출력 전압(OUT, OUT0, OUT0X)의 분포와 동일하고, 매우 작다.

데이터 "0"을 기억하고 있는 레귤러 메모리 셀(MC)의 판독 동작에 있어서, 출력 전압(OUT)과 레퍼런스 전압(VREF)의 차(V0)는, 출력 전압(OUT)이 최대(분포의 상단)이고, 레퍼런스 전압(VREF)이 최소(분포의 하단)일 때에, 가장 작아진다. 이 때 판독 마진은 가장 작다. 차전압 V0의 최소값은, 예컨대 300 mV이다.

한편, 데이터 "1"을 기억하고 있는 레귤러 메모리 셀(MC)의 판독 동작에 있어서, 출력 전압(OUT)과 레퍼런스 전압(VREF)의 차(V1)는 출력 전압(OUT)이 최소(분포의 하단)이고, 레퍼런스 전압(VREF)이 최대(분포의 상단)일 때에, 가장 작아진다. 이 때 판독 마진은 가장 작다. 전압 변환 회로(VCNV)는 레퍼런스 전압(VREF)이 데이터 "1"에 대응하는 출력 전압[OUT0(또는 OUT0X)]보다 항상 200 mV 낮아지도록 설계되어 있다. 즉, 레퍼런스 전압(VREF)의 분포의 중심과, 데이터 "1"에 대응하는 출력 전압[OUT0(또는 OUT0X)]의 분포의 중심과의 차는 200 mV이다. 또한 데이터 "1"에 대응하는 출력 전압[OUT0(또는 OUT0X)] 및 레퍼런스 전압(VREF)의 분포의 폭은, 예컨대 50 mV 정도이고, 이 때 차전압 V1은 150 mV가 된다.

도 10에 도시한 센스 앰프(SA)는, 데이터 "0"의 판독 동작에 있어서, 차전압 (V0)을 차동 증폭하고, 판독한 데이터를 래치한다. 또한, 센스 앰프(SA)는 데이터 "1"의 판독 동작에서, 차전압(V1)을 차동 증폭하고, 판독한 데이터를 래치한다. 일반적으로, 도 10에 도시한 센스 앰프(SA)는 100 mV 정도의 입력 진폭이 있으면, 입력 신호를 충분히 증폭, 래치할 수 있다. 이 때문에 센스 앰프(SA)는, 입력 신호의 전압차를 증폭, 래치하여, 옳은 데이터를 판독할 수 있다.

한편, 레퍼런스 메모리 셀(RMC)의 판독 동작에서는, 한 쌍의 메모리 셀(MC)은 상보의 데이터를 기억하고 있다. 이 때문에, 센스 앰프(RSA)는 출력 전압(OUT0, OUT0X)의 차(V2)를 차동 증폭하면 좋다. 차전압(V2)은, 대략 500 mV이기 때문에, 센스 앰프(RSA)는, 옳은 데이터를 확실하게 판독할 수 있다.

도 14는, 본 발명자가, 도 1 내지 도 13 및 후술하는 도 19 내지 도 20에 도시하는 강유전체 메모리를 제안하기 전에 검토한 강유전체 메모리를 도시하고 있다. 제4 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명은 생략한다. 이 반도체 메모리(MEM)는, 전압 변환 회로(VCNV)는 갖지 않고, 도 7의 레퍼런스 레벨 시프터(RSFT) 및 각 레귤러 비트선[BL(BL1, BL2, … BLn)]에 접속된 센스 앰프(SA) 대신에, 레벨 시프터(SFT) 및 트윈 센스 엠프(TSA)가 형성되어 있다. 그 외의 구성은, 도 7과 동일하다.

도 15는, 도 14에 도시한 트윈 센스 앰프(TSA)의 상세를 도시하고 있다. 트윈 센스 앰프(TSA)는 한 쌍의 래치(LT)를 갖고 있다. 트윈 센스 앰프(TSA)는, 각 래치(LT)의 상보의 입력의 한쪽에서 레퍼런스 메모리 셀(RMC)에 대응하는 레퍼런스 출력 신호(OUT0 또는 OUT0X)를 받고, 상보의 입력의 다른쪽에서, 레귤러 메모리 셀(MC)에 대응하는 레귤러 출력 신호[OUT(OUT1, 2, … n)]를 받는다.

각 래치(LT)는, 도 10에 도시한 센스 앰프(SA)의 래치(LT)와 마찬가지로, 타이밍 신호(T5)의 저레벨중에 비활성화되어 동작을 정지하고, 타이밍 신호(T5)의 고레벨로의 변화에 동기하여 활성화된다. 타이밍 신호(T5)의 고레벨로의 활성화에 의해, 출력 신호[OUT(노드 SAOUT)]와, 출력 신호(OUT0)의 전압차, 및 출력 신호(OUT)와, 출력 신호(OUT0X)의 전압차가 차동 증폭된다.

예컨대 레퍼런스 메모리 셀(RMC)에 데이터 "1"이 기억되어 있는 경우, 프리 센스 앰프(RPSA) 및 레벨 시프터(SFT)의 동작에 의해, 출력 신호(OUT0)의 전압은 출력 신호(OUT0X)의 전압보다 상대적으로 높아진다. 이하, 데이터 "1"에 대응하는 출력 신호(OUT0, OUT0X)의 파형을 파형 "1"로 칭하고, 데이터 "0"에 대응하는 출력 신호(OUT0, OUT0X)의 파형을 파형 "0"으로 칭한다. 레귤러 메모리 셀(MC)에 데이터 "1"이 기억되어 있는 경우, 출력 신호(OUT)의 전압은, 출력 신호(OUT0)의 전압에 대략 같아진다(파형 "1").

이 때, 도면의 좌측 래치(LT)의 양 입력은, 서로 대략 같은 전압(파형 "1")을 받기 때문에, 단시간(예컨대 100 ps) 메타 스테이블(meta-stable)이 된다. 이 때문에, 충분한 차동 증폭이 실시되지 않고, 출력 신호(SAOUT, SAOUTX)의 전압차는 여간해서 커지지 않는다. 한편, 도면의 우측 래치(LT)의 양입력은, 전압차가 큰 파형 "1"과 파형 "0"을 각각 받기 때문에, 조속히 증폭 동작 및 래치 동작이 행해진다. 이것에 의해, 한 쌍의 래치(LT)에 공통의 출력 신호(SAOUT)의 전압은 전원 전압(VDD)까지 상승한다. 출력 신호(SAOUT)가 활성화되기 때문에, 도면의 좌측의 래치(LT)도 작동 증폭이 행해지고, 래치 상태가 정해진다. 그리고 출력 신호(SAOUTX)는 저레벨(접지 전압)로 변화된다. 즉, 상보의 데이터 "1" 및 데이터 "0"이 노드(SAOUT, SAOUTX)로부터 출력된다.

도 16은 도 14에 도시한 강유전체 메모리(MEM)의 판독 동작의 상세를 도시하고 있다. 도 11 및 도 12와 동일한 동작에 대해서는, 상세한 설명은 생략한다. 도면 중의 망점은, 전압의 변동을 도시하고 있다. 도 14에 도시한 강유전체 메모리(MEM)에서는, 프리 센스 앰프(PSA, RPSA)의 커패시터(C2)의 용량값은, 시각 T6에서의 노드(VMINUS, VMINUS0, VMINUS0X)의 전압이 접지 전압(0V)을 초과하지 않도록 설계되어 있다. 즉, 도 4의 커패시터(C2)의 용량값은, 제4 실시형태의 커패시터(C2)의 용량값보다 크다. 이 경우, 파형 "1"의 전압의 변화는, 파형 "0"의 전압의 변화보다 커진다.

도 17은, 도 14에 도시한 강유전체 메모리(MEM)에서, 정상적인 판독 동작이 실행될 때의 판독 마진을 도시하고 있다. 도면 중의 분포는, 도 16에 도시한 출력 전압(OUT, OUT0, OUT0X)의 분포와 동일하다. 도면 중의 흰 원은 레퍼런스 전압으로서 작용하는 상보의 출력 전압(OUT0, OUT0X)을 도시한다. 이 예에서는 데이터 "1"에 대응하는 출력 전압(OUT0 또는 OUT0X)은 데이터 "1"을 유지하고 있는 레귤러 메모리 셀(MC)에 대응하는 출력 전압(OUT)의 평균값과 같다. 데이터 "0"에 대응하는 출력 전압(OUT0 또는 OUT0X)은 데이터 "0"을 유지하고 있는 레귤러 메모리 셀(MC)에 대응하는 출력 전압(OUT)의 평균값과 같다. 도면중의 검은 원은, 출력 전압(OUT)의 워스트 값을 나타낸다. 도면 중의 망점의 원은 평균적인 출력 전압(OUT0, OUT0X)을 도시한다.

차전압 V0은 출력 전압(OUT)과, 데이터 "0"에 대응하는 출력 전압(OUT0 또는 OUT0X)의 차이다. 차전압 V1은 출력 전압(OUT)과, 데이터 "1"에 대응하는 출력 전압(OUT0 또는 OUT0X)의 차이다. 차전압 V2는 데이터 "0"에 대응하는 출력 전압[OUT0(또는 OUT0X)]과, 데이터 "1"에 대응하는 출력 전압[OUT0X(또는 OUT0)]의 차이다.

데이터 "0"을 기억하고 있는 레귤러 메모리 셀(MC)의 판독 동작에 있어서, 차전압 V1은 차전압 V0에 비해 충분히 크다. 이 때문에, 트윈 센스 앰프(TSA)의 한 쌍의 래치(LT) 중 한쪽은, 충분한 입력 진폭을 얻을 수 있다. 따라서, 한 쌍의 래치(LT)의 다른 쪽 메타 스테이블 상태를 신속히 해제할 수 있고, 레귤러 메모리 셀(MC)에 기억된 데이터 "0"은 확실하게 판독된다. 마찬가지로, 데이터 "1"을 기억하고 있는 레귤러 메모리 셀(MC)의 판독 동작에서, 차전압 V0은 차전압 V1에 비해 충분히 크다. 이 때문에, 트윈 센스 앰프(TSA)의 한 쌍의 래치(LT) 중 한쪽은 충분한 입력 진폭을 얻을 수 있다. 따라서, 레귤러 메모리 셀(MC)에 기억된 데이터 "1"은, 확실하게 판독된다.

한편, 레퍼런스 메모리 셀(RMC)의 판독 동작에서는, 한 쌍의 메모리 셀(MC)은 상보의 데이터를 기억하고 있다. 이 때문에, 센스 앰프(RSA)는 출력 전압(OUT0, OUT0X)의 차 V2를 차동 증폭하면 좋다. 차전압 V2는 차전압 V1, V2의 합에 해당하고, 충분히 크다. 따라서, 센스 앰프(RSA)는 옳은 데이터를 확실하게 판독할 수 있다.

도 18은 도 14에 도시한 강유전체 메모리(MEM)에서, 잘못된 판독 동작이 실행될 때의 워스트의 판독 마진을 도시하고 있다. 도면 중의 표기는 도 13 및 도 17과 동일하다.

데이터 "0"을 기억하고 있는 레귤러 메모리 셀(MC)의 판독 동작에 있어서, 데이터 "1" 및 데이터 "0"에 대응하는 출력 전압(OUT0, OUT0X)은 분포의 하단에 있는 것으로 한다. 이 때, 차전압 V1, V0은 대략 같아진다. 트윈 센스 앰프(TSA)에서, 데이터 "1"에 대응하는 출력 전압[OUT0(또는 OUT0X)]을 받는 한쪽 래치(LT)는 데이터 "0"을 증폭하려고 한다. 한편, 데이터 "0"에 대응하는 출력 전압[OUT0X(또는 OUT0)]을 받는 다른쪽 래치(LT)는 데이터 "1"을 증폭하려고 한다. 다른쪽 래치의 증폭력이 약간 강한 경우, 트윈 센스 앰프(TSA)는 데이터 "1"을 래치한다. 즉, 잘못된 판독 데이터가 출력된다.

데이터 "1"을 기억하고 있는 레귤러 메모리 셀(MC)의 판독 동작에 있어서, 데이터 "1" 및 데이터 "0"에 대응하는 출력 전압(OUT0, OUT0X)은 분포의 상단에 있는 것으로 한다. 이 예에서는, 차전압 V1은 차전압 V0보다 커지고, 트윈 센스 앰프(TSA)는 데이터 "0"을 증폭하여 래치한다. 즉, 잘못된 판독 데이터가 출력된다.

또한, 레퍼런스 메모리 셀(RMC)의 판독 동작에서, 데이터 "1"에 대응하는 출력 전압[OUT0(또는 OUT0X)]은 분포의 하단에 있고, 데이터 "0"에 대응하는 출력 전압[OUT0X(또는 OUT0)]은 분포의 상단에 있는 것으로 한다. 출력 전압[OUT0, OUT0X]의 차 V2는, 충분히 크다. 따라서 센스 앰프(RSA)는 옳은 데이터를 확실하게 판독할 수 있다.

이상, 제4 실시형태에서도, 전술한 제1, 제2 및 제3 실시형태와 동일한 효과를 얻을 수 있다. 특히 용량값이 변동되기 쉬운 강유전체 커패시터(F1, F2)로 구성되는 메모리 셀(MC, RMC)을 갖는 반도체 메모리(MEM)에서, 판독 마진을 향상시킬 수 있다.

도 19 및 도 20은, 제5 실시형태의 주요부를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는 상세한 설명은 생략한다. 이 실시형태에서는 제4 실시형태의 강유전체 메모리(MEM)에 더미 메모리 셀(DMC)을 추가하여 구성되어 있다. 프리 센스 앰프(PSA, RPSA)의 커패시터(C2)의 용량값은 제4 실시형태보다 크다. 그 외의 구성은, 제4 실시형태와 동일하다.

더미 메모리 셀(DMC)은 레귤러 비트선(BL)(실제로는 도 7의 BL1, BL2, … BLn 중 어느 하나), 레퍼런스 비트선(BL0 및 BL0X)의 각각에 접속되어 있다. 더미 메모리 셀(DMC)은, 일단이 더미 플레이트선(DPL)에 접속되고, 타단이 더미 액세스 트랜지스터(DN)를 통해, 비트선(BL, BL0 또는 BL0X)에 접속된 더미 커패시터(DF)를 갖고 있다. 더미 액세스 트랜지스터(DN)의 게이트는 더미 워드선(DWL)에 접속되어 있다. 예컨대 더미 커패시터(DF)는 강유전체 커패시터 등의 가변 용량 커패시터로 구성된다. 비트선(BL)에 접속되는 더미 메모리 셀(DMC)은 레귤러 메모리 셀(MC)과 동일한 구조이다. 비트선(BL0, BLX)에 접속되는 한 쌍의 더미 메모리 셀(DMC)은, 레퍼런스 메모리 셀(RMC)과 동일한 구조이다.

더미 커패시터(DF)는, 판독 동작 전에, 데이터 "0"(저논리 레벨)에 대응하는 전하를 축적할 수 있는 용량값으로 설정된다. 즉 더미 메모리 셀(DMC)의 더미 커패시터(DF)는 항상, 데이터 "0"을 유지하고 있다. 예컨대 도 20에서의 상보의 비트선(BL0, BL0X)에 각각 접속된 더미 커패시터(DF)는, 모두 양방에 데이터 "0"을 유지해야 한다. 이 때문에, 강유전체 메모리(MEM)는 레퍼런스 비트선(BL0, BL0X)을 모두 "0" 레벨(예컨대 접지 전압)로 설정하는 더미 기록 회로(도시 생략)를 갖고 있다. 더미 기록 회로는 판독 동작 후의 재기록 기간 또는 판독 동작 전에 동작하고, 비트선(BL0, BL0X)에 각각 접속된 더미 커패시터(DF)에 데이터 "0"을 기록한다.

더미 워드선(DWL)은, 도 7에 도시한 워드 드라이버(WD)에 의해, 워드선(WL)과 동일한 타이밍(도 11의 시각 T5)으로 고레벨로 구동된다. 더미 플레이트선(DPL)은, 도 7에 도시한 플레이트 드라이버(PD)에 의해 플레이트선(PL)과 동일한 타이밍(도 11의 시각 T5)으로 고레벨로 구동된다. 더미 워드선(DWL) 및 더미 플레이트선(DPL)은 로우 디코드 신호의 값에 관계없이, 판독 동작마다 고레벨로 변화된다.

이 실시형태에서는, 도 11에 도시한 시각 T5에 있어서, 워드선(WL) 및 플레이트선(PL)이 활성화될 때에, 더미 워드선(DWL) 및 더미 플레이트선(DPL)도 활성화된다. 이것에 의해, 비트선[BL(또는 BL0, BL0X)]은 레귤러 메모리 셀(MC)의 강유전체 커패시터(F1)[또는 더미 메모리 셀(DMC)의 강유전체 커패시터(F1, F2)]로부터 판독되는 전하에 가하여, 더미 메모리 셀(DMC)의 더미 강유전체 커패시터(DF)로부터 판독되는 전하가 판독된다.

더미 강유전체 커패시터(DF)로부터 판독되는 전하량은 데이터 "0"을 유지하고 있는 강유전체 커패시터(F1)로부터 판독되는 전하량과 같다. 이것에 의해, 트랜지스터(P1)를 통해 노드(VMINUS, VMINUS0, VMINUS0X)에 전송되는 전하량을 늘릴 수 있고, 판독 동작의 파형은, 전술한 도 11 및 도 12와 동일한 파형이 된다.

이상, 제5 실시형태에서도, 전술한 실시형태와 동일한 효과를 얻을 수 있다. 또한 이 실시형태에서는 더미 메모리 셀(DMC)을 이용하여, 데이터 "1"에 대응하는 판독 전압[VMINUS, VMINUS0(또는 VMINUS0X)] 및 출력 전압[OUT, OUT0(또는 OUT0X)]을 포화 전압까지 상승시킬 수 있다. 이 결과, 기존의 프리 센스 앰프(PSA, RPSA)를 이용하여 높은 판독 마진을 갖는 반도체 메모리(MEM)를 제공할 수 있다.

도 21은, 전술한 제1 내지 제5 실시형태의 반도체 메모리(MEM)가 탑재되는 시스템의 개요를 도시하고 있다. 예컨대, 시스템(SYS)은 컨트롤러(CNTL) 및 반도체 메모리(MEM)를 1칩 위에 탑재하고, 시스템 온 칩(SoC)으로서 형성되어 있다. 컨트롤러(CNTL)는, 예컨대 메모리(MEM)를 액세스하기 위한 CPU를 갖는 ASIC 코어이다. 시스템(SYS)에 접속되는 외부 소스는, 컨트롤러(CNTL)를 통해 메모리(MEM)를 액세스한다. 또한 메모리(MEM)는 클록 신호(CLK)에 동기 타입이어도 좋다.

또한, 전술한 제4 및 제5 실시형태에서는, 본 발명을 강유전체 메모리에 적용하는 예에 대해서 진술하였다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대 본 발명을, 데이터의 논리값을 전하로서 유지하는 커패시터로 구성되는 메모리 셀을 갖는 다른 반도체 메모리에 적용하여도 좋다.

전술한 제5 실시형태에서는, 더미 커패시터(DF)를, 더미 액세스 트랜지스터(DN)를 통해 비트선(BL, BL0 또는 BL0X)에 접속하는 예에 대해서 진술하였다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대 더미 커패시터(DF)를 비트선(BL, BL0 또는 BL0X)에 직접 접속하여도 좋다. 이 경우, 더미 커패시터(DF)는 게이트 절연막 등에 의해 구성되어도 좋다.

이상, 본 발명에 대해서 상세히 설명해 왔지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형할 수 있는 것은 명백하다.

Claims (9)

1. 고논리 레벨 또는 저논리 레벨에 대응하는 전하를 축적하는 셀 커패시터를 갖는 레귤러 메모리 셀과,
   고논리 레벨을 유지하는 상기 레귤러 메모리 셀로부터 판독되는 전하에 의해 포화되어, 포화 전압이 판독되며, 저논리 레벨을 유지하는 상기 레귤러 메모리 셀에 유지되어 있던 전하로는 포화되지 않고, 상기 포화 전압보다 낮은 판독 전압이 판독되는 레귤러 커패시터를 가지며, 축적된 전하에 따른 레귤러 판독 전압을 생성하는 레귤러 프리 센스 앰프와,
   고논리 레벨에 대응하는 전하를 축적하는 제1 셀 커패시터를 갖는 레퍼런스 메모리 셀과,
   고논리 레벨을 유지하는 상기 제1 셀 커패시터로부터 판독되는 전하에 의해 포화되어, 포화 전압이 판독되는 제1 레퍼런스 커패시터를 가지며, 상기 포화 전압을 제1 레퍼런스 판독 전압으로서 생성하는 제1 레퍼런스 프리 센스 앰프와,
   상기 레귤러 판독 전압과, 상기 제1 레퍼런스 판독 전압보다 제1 전압만큼 낮은 레퍼런스 전압과의 차를 차동 증폭하여, 상기 레귤러 메모리 셀에 유지되어 있던 데이터의 논리를 생성하는 차동 센스 앰프
   를 포함하는 것을 특징으로 하는 반도체 메모리.
2. 제1항에 있어서,
   상기 레퍼런스 전압은, 상기 포화 전압보다 낮은 판독 전압보다 높은 것을 특징으로 하는 반도체 메모리.
3. 제1항에 있어서,
   상기 레귤러 메모리 셀에 접속된 레귤러 비트선과,
   상기 제1 셀 커패시터에 접속된 제1 레퍼런스 비트선과,
   상기 제1 레퍼런스 판독 전압보다 제1 전압만큼 낮은 상기 레퍼런스 전압을 생성하는 전압 변환 회로
   를 구비하고,
   상기 레귤러 프리 센스 앰프는,
   상기 레귤러 비트선에 접속된 레귤러 전하 전송 회로와,
   레귤러 판독 노드를 통해 상기 레귤러 전하 전송 회로에 접속되며, 판독 동작시에 상기 레귤러 메모리 셀로부터 상기 레귤러 비트선에 판독되는 전하를 축적하는 상기 레귤러 커패시터를 포함하고, 상기 레귤러 커패시터에 축적된 전하에 따라서 상기 레귤러 판독 노드에 레귤러 판독 전압을 생성하는 레귤러 전하 축적 회로
   를 가지며,
   상기 제1 레퍼런스 프리 센스 앰프는,
   상기 제1 레퍼런스 비트선에 접속된 제1 레퍼런스 전하 전송 회로와,
   제1 레퍼런스 판독 노드를 통해 상기 제1 레퍼런스 전하 전송 회로에 접속되고, 판독 동작시에 상기 제1 셀 커패시터로부터 상기 제1 레퍼런스 비트선에 판독되는 고논리 레벨에 대응하는 전하를 축적하는 상기 제1 레퍼런스 커패시터를 포함하며, 상기 제1 레퍼런스 커패시터에 축적된 전하에 따라서 상기 제1 레퍼런스 판독 노드에 상기 제1 레퍼런스 판독 전압을 생성하는 제1 레퍼런스 전하 축적 회로
   를 포함하는 것을 특징으로 하는 반도체 메모리.
4. 제3항에 있어서,
   상기 레귤러 비트선 및 상기 제1 레퍼런스 비트선에 각각 접속되고, 상기 판독 동작시에 상기 레귤러 비트선 및 상기 제1 레퍼런스 비트선에 전하를 출력하는 더미 메모리 셀을 포함하고 있는 것을 특징으로 하는 반도체 메모리.
5. 제4항에 있어서,
   상기 더미 메모리 셀은, 저논리 레벨에 대응하는 전하를 축적하는 것을 특징으로 하는 반도체 메모리.
6. 제3항에 있어서,
   상기 레귤러 프리 센스 앰프에 접속되고, 상기 레귤러 판독 전압을 미리 정해진 값만큼 시프트한 레귤러 시프트 전압을 생성하는 레귤러 레벨 시프터와,
   상기 제1 레퍼런스 프리 센스 앰프에 접속되며, 상기 제1 레퍼런스 판독 전압을 상기 미리 정해진 값만큼 시프트한 제1 레퍼런스 시프트 전압을 생성하는 제1 레퍼런스 레벨 시프터
   를 포함하고,
   상기 전압 변환 회로는, 상기 제1 레퍼런스 시프트 전압을 상기 제1 레퍼런스 판독 전압으로서 받고, 상기 제1 레퍼런스 시프트 전압보다 상기 제1 전압만큼 낮은 레퍼런스 전압을 생성하며,
   상기 차동 센스 앰프는, 상기 레귤러 시프트 전압을 상기 레귤러 판독 전압으로서 받고, 상기 레귤러 시프트 전압과 상기 레퍼런스 전압과의 차를 차동 증폭하는 것을 특징으로 하는 반도체 메모리.
7. 제6항에 있어서,
   상기 레퍼런스 메모리 셀에 형성되고, 저논리 레벨에 대응하는 전하를 축적하는 제2 셀 커패시터와,
   상기 제2 셀 커패시터에 접속된 제2 레퍼런스 비트선과,
   상기 제2 레퍼런스 비트선에 접속된 제2 레퍼런스 프리 센스 앰프와,
   제2 레퍼런스 판독 전압이 생성되는 제2 레퍼런스 판독 노드를 통해 상기 제2 레퍼런스 프리 센스 앰프에 접속되고, 상기 제2 레퍼런스 판독 전압을 상기 미리 정해진 값만큼 시프트한 제2 레퍼런스 시프트 전압을 생성하는 제2 레퍼런스 레벨 시프터
   를 포함하고,
   상기 레귤러 레벨 시프터는, 일단이 상기 레귤러 판독 노드에 접속된 레귤러 시프트 커패시터와, 게이트가 상기 레귤러 시프트 커패시터의 타단에 접속되고, 소스로부터 상기 레귤러 시프트 전압을 출력하는 레귤러 소스 팔로어 트랜지스터와, 상기 레귤러 소스 팔로어 트랜지스터의 소스에 접속된 레귤러 부하 회로를 가지며,
   상기 제1 레퍼런스 레벨 시프터는, 일단이 상기 제1 레퍼런스 판독 노드에 접속된 제1 레퍼런스 시프트 커패시터와, 게이트가 상기 제1 레퍼런스 시프트 커패시터의 타단에 접속되고, 소스로부터 상기 제1 레퍼런스 시프트 전압을 출력하는 제1 레퍼런스 소스 팔로어 트랜지스터와, 상기 제1 레퍼런스 소스 팔로어 트랜지스터의 소스에 접속된 제1 레퍼런스 부하 회로를 가지며,
   상기 제2 레퍼런스 레벨 시프터는, 일단이 상기 제2 레퍼런스 판독 노드에 접속된 제2 레퍼런스 시프트 커패시터와, 게이트가 상기 제2 레퍼런스 시프트 커패시터의 타단에 접속되고, 소스로부터 상기 제2 레퍼런스 시프트 전압을 출력하는 제2 레퍼런스 소스 팔로어 트랜지스터와, 상기 제2 레퍼런스 소스 팔로어 트랜지스터의 소스에 접속된 제2 레퍼런스 부하 회로를 가지며,
   상기 전압 변환 회로는, 상기 제1 및 제 2레퍼런스 레벨 시프터에 각각 접속되고, 출력이 서로 접속된 제1 및 제2 소스 팔로어 회로를 가지며,
   상기 제1 및 제2 소스 팔로어 회로는, 게이트가 대응하는 상기 제1 및 제2 레퍼런스 시프트 커패시터의 타단에 각각 접속되고, 공통의 출력으로부터 상기 레퍼런스 전압을 출력하는 제1 및 제2 소스 팔로어 트랜지스터와, 대응하는 상기 제1 및 제2 소스 팔로어 트랜지스터의 소스에 각각 접속된 제1 및 제2 부하 회로를 포함하는 것을 특징으로 하는 반도체 메모리.
8. 제7항에 있어서,
   상기 제1 및 제2 레퍼런스 레벨 시프터로부터 각각 출력되는 상기 제1 및 제2 레퍼런스 시프트 전압의 차를 차동 증폭하여, 상기 레퍼런스 메모리 셀에 유지되어 있던 데이터의 논리를 생성하는 차동 센스 앰프를 포함하고 있는 것을 특징으로 하는 반도체 메모리.
9. 제7항에 있어서,
   상기 레귤러 부하 회로는, 게이트가 상기 레귤러 판독 노드에 접속된 트랜지스터이고,
   상기 제1 및 제2 레퍼런스 부하 회로 및 상기 제1 및 제2 소스 팔로어 회로의 상기 제1 및 제2 부하 회로의 각각은, 게이트가 대응하는 상기 제1 및 제2 레퍼런스 판독 노드에 접속된 트랜지스터인 것을 특징으로 하는 반도체 메모리.

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