KR101107540B1 - 무응력 도전체 제거 방법 및 시스템 - Google Patents

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Abstract

패터닝된 반도체 기판을 수용하는 단계를 포함하여 듀얼 다마신 구조로 반도체를 형성하는 시스템 및 방법. 패턴의 다중 피쳐 (102, 104, 106) 를 충진하는 제 1 도전성 상호접속 재료를 가지는 반도체 기판. 제 1 도전성 상호접속 재료는 과잉부 (112) 를 가진다. 과잉부는 평탄화된다. 과잉부는 평탄화 프로세스에서 실질적으로 완전히 제거된다. 마스크층은 감소되고, 후속 유전체층 (1130) 은 평탄화된 과잉부상에 형성된다. 마스크는 후속 유전체층 상에 형성된다. 하나 이상의 피쳐는 후속 유전체층 내에 형성되고, 피쳐는 제 2 도전성 상호접속 재료로 충진된다.
듀얼 다마신 구조체, 피쳐, 과잉부, 추가층

Description

무응력 도전체 제거 방법 및 시스템{SYSTEM AND METHOD FOR STRESS FREE CONDUCTOR REMOVAL}
발명자 : 베일리 3세 앤드류 디, 로호카레 시리칸트 피 (Andrew D. Bailey Ⅲ and Shrikant P. Lohokare)
발명의 배경
1. 발명의 분야
본 발명은 일반적으로, 듀얼 다마신 (dual damascene) 반도체 제조 프로세스에 관한 것으로, 더욱 상세하게는, 반도체 제조 프로세스에서 피쳐 (feature) 및 층을 평탄화하기 위한 방법 및 시스템에 관한 것이다.
2. 종래기술의 설명
싱글 및 듀얼 다마신 제조 프로세스는 반도체 제조에서 점점 더 일반적인 일이 되어가고 있다. 전형적인 다마신 제조 프로세스에서, 원하는 전자 회로 상호접속을 형성하기 위해 반도체 기판상에 형성된 반도체 기판 또는 필름 내에 형성되는 사전에 패터닝된 트렌치 및 비아 내에 하나 이상의 도전성 재료가 증착된다. 도전성 재료의 초과부 또는 과잉부 (overburden) 가 종종 형성된다. 도전성 재료의 과잉부는 불필요하고 바람직하지 않으며, 다마신 피쳐를 생성하기 위해, 또한, 후속 프로세싱을 위한 평탄한 표면을 제공하기 위해 제거되어야 한다.
통상적으로, 도전성 재료의 과잉부는 CMP (Chemical Mechanical Polishing) 및 ECP (Electro-Chemical Polishing; 예를 들어, 에칭) 프로세스, 및 CMP 와 ECP 프로세스의 조합을 통해서 반도체 기판으로부터 제거된다. 각각의 이러한 프로세스는 상당히 부족한 점이 있다. 예로서, 통상적으로 ECP 는 비-도전성 재료를 효과적으로 제거하기에는 상대적으로 스루풋이 낮고, 균일성이 불량하며, 무력하다.
통상적으로, CMP 는 도전성 잔류물을 남기거나 각종 재료의 부식을 유발하거나, 또는 비-균일성 제거를 초래하는 물리적 접촉 프로세스를 요구하며, 상호접속 및 ILD (InterLevel Dielectric) 상부 표면을 적절하게 평탄화하기에는 무력하다. 또한, CMP 는 잔류하는 상호접속부 및 ILD 구조에 응력에 관련된 손상 (예를 들어, 층간 분리 (interlayer delamination), 필링 (peeling)) 을 유발할 수 있다. 또한, CMP-유발 응력 손상은 최근에 이용되는 재료의 매우 불충분한 층간 접착 특성에 의해 더욱 악화된다. CMP 프로세스의 물리적인 힘을 감소시켜 물리적인 응력을 감소시키는 것은, 종종 수용 불가능하게 낮은 스루풋 레이트 및 다른 불량한 프로세스 성능 파라미터를 초래할 수 있다. 또한, CMP 는 통상적으로 피쳐 치수 및 밀도에 의해 변화하는 ILD 의 초과 부식을 야기할 수 있다.
전술한 관점에서, 잔류하는 피쳐로의 물리적인 응력을 최소화하며, 과잉 재료 (overburden material) 를 균일하고 실질적으로 제거하기 위한 개선된 평탄화 시스템 및 방법이 필요하다. 개선된 평탄화 시스템 및 방법은 반도체 제조용으로 적절해야하고, 다마신 프로세스 또는 다른 반도체 제조 프로세스와 같은 프로세스에 적용가능해야 한다.
발명의 개요
일반적으로, 본 발명은 듀얼 다마신 구조로 반도체를 형성하는 개선된 시스템 및 방법을 제공함으로써 이러한 필요를 충족시킨다. 본 발명은 프로세스, 장치, 시스템, 컴퓨터 판독가능 매체, 또는 디바이스 등의 다양한 방법으로 구현될 수 있다. 본 발명의 수 개의 독창적인 실시형태가 이하 설명된다.
일 실시형태는 패터닝된 반도체 기판을 수용하는 단계를 포함하는 듀얼 다마신 구조로 반도체를 형성하는 방법을 제공한다. 반도체 기판은 패턴을 이루는 다수의 피쳐를 충진하는 제 1 도전성 상호접속 재료를 가진다. 제 1 도전성 상호접속 재료는 과잉부를 가진다. 과잉부는 평탄화된다. 실질적으로, 과잉부는 평탄화 프로세스에서 완전히 제거된다. 마스크층은 감소되고, 후속 유전체층은 평탄화된 과잉부상에 형성된다. 마스크는 후속 유전체층 상에 형성된다. 하나 이상의 피쳐는 후속 유전체층 내에 형성되고, 피쳐는 제 2 도전성 상호접속 재료로 충진된다.
과잉부를 평탄화하는 단계는 낮은 하방력 (low down force) CMP 프로세스를 포함할 수 있다. 과잉부를 평탄화하는 단계는 무응력의 평탄화 프로세스를 포함할 수 있다.
마스크층은 2 개 이상의 마스크층을 포함한다. 마스크층을 감소시키는 단계는 2 개 이상의 마스크층 상의 적어도 일부를 제거하는 단계를 포함할 수 있다. 마스크층을 감소시키는 단계는 2 개 이상의 마스크층 중 하나 이상의 층을 제거하는 단계를 포함할 수 있다. 2 개 이상의 마스크층 중 하나 이상의 층에서는 도전성 재료를 포함할 수 있다.
마스크층을 감소시키는 단계는 마스크층을 제거하는 단계를 포함할 수 있다. 마스크층을 감소시키는 단계는 마스크층의 잔류부와 실질적으로 동일한 레벨의 제 1 도전성 충진재의 일부를 제거하는 단계를 포함할 수 있다. 마스크층을 감소하는 단계는 마스크층을 에칭하는 단계를 포함할 수 있다.
평탄화된 과잉부상에 후속 유전체층을 형성하는 단계는 하나 이상의 후속 유전체층을 도포하는 단계를 포함할 수 있다. 후속 유전체층은 로우-k 유전체 재료를 포함할 수 있다.
평탄화된 과잉부상에 후속 유전체층을 형성하는 단계는 후속 유전체층을 평탄화하는 단계를 포함할 수 있다. 후속 유전체층을 평탄화하는 단계는 후속 유전체층에서 비-평탄성을 식별하는 단계, 후속 유전체층 전체 상에 제 2 유전체층을 형성하는 단계, 및 제 2 유전체층을 평탄화하는 단계를 포함할 수 있다. 제 2 유전체층은 실질적으로 평탄한 재료일 수 있다. 제 2 유전체층은 스핀-온-글래스 (SOG; Spin-On-Glass) 일 수 있다. 후속 유전체층은 로우-k 유전체 재료일 수 있다.
다른 실시형태는 패터닝된 반도체 기판을 수용하는 단계를 포함하는, 듀얼 다마신 구조로 반도체를 형성하기 위한 방법을 제공한다. 패터닝된 반도체 기판은 패턴에서 다수의 피쳐를 충진하는 제 1 도전성 상호접속 재료를 가진다. 제 1 도전성 상호접속 재료는 과잉부를 가진다. 과잉부는 평탄화된다. 실질적으로, 과잉부는 평탄화 프로세스에서 전체적으로 제거된다. 마스크층이 제거된다. 후속 유전체층은 평탄화된 과잉부상에 형성된다. 마스크는 후속 유전체층 상에 형성된다. 하나 이상의 피쳐가 후속 유전체층내에 형성되고, 하나 이상의 피쳐는 제 2 도전성 상호접속 재료로 충진된다. 마스크층을 제거하는 단계는 마스크층을 에칭하는 단계를 포함할 수 있다.
다른 실시형태는 패터닝된 반도체 기판을 수용하는 단계를 포함하는, 듀얼 다마신 구조물로 반도체를 형성하기 위한 방법을 제공한다. 패터닝된 반도체 기판은 패턴에서 다수의 피쳐를 충진하는 제 1 도전성 상호접속 재료를 가진다. 제 1 도전성 상호접속 재료는 과잉부를 가진다. 평탄화 프로세스에서, 과잉부가 실질적으로 완전히 제거되면, 그 곳에서 과잉부는 평탄화된다. 마스크층이 감소되고, 후속 유전체층이 평탄화된 과잉부상에 형성된다. 후속 유전체층을 형성하는 단계는 후속 유전체층에서 비-평탄성을 식별하는 단계, 후속 유전체층 전체 상에 제 2 유전체층을 형성하는 단계, 및 제 2 유전체층을 평탄화하는 단계를 포함할 수 있다. 마스크는 후속 유전체층 상에 형성된다. 하나 이상의 피쳐는 후속 유전체층 내에 형성된다. 하나 이상의 피쳐는 제 2 도전성 상호접속 재료로 충진된다. 제 2 유전체층을 평탄화하는 단계는 제 2 유전층을 에칭하는 단계를 포함할 수 있다.
본 발명은 평탄성이 개선된 보다 정확한 마스크 적용의 이점을 제공한다. 또한, 유전체 적층체의 전반적인 k 값은 유전체 적층체로부터 비-로우-k (non-low-k) 유전체 재료를 실질적으로 제거함으로써 감소될 수 있다.
본 발명의 다른 양태 및 이점은 본 발명의 원리를 예로서 도시하는 첨부된 도면에 관련하여 기술된, 이하 상세한 설명으로부터 명백해진다.
도면에 대한 간단한 설명
본 발명은 동일한 참조 번호가 동일한 구조 요소를 지정하는 첨부 도면과 관련하여 이하 상세한 설명에 의해 쉽게 파악된다.
도 1 은 본 발명의 일 실시형태에 따라, 듀얼 다마신 프로세스에서 패터닝된 반도체 기판을 나타낸다.
도 2 는 본 발명의 일 실시형태에 따라 추가된 추가층을 나타낸다.
도 3 은 본 발명의 일 실시형태에 따른 실질적으로 평탄한 과잉부를 나타낸다.
도 4a 는 본 발명의 일 실시형태에 따른 제 2 에칭 프로세스를 행한 기판을 나타낸다.
도 4b 는 본 발명의 일 실시형태에 따른 배리어 (barrier) 제거 프로세스를 행하고 있는 기판을 나타낸다.
도 5 는 본 발명의 일 실시형태에 따라 국부적인 평탄화를 수행하는 방법 동작의 플로우차트이다.
도 6a 내지 도 6d 는 본 발명의 일 실시형태에 따라 국부적인 균일성을 증가시키기 위해 기판에 적용된 에치-백 프로세스 및 화학 변환의 순서를 나타낸다.
도 7 은 본 발명의 일 실시형태에 따라 국부적인 균일성을 증가시키기 위해 기판에 적용된 에치-백 프로세스 및 화학 변환의 방법 동작의 플로우차트이다.
도 8 은 본 발명의 일 실시형태에 따라 전역적인 불균일성을 보정하는 방법 동작의 플로우차트이다.
도 9 는 본 발명의 일 실시형태에 따라 실질적으로 제거되는, 평탄화된 과잉부를 나타낸다.
도 10 은 본 발명의 일 실시형태에 따른 방법 동작의 플로우차트이다.
도 11a 는 본 발명의 일 실시형태에 따른 듀얼 다마신 프로세스에서 패터닝되고 충진된 반도체 기판을 나타낸다.
도 11b 는 본 발명의 일 실시형태에 따른 듀얼 다마신 프로세스에서 패터닝되고, 충진되고 평탄화된 반도체 기판을 나타낸다.
도 11c 는 본 발명의 일 실시형태에 따른 듀얼 다마신 프로세스에서 에칭된 반도체 기판을 나타낸다.
도 11d 는 본 발명의 일 실시형태에 따른 후속 유전체층을 가지는 반도체 기판을 나타낸다.
도 11e 는 본 발명의 일 실시형태에 따른 후속 유전체층의 상부에 형성된 마스크층을 가지는 반도체 기판을 나타낸다.
도 11f 는 본 발명의 일 실시형태에 따른 유전체층내에 형성된 피쳐를 가지는 반도체 기판을 나타낸다.
도 11g 는 본 발명의 일 실시형태에 따라 잔류 도전성 충진재를 소정의 종료점까지 제거하는 방법 동작의 플로우차트이다.
도 12a 내지 도 12d 는 종료점까지 제거 프로세스의 다양한 실시형태에서, 마스크 및 도전성 재료 범위의 상세한 도면을 나타낸다.
도 13 은 본 발명의 일 실시형태에 따라 후속 유전체층을 적용하는 방법 동작의 플로우차트이다.
도 14a 는 본 발명의 일 실시형태에 따라 유전체층을 구성하는 다중 유전체층을 나타낸다.
도 14b 는 본 발명의 일 실시형태에 따라 반도체 기판상의 제 3 유전체층을 나타낸다.
도 14c 는 본 발명의 일 실시형태에 따라 평탄화된 제 3 유전체층을 나타낸다.
예시적인 실시형태의 상세한 설명
이하, 개선된 평탄화 시스템 및 방법에 대한 여러가지 예시적인 실시형태를 설명한다. 본 발명은 본 명세서에 기술된 특정 세부사항의 몇몇 또는 전부가 없이도 실행될 수 있다는 것이 당업자에게는 명백하다.
개선된 평탄화 시스템 및 방법의 일 실시형태는 반도체 기판의 국부적인 부분에 걸쳐서 개선된 국부적인 평탄화 균일성을 제공한다. 실질적으로, 개선된 국부적인 평탄화 균일성에 의해 하부층의 피쳐 및 증착 프로세스에서의 변화에 의해 유발되는 국부적인 불균일성이 제거된다. 다른 실시형태는 전체 기판에 걸쳐서 개선된 전역적인 평탄화 균일성 (예를 들어, 중앙 균일성에 비해 에지 균일성) 을 제공한다.
도 1 은 본 발명의 일 실시형태에 따라 듀얼 다마신 프로세스에서 패터닝된 반도체 기판 (100) 을 나타낸다. 기판 (100) 은 듀얼 다마신 제조 프로세스와 같은 반도체 제조 프로세스의 일부로서 패터닝되었다. 마스크는 기판 (100) 을 패터닝하기 위해 이용될 수 있다. 기판 (100) 은 크고, 약간 분리된 피쳐 (102; 예를 들어, 트렌치, 비아 (via) 등), 더 작고 약간 분리된 (104) 및 서로 조밀하게 밀집된 수 개의 피쳐 (106) 를 포함한다. 또한, 배리어층 (110) 이 포함된다. 통상적으로, 배리어층 (110) 은 기판 (100) 과는 상이한 재료 또는 도전성 상호접속 재료 (120) 이다. 도전성 상호접속 재료 (120) 는 구리 또는 구리합금 또는 다른 도전성 재료일 수 있다.
도전성 상호접속 재료 (120) 의 과잉부 (112) 는 피쳐 (102, 104, 106) 상부에서 연장되고, 과잉부 (112) 의 두께에서 대응하는 국부적인 이형 (114, 116, 118; corresponding localized variation) 을 포함한다. 도시된 바와 같이, 보다 큰 피쳐 (102) 는, 과잉부 (112) 의 두께에서 약간 작은 이형을 갖는 보다 작은 피쳐 (104) 에 비해, 과잉부 (112) 의 두께에서 대응하는 보다 큰 감소량 (decrease) 을 가진다. 조밀하게 밀집된 피쳐 (106) 는 과잉부 (112) 의 약간 증가된 두께를 가진다.
통상적인 에칭 프로세스는 전체 웨이퍼 영역에 걸쳐, 완전히 균일한 레이트로 도전성 상호접속 재료 (120) 의 과잉부 (112) 를 에칭하며, 따라서, 조밀하게 밀집된 피쳐 (106) 에 근접한 배리어층 (110) 이 노출되기 전에, CMP, ECP 또는 에칭 프로세스와 같은 전형적인 과잉부 제거 프로세스에 의해 큰 피쳐 (102) 와 근접한 배리어층 (110) 이 노출된다. 결국, 전형적인 과잉부 제거 프로세스에 의해서는 진보된 반도체 디바이스 세대에서 요구되는 정밀성까지 도전성 상호접속 재료의 과잉부 (112) 의 평탄화가 달성될 수 없다.
도 2 는 본 발명의 일 실시형태에 따라서 추가된 추가층 (202) 을 나타낸다. 추가층 (202) 은 과잉부 (112) 의 상부에 형성된다. 추가층 (202) 은 실질적으로 평탄한 충진재 (예를 들어, SOG (Spin On Glass), 폴리실리콘, 폴리머 레지스트, 이중층, UV 또는 열적으로 경화가능한 재료, 또는 평탄한 표면을 형성하기 위해 유동하고 적절한 에칭 특징을 가지는 다른 재료) 일 수 있다. 또한, 옵션적인 상대적으로 얇은 (예를 들어, 약 25-100nm 두께의) 등각층 (204; conformal layer) 이 추가층 (202) 과 과잉부 (112) 사이에 포함될 수도 있다. 등각층 (204) 은 배리어층 또는 접착층일 수 있다. 등각층 (204) 은 추가층 (202) 에 이용될 수 있는 재료의 광범위한 변화를 허용할 수 있다.
후속 에칭 프로세스 (예를 들어, 플라즈마 또는 기체 에칭 프로세스) 에 의해 실질적으로 동일한 레이트에서 추가층 (202) 과 과잉부 (112) 의 모두가 에칭될 수 있도록, 추가층 (202) 및 과잉부 (112) 는 실질적으로 1:1 에칭 선택도를 가진다.
도 3 은 본 발명의 일 실시형태에 따른 실질적으로 평탄한 과잉부 (112') 를 나타낸다. 추가층 (202) 이 층 (100, 110, 112, 202) 의 적층체 상에 실질적으로 평탄한 표면을 형성하기 때문에, 국부적인 이형 (114, 116, 118) 이 실질적으로 제거되어서, 잔류하는 과잉부 (112') 가 실질적으로 국부적으로 평탄하게 될 때까지, 제 1 에칭 프로세스는 전체 영역에 걸쳐 추가층 (202) 및 과잉부 (112) 를 균일하게 에칭할 수 있다.
전형적인 방법 (recipe) 은 추가층 (202) 과 과잉부 (112) 사이에 1:1 에칭 선택도를 제공하는 조건을 포함한다. 예로서, 추가층 (202) 이 SOG 이고 과잉부 (112) 가 구리인 경우, 할로겐계 (예를 들어, Cl, F, Br, I) 화학물질은 원하는 1:1 선택도로 조절할 수 있도록 SOG 뿐만 아니라 구리 모두에 대한 에칭 레이트 제어를 제공한다. 반응성 할로겐기 (halogen radical) 를 생성하는 임의의 플라즈마 공급 가스가 이용될 수 있지만, CF4, Cl2 및 HCl 가 전형적인 예이다. 각종 프로세스 파라미터는 에칭 레이트, 선택도, 균일성을 제어하고 부식을 감소시키기 위해 조절될 수 있고, 기판 온도 및 하나 이상의 첨가물 (예를 들어, Ar, H2, Cl, O2, CH3X (X=F,Cl,Br,I), CH2F2, 및 CH4) 의 포함과 같은 프로세스 변수의 변화를 포함할 수 있다.
다른 접근방법은, 구리 과잉부 (112) 의 주 에천트로서, Ar 또는 He, Xe, Ne, Kr 과 같은 다른 불활성 가스, 및 추가층 (202) 의 에칭 레이트 제어 및 잔류 구리 (112) 의 상부 표면의 패시베이션 (passivation) 을 제공하기 위해 다른 첨가물을 이용하는 스퍼터 도미넌트 에칭 (sputter dominant etch) 을 포함한다. 다른 첨가물은 예를 들어, H2 및/또는 CF4 를 포함할 수 있다. 이러한 프로세스 각각은 약 75℃ 와 약 400℃ 사이의 넓은 온도 범위에 걸쳐서 동작할 수 있다.
제 1 에칭 프로세스는 국부적인 이형 (114, 116, 118) 이 실질적으로 제거되어 잔류하는 과잉부 (112') 가 실질적으로 국부적으로 평탄해지도록 설계된 에칭 프로세스이다. 하나 이상의 후속 에칭 프로세스는 과잉부 (112') 의 대부분 또는 벌크 (bulk) 를 제거한다. 마무리 에칭 프로세스는 과잉부 (112') 가 배리어 (110) 로부터 제거되는 종료점까지 에칭 프로세스를 계속하도록 적용될 수 있다. 또한, 마무리 에칭 프로세스는 벌크 에칭 프로세스에 포함될 수 있다. 마무리 에칭 이후의 후속 프로세스는, 부식을 방지하고 추가적인 프로세싱에 안정성을 제공하기 위해, 선택적인 배리어 제거를 포함하고, 잔류하는 도전성 재료 (120) 를 패시베이션하는 단계를 포함할 수 있다. 마무리 에칭 이후에 추가적인 동작은, 부식을 방지하고 추가적인 프로세싱을 위한 안정성을 제공하기 위해, 임의의 재료를 현저히 제거하지 않고 잔류하는 도전성 재료 (120) 를 단지 패시베이션하도록 설계될 수 있다.
도 4a 는 본 발명의 일 실시형태에 따라 제 2 에칭 프로세스를 행하는 기판 (100) 을 나타낸다. 제 2 에칭 프로세스는, 배리어층 (110) 이 실질적으로 동시에 모든 위치에서 노출되어, 피쳐 (102, 104, 106) 를 충진하는 도전성 재료 (예를 들어, 구리, 구리-함유 합금 및 화합물, 및 다른 도전성 재료) 의 부분 (120) 만이 남게 되는 종료점까지 계속된다.
제 1 에칭 프로세스 및 제 2 에칭 프로세스는 실질적으로 유사하거나 상당히 다를 수 있다. 예로서, 제 1 에칭 프로세스는, (예를 들어, 기본 층에서 피쳐 (102, 104, 106) 위치, 크기 및 집중으로 인해 유발되는) 국부적인 불균일부 (114, 116, 118) 로 인해 과잉부 (112) 의 국부적인 평탄성을 개선하기 위한 에칭 프로세스일 수 있다. 전체적인 추가층 (202) 및 과잉부 (112) 의 일부가 제 1 에칭 프로세스에서 제거될 수 있다. 이에 비해, 제 2 에칭 프로세스는 종료점 (즉, 배리어층 (110) 이 노출될 때) 까지 잔류한 평탄한 과잉부 (112') 의 벌크를 제거하는 훨씬 더 선택적인 에칭 프로세스일 수 있다.
도 4b 는 본 발명의 본 발명의 일 실시형태에 따라 배리어 제거 프로세스를 행한 기판을 나타낸다. 배리어층 (110) 의 일부는 하부 마스크층 (402) 을 노출하기 위해 제거된다. 단지 피쳐 (102, 104, 108) 내에 형성된 배리어층 (110) 의 부분만이 남아있다. 전형적인 제 2 에칭 프로세스는 높은 레이트에서 바람직하게 배리어층 (110) 에 대해 높은 선택도로 과잉부 (112) 의 벌크 부분을 제거한다. 예로서, 과잉부 (112) 가 구리인 경우, 할로겐계 화학물질 (예를 들어, Cl2, CF4, HCl, HBr, BCl3) 은 제 2 에칭 프로세스를 위해 효과적으로 이용될 수 있다. 다른 접근방법에서, Ar (또는 다른 희가스 또는 불활성 가스)-계 스퍼터 프로세스와 같은 물리적으로 도미넌트한 에칭 프로세스가 이용될 수 있다. 각종 프로세스 파라미터는 에칭 레이트 및 선택도를 제어하기 위해 조절될 수 있다. 각종 프로세스 파라미터는 반응종 (reactive species) 의 기판 온도 균형, 및 하나 이상의 첨가물 (예를 들어, H2, O2, Ar, He, Xe, Ne, Kr 등) 의 포함과 같은 프로세스 변수를 조절하는 단계를 포함할 수 있다. 또한, 배리어 제거 프로세스는 동일한 레이트로 배리어층 및 과잉부 (112) 의 벌크 부분을 바람직하게 제거하기 위해 화학물질을 적절하게 선택함으로써 제 2 에칭 프로세스에 통합될 수 있다. 적절하고 독립적인 종료점 신호는 과잉부 (112) 및 배리어층의 완전한 제거를 보장하기 위해 수집될 수 있고, 예를 들어, 광 방출 분광학 기술이 이용될 수 있다.
도 5 는 본 발명의 일 실시형태에 따라 국부적인 평탄화를 수행하는 방법 동작의 플로우차트 (500) 이다. 동작 (505) 에서, 추가층 (202) 은 도전성 과잉부 (112) 의 상부에 추가된다. 동작 (510) 에서, 추가층 (202) 및 도전성 과잉부 (112) 의 대부분을 제거하기 위해 제 1 에칭 프로세스를 적용한다. 동작 (515) 에서, 종료점까지 잔류하는 과잉부 (112') 를 제거하기 위해 제 2 에칭 프로세스를 적용한다.
또한, 다른 실시형태에서, 동작 (515) 은 상술한 바와 같이 마무리 에칭 프로세스를 포함할 수 있다. 마무리 에칭 이후의 후속 프로세스는, 부식을 방지하고 추가적인 프로세싱에 대한 안정성을 제공하기 위해 잔류하는 도전성 재료 (120) 를 패시베이션하는 단계 및 선택적인 배리어 제거를 포함할 수 있다. 마무리 에칭 이후에 추가적인 동작은, 부식을 방지하고 추가적인 프로세싱에 대한 안정성을 제공하기 위해, 임의의 재료를 현저하게 제거하지 않고 잔류하는 도전성 재료 (120) 를 단지 패시베이션하도록 설계될 수 있다.
도 6a 내지 도 6d 는 본 발명의 일 실시형태에 따른 국부적인 균일성을 증가시키기 위해 기판 (600) 에 적용된 에치-백 프로세스 및 화학적 변환의 순서를 나타낸다. 도 7 은 본 발명의 일 실시형태에 따라, 국부적인 균일성을 증가시키기 위해 기판 (600) 에 적용되는 에치-백 프로세스 및 화학 변환의 방법 동작의 플로우차트 (700) 이다. 도 6a 에 도시된 바와 같이, 기판 (600) 은 앞서 도 1 에서 설명된 기판 (100) 과 유사한, 비-평탄한 표면 외곽 (606) 을 가지는 실질적으로 비-평탄한 과잉부 (602) 를 가진다.
이제, 도 6b 및 도 7 을 참조하면, 동작 (705) 에서, 추가층 (604) 이 과잉부 (602) 의 상부에 형성된다. 추가층 (604) 은 과잉부 (602) 상에 증착 또는 형성될 수도 있다. 예로서, 추가층 (604) 은 과잉부 (602) 의 최상부의 화학 변환을 통해 형성될 수 있다. 과잉부 (602) 가 구리 또는 구리 합금인 경우, 가스에 대한 제어된 노출은 구리 반응 생성물 층 (604; copper reaction product layer) 을 형성할 수 있다. 일 예시는 Cu-할로겐화물 (Cu-halide) 층 (604) 을 형성할 수 있는 할로겐 가스이다. 구리 반응층 (604) 은 구리 과잉부 (602) 의 상부를 변환하기 위해 구리 과잉부 (602) 의 표면으로 확산한다. 구리의 화학 변환을 위한 프로세스는, 2002 년 Journal of Electrochemical Society, 149(11) G620-G632 에서 Nagraj S.Kulkarni 와 Robert T. DeHoff 에 의한 "Application of Volatility Diagrams for Low Temperature, Dry Etching, and Planarization of Copper" 와 같이 해당 기술분야에 공지되어 있다.
다른 예시에서, 추가층 (604) 은 과잉부 (602) 상에 증착될 수 있다. 증착층 (604) 은 과잉부 (602) 상에 증착되는 폴리머층 또는 산화물층을 포함할 수 있다.
이제, 동작 (710) 및 도 6c 를 참조하면, 에치-백 프로세스는 추가층 (604) 을 제거하기 위해 적용된다. 또한, 과잉부 (602) 의 일부가 제거될 수도 있다. 추가층 (604) 을 제거함으로써 과잉부 (602) 의 외곽을 외곽 (606') 으로 보다 부드럽게 (예를 들어, 평탄화) 된다. Cu-할로겐화물은 과잉부 (602) 의 윤곽을 실질적으로 부드럽게 한다. 또한, Cu-할로겐화물은 구리 과잉부 (602) 와의 에치-백 선택도를 실질적으로 1:1 로 유지할 수 있다. 도 6d 에 도시된 바와 같이, 결과적인 외곽이 실질적으로 평탄하게 될 때까지, 동작 (705 및 710) 은 후속 외곽 (606' 및 606'') 에 과잉부 (602) 를 실질적으로 평탄화하기 위해 여러 번 반복될 수 있다.
통상적으로, 화합물 형성에 의존하는 형상을 이용하는 구리 과잉부 (602) 의 화학 변환은 Cu-반응종 인터페이스에서 구리를 산화시킴으로써 달성될 수 있다. 이러한 예에서 구리 산화는 포지티브 산화 상태의 구리를 가지는 구리 화합물에 기본적인 구리의 화학 변환을 포함할 수 있다. 예로서, 표면에서의 제 1 염화 구리 또는 제 2 염화 구리 (CuCl 또는 CuCl2) 로의 구리의 산화가 낮은 온도 (예를 들어, <200℃) 로 염화물 플라즈마에서 발생할 수 있다.
에치-백 프로세스는, 휘발이 가능하고, 이에 따라, 잔류 과잉부 (602') 의 표면을 고정된 기판 온도로 유지할 수 있는 다른 화학 화합물로의 이러한 구리 화합물의 환원을 포함한다. 예로서, 반응 수소종 (예를 들어, H2 플라즈마) 의 존재시, CuCl2 에서 휘발성 Cu3Cl3 로의 환원이 있을 수 있다. 이와 동시에, 변환된 부분의 에치-백이 뒤따르는 형상-의존적인 변환을 번갈아하는 것은 구리 과잉부 (602) 의 벌크 제거를 유도할 수 있으며, 구리 과잉부 (602) 의 토포그래피 (예를 들어, 외곽) 를 평탄화할 수 있다.
동작 (715) 에서, 과잉부 (602) 가 실질적으로 평탄화되면, 방법 동작은 종료한다. 이와 다르게, 동작 (715) 에서, 과잉부 (602) 가 실질적으로 평탄화되지 않으면, 방법 동작은 앞선 동작 (705) 을 계속한다. 일 실시형태에서, 동작 (705-715) 은 싱글 에칭 챔버 내의 인시츄 (in situ) 에서 발생할 수 있다. 다른 실시형태에서, 동작 (710) 은 엑스시츄 (ex situ) 에서 발생할 수 있고, 도 6d 에 도시된 바와 같이, 실질적으로 평탄한 과잉부 (602') 를 달성하기 위해 ECP 또는 낮은 하방력 CMP 를 포함할 수 있다.
도 6a 내지 도 7 에 도시하는 방법 동작은 비-평탄성 과잉부 (602) 의 평탄화 및 과잉부 (602) 의 벌크를 제거 양자를 수행하는 평탄한 벌크 제거 프로세스로서 이용될 수 있다.
기판 (100, 600) 의 국부적인 평탄화는 당업계에 공지되어 있는 수 개의 공지된 층 두께 매핑 기술 중 임의의 하나 이상을 통해 결정될 수 있다. 예로서, 2002 년 12 월 23 일에 출원된 Gotkis 등의 "System, Method And Apparatus For Thin-Film Substrate Signal Separation Using Eddy Current" 라는 명칭의 미국 특허출원 제 10/328,912 호와 2002 년 9 월 19 일에 출원된 Gotkis 등의 "System And Method For Metal Residue Detection And Mapping Within A Multi-Step Sequence" 라는 명칭의 미국 특허출원 제 10/251,033 호에서 설명된 바와 같이, 와류 (eddy current) 센서는 과잉부 (112, 112') 의 두께를 매핑할 수 있다.
앞서 도 1 내지 도 7 에 도시한 방법 및 시스템은 과잉부에서 국부적이고, 패턴에 의존하는 불균일성을 실질적으로 제거하는 다양한 접근방법을 설명한다. 그러나, 앞선 도 1 내지 도 7 에 도시한 방법 및 시스템은 전역적인 불균일성의 보정을 직접적으로 해결하지 않는다. 전역적인 불균일성은 기판의 에지와 비교하여 기판의 중앙에서 재료의 제거 레이트의 변화 및 국부화된 현상이 아닌 다른 불균일성을 포함할 수 있다.
도 8 은 본 발명의 일 실시형태에 따라 전역적인 불균일성을 보정하는 방법 동작 (800) 의 플로우차트이다. 동작 (805) 에서, 과잉부에서 피쳐-패턴 의존적인 불균일성과 같은 국부화된 불균일성을 가지는 기판이 수용된다. 동작 (810) 에서, 국부화된 불균일성은 예를 들어, CMP, ECP 또는 도 1 내지 도 7 에 도시한 방법 및 시스템 또는 당업계에 공지된 임의의 다른 방법을 통해서 실질적으로 제거된다. 국부화된 불균일성을 실질적으로 제거하는 것은, 앞서 도 3 에 도시한 평탄화된 과잉부 (112') 와 같은 실질적으로 국부적으로 평탄화된 과잉부를 형성한다.
도 9 는 본 발명의 일 실시형태에 따라 실질적으로 제거되어, 평탄화된 과잉부 (902) 를 나타낸다. 실질적으로 제거되어, 평탄화된 과잉부 (902) 는 예컨대, 상대적으로 얇은 수백 옴스트롱의 두께의 과잉부일 수 있다.
동작 (815) 에서, 평탄화된 과잉부를 가지는 기판은, 평탄화된 과잉부에서 임의의 전역적인 불균일성을 식별하고 정량화하기 위해 매핑된다. 평탄화된 과잉부는 전술한 종래 기술에 공지되어 있는 수 개의 공지된 층 두께 매핑 기술 중 임의의 하나 이상으로 매핑될 수 있다. 매핑은 인시츄 (전류 프로세스 챔버 내부) 일 수 있고 엑스시츄 (전류 프로세스 챔버 외부) 일 수 있다. 또한, 인시츄 매핑 프로세스는 동적일 수 있고, 후속 프로세스가 진행함에 따라서, 후속 프로세스가 동적으로 조절될 수 있게 한다.
동작 (820) 에서, 앞선 동작 (815) 에서 결정된 바와 같이, 전역적으로 불균일한 위치 및 양 (quantity) 은 마무리 에칭 프로세스에서 검출된 전역적인 불균일성의 특정 요구사항을 해결하기 위해 에칭 프로세스를 조절함으로써 실질적으로 기계적인 무응력 프로세스에서 제거된다. 예로서, 잔류하는 과잉부 (902) 가 중앙에서 대략 500 옴스트롱의 두께이고 에지에서 대략 300 옴스트롱의 두께인 경우, 방법은 중앙에서 에지로의 불균일성이 보정될 수 있어서 전체적인 배리어층 (110) 이 동시에 노출되도록 조정될 수 있다. 에치-백 프로세스 동안 어떠한 기계력도 기판으로 적용되기 않기 때문에, 무응력 프로세스는 상술된 CMP 문제를 회피한다.
선택된 방법 (예를 들어, 프로세스 변수의 선택된 값) 이 배리어층 (110) 에 대해 선택적이고 (즉, 구리를 에칭하는 레이트보다 훨씬 느린 레이트에서 배리어를 에칭할 것이며, 예를 들어, 이러한 프로세스에서 배리어 에칭에 대한 구리 에칭의 통상적인 선택도 범위가 약 1 보다 크고 약 3 미만이다), 임의의 리세스 (예를 들어, 피쳐 (102, 104, 106) 에서 도전성 재료 (120) 의 초과 제거) 를 최소화할 것이다.
배리어층 (110) 의 잔류하는 높이 배리어 (remaining height barrier) 에 관하여 피쳐 (102, 104, 106) 로의 임의의 리세스를 최소화하기 위해 잔류하는 과잉부 (902) 의 구리 및 배리어층 (110) 양자에 대해, 마무리 에칭은 상대적으로 느린 에칭 레이트를 가질 수 있다. 그 결과, 마무리 에칭은 구리를 에칭하기 위해 매우 높은 선택도를 가질 수 없다.
또한, 최종 에치-백 프로세스가 포함될 수 있다. 최종 에치-백 프로세스는 적절한 선택도 및 균일성 제어를 가지는 마스크 재료 및/또는 ILD 재료의 에치-백을 포함하여, 최종 결과가 최소의 구리 및 ILD 손실 (예를 들어, 임의의 구리 리세스가 최종 에칭 및 배리어 제거 프로세스의 종료점에서 기판 (100) 에 걸쳐서 전역적으로 균일) 을 가지는 실질적으로 전역적으로 균일하고 및 실질적으로 평탄한 피쳐를 제공한다. 이러한 예시에서, 최종 에칭은 구리 손실을 최소화하고 구리 리세스를 최소화하도록 높은 선택도로 마스크 재료를 에치-백하기 위한 균일한 프로세스를 포함한다. 예로서, 할로겐 농도가 낮고 기판 온도가 낮은 (예를 들어, 약 200℃ 미만) 할로겐계 프로세스는, 마스크 재료를 충분히 화학적으로 에칭하면서도 낮은 구리 에칭 레이트를 유지할 것이다. 할로겐 반응종 (예를 들어, CF4, C2F6, C4F6) 을 포함하는 임의의 플라즈마 공급 가스가 이용될 수 있다. 에칭 레이트 제어 첨가물은 Ar, O2, CH2F2 를 포함할 수 있고, 다른 것이 또한 포함될 수 있다.
전역적인 구리 리세스 및/또는 마스크/ILD 손실이 마무리 에칭 및 최종 에치-백 프로세스의 종료점에서 기판에 걸쳐서 불균일할 경우, 전역적인 불균일성에 대해 보정하기 위해 방법에서의 추가적인 변화가 취해져야만 한다. 예로서, 통상적인 예시는 중앙 고속 (center fast) 또는 에지 고속 (edge fast) 에칭 레이트로써 설명된 에칭 불균일성의 결과이다. 이러한 예시들은 기판에 걸쳐서 구리 리세스 및/또는 마스크/ILD 손실에서 변화를 초래할 수 있다. 마스크/ILD 재료의 최종 에치-백 동안, 적절한 균일성 및 선택도 제어를 이용하여, 최소 마스크 및 구리 손실을 가지는 전역적으로 평탄한 피쳐를 획득하도록 이러한 변화에 대항하기 위해 보정이 달성될 수 있다. 기판의 중앙에서 더 큰 구리 리세스를 초래하는 중앙-고속 마무리 에칭 프로세스의 예에서, 이는 피쳐 (102, 104, 106) 의 구리 레벨과 동일한 레벨로 마스크 재료를 선택적으로 에칭하는 에지-고속 최종 에칭 백 프로세스에 의해 보정된다. 이러한 프로세스에서 획득된 통상적인 선택도는 약 2 보다 크다. 균일성 제어를 제공하기 위한 방법의 변수는 압력, 기판에 걸친 온도 변화, 이온 플럭스 균일성 제어, 가스 농도 및 챔버벽 온도를 포함한다. 선택도를 제어하기 위한 변수는 반응 할로겐종 농도 (halogen species concentration), 기판 온도, 및 바이어스 전력을 포함할 수 있다.
도 10 내지 도 11c 는 본 발명의 일 실시형태에 따라 듀얼 다마신 프로세스의 방법 동작을 설명한다. 도 10 은 본 발명의 일 실시형태에 따른 방법 동작 (1000) 의 플로우차트이다. 동작 (1002) 에서, 패터닝되고 충진된 반도체 기판 (1100) 이 제공된다. 도 11a 는 본 발명의 일 실시형태에 따라 듀얼 다마신 프로세스에서 패터닝되고 충진된 반도체 기판 (1100) 을 나타낸다. 기본 기판층 (1102) 은 전형적인 큰 피쳐 (1106), 전형적인 중간 피쳐 (1109) 및 다수의 전형적인 작은 피쳐 (1108) 를 포함한다. 기판층 (1102) 은 로우-k 유전체 재료를 포함할 수 있다.
라이너층 (1104; 예를 들어, 탄탈, 탄탈 질화물, 탄탈 질화물 적층체 (tantalum nitride stack), 루테늄 (ruthenium), 텅스텐, 플래티늄 (platinum), 이리듐 (iridium), Ti-실리콘 질화물등) 은 각각의 피쳐 (1106, 1108 및 1109) 내부에 형성된다. 또한, 마스크층 (1110) 이 포함된다. 통상적으로, 마스크층 (1110) 은 이전의 에칭 패터닝 동작에서 마스킹 목적을 위해 이용된 산화물, 탄화물 또는 질화물층이다. 또한, 마스크층이 유전체 기판 재료와 동일하다고 간주되는 경우, 본 발명은 적용가능하다. 또한, 이하 더욱 상세하게 설명되듯이, 마스크층 (1110) 은 금속 및/또는 도전성 재료일 수 있다. 통상적으로, 마스크층 (1110) 은 반도체 제조 프로세스내에서 이용된 다른 로우-K 유전체보다 더 높은-K 유전체 값 (예를 들어, 약 3 보다 큼) 을 가진다. 마스크층 (1110) 은 보호 목적 (예를 들어, 후속 프로세스에서 물리적 및 화학적 손상으로부터 로우-K 재료를 보호하기 위해) 을 위해 로우-K 유전체층의 상부에 종종 형성된다. 이하 더욱 상세하게 설명되듯이, 마스크층 (1110) 은 다중층을 포함할 수 있다.
각각의 피쳐 (1106, 1108 및 1109) 는 도전성 충진재 (1120; 예를 들어, 구리, 구리 합금 또는 다른 도전성 재료) 로 충진된다. 도전성 충진재 (1120) 는 피쳐 (1106, 1108 및 1109) 상부에 형성된 평탄하지 않은, 앞서 설명된 도 1 과 유사한 과잉부를 가진다.
동작 (1004) 에서, 반도체 기판 (1100) 은 평탄화된다. 도 11b 는 본 발명의 일 실시형태에 따라 듀얼 다마신 프로세스에서 패터닝되고, 충진되고 및 평탄화된 반도체 기판 (1100) 을 나타낸다. 도전성 충진재 (1120) 의 평탄하지 않은 과잉부는 앞서 도 1 내지 도 9 에서 설명된 벌크 제거 및 평탄화 프로세스에서 실질적으로 제거되었다. 또한, CMP 프로세스 (예를 들어, 낮은 하방력 CMP 프로세스) 는 도전성 충진재 (1120) 의 과잉부의 벌크를 제거하고, 도전성 충진재 (1120) 를 평탄화하기 위해 이용될 수 있다. 도전성 충진재 (1120') 의 실질적으로 평탄한 과잉부의 최소의 양이 벌크 제거 및 평탄화 프로세스 이후에 잔류한다.
동작 (1006) 에서, (예를 들어, 제거하기를 원하는 재료의 실질적으로 전부가 제거되도록) 잔류하는 도전성 충진재 (1120') 및 라이너층 (1104) 은 원하는 종료점까지 제거된다. 전술한 바와 같이, 이러한 동작은 하나 이상의 단계에 의해 달성될 수 있다. 도 11c 는 본 발명의 일 실시형태에 따라 듀얼 다마신 프로세스에서 에칭된 반도체 기판 (1100) 을 나타낸다. 통상적으로, 에칭의 이 부분에 대한 관심있는 종료점은 마스크층 (1110) 의 상부 표면이 노출된 곳이고, 도전성 재료 (1120') 의 상부 표면이 마스크층의 상부 표면에 비교하여 같은 높이이거나 약간 디싱 (dishing) 된 곳이다. 에칭 프로세스 및 화학물질은 마스크 (1110) 에 선택적일 수 있어서, 도전성 충진재 (1120') 가 제거되는 동안 마스크는 실질적으로 제거되지 않는다. 그 결과, 마스크층 (1110) 이 실질적으로 드러날 때까지, 잔류하는 도전성 재료 (1120') 가 에칭된다.
전형적인 종래 기술에서, 반도체 제조 프로세스 동작 (1006) 은 CMP 프로세스로 구현되고, 마스크층 (1110) 은 CMP 정지층으로서 이용된다. 그 결과, 통상적인 마스크층 (1110) 은 약 1000 옴스트롱 또는 그 이상보다 두꺼운 것이 요구된다. 통상적으로, CMP 프로세스가 약 10:1 의 라이너층 (1104) 대 기판 유전체층 (1102) 선택도를 달성할 수 없기 때문에, 마스크층 (1110) 이 CMP 정지층으로서 필요하다. 그러므로, 통상적인 CMP 동작에서, 라이너층 (1104) 및 도전성 충진재 (1120') 가 마스크층 (1110) 의 상부 표면 밑에서 제거되어, 마스크층과 도전성 재료 (1120') 사이에서 원하지 않는 트렌치 또는 둥근 에지 전이를 형성하기도 한다. 또한, 통상적인 CMP 동작은 재료의 다양한 층의 국부적인 불균일성 및 층간 분리와 같은, 바람직하지 않는 피팅 (pitting) 을 유발할 수 있다. 층간 분리는 통상적인 CMP 프로세스에 의해 반도체 기판 (1100) 에 더해진 전단력 (shearing force) 으로 인해 발생할 수 있다. 그러나, 예를 들어, 약 5 psi 미만의 하방력을 가지는, 상대적으로 낮은 하방력 CMP 는 도전성 충진재 제거 동안 반도체 기판 (1102) 으로 상당한 전단력을 더하지 않는다. 로우-k 재료와 다른 재료 사이의 전이부는 다량의 로우-k 재료의 상대적으로 낮은 접착 특징으로 인해 특히 층간 분리에 취약할 수 있다.
그러나, 본 명세서에 설명된 것과 같은 에칭 프로세스는 반도체 기판 (1102) 으로 전단응력 (shearing stress) 을 더하지 않으며 라이너층 (1104) 에서 마스크층 (1110) 으로의 약 10:1 의 에칭 선택도를 달성할 수 있다. 이로써, 에칭 프로세스는 마스크층과 비교하여 라이너층을 더욱 정확하게 에칭할 수 있다. 이러한 방식으로, 러이너층 (1104) 의 제거 (즉, 에칭) 는 더욱 정확하게 제어될 수 있고, 마스크층 (1110) 과 도전성 재료 (1120') 사이의 좀 더 날카로운 에지 전이가 달성될 수 있다. 또한, 마스크층 (1110) 이 CMP 정지층으로서 이용되는 것이 더 이상 요구되지 않기 때문에, 마스크층은 훨씬 더 얇아지거나 (즉, 약 250 옹스트롬 보다 작음) 또는 함께 제거될 수 있다. 또한, 여전히 추가적인 재료가 통상적인 CMP 정지 재료 대신에 이용될 수 있다. 예로서, 마스크층 (1110) 은 서로 다른 비의 SiCOH (silicon carbon oxygen and hydrogen) 를 함유하는 보다 낮은 k OSG (lower-k organosilicate glass) 재료 또는 실리콘 유무의 폴리머계 유전체, 예컨대, 가교 폴리페닐렌 폴리머 (polyphenylene polymer), 메틸-실세스퀴오녹산 (methyl-silsesquionoxane), 수소-실세스퀴오녹산, 및 이들 막의 다수의 다공성 버전을 포함할 수 있다. 마스크/캡 층 (1110) 및 그 정확한 두께에 대한 요구사항은 다마신 패터닝 방법, 리소그래피 및 패턴 에칭 프로세스 조건에 의존한다. 전술한 바와 같이, 본 발명은 CMP 와 비교하여 훨씬 얇은 막을 모든 경우에 이용할 수 있게 한다.
동작 (1008) 에서, 후속 유전체층은 에칭된 반도체 기판 (1100) 의 상부에 형성된다. 도 11d 는 본 발명의 일 실시형태에 따라, 후속 유전체층 (1130) 을 가지는 반도체 기판 (1100) 을 나타낸다. 후속 유전체층 (1130) 은 하나 이상의 배리어층 (1122) 을 포함할 수 있다. 후속 유전체층 (1130) 은 로우-k 유전체 재료를 포함할 수 있다. 또한, 이하의 도 13 및 도 14a 내지 도 14c 에서 설명되는 바와 같이, 후속 유전체층 (1130) 이 평탄화될 수 있다.
동작 (1010) 에서, 도 11e 에 도시된 바와 같이, 마스크층 (1132) 은 후속 유전체층 (1130) 의 상부 상에 형성된다. 도 11e 는 본 발명의 일 실시형태에 따라, 후속 유전체층 (1130) 의 상부 상에 형성된 마스크층 (1132) 을 가지는 반도체 기판 (1100) 을 나타낸다. 마스크층 (1130) 은 후속 디바이스 형성 프로세스에 대해 유전체층 (1130) 이 패터닝될 수 있게 한다.
동작 (1012) 에서, 유전체층 (1130) 은 피쳐 (1134, 1136 및 1138) 를 형성하기 위해 에칭된다. 도 11f 는 본 발명의 일 실시형태에 따라, 유전체층 (1130) 내에 형성된 피쳐 (1134, 1136 및 1138) 를 가지는 반도체 기판 (1100) 을 나타낸다. 피쳐 (1134, 1136 및 1138) 는 전술한 바와 같이, 기본 피쳐 (1106, 1108 및 1109) 내의 기본 도전성 막 재료 (1120') 와 상호접속할 수 있다.
또한, 동작 (1014) 에서, 피쳐 (1134, 1136 및 1138) 는 도전성 충진재로 충진될 수 있다. 또한, 도전성 충진재료를 가지는 피쳐 (1134, 1136 및 1138) 를 충진하는 단계는 피쳐의 내부 표면에 적절한 라이너층 (1140) 을 도포하는 단계를 포함할 수 있다. 그 후, 방법 동작은 종료할 수 있거나, 앞선 동작 (1002) 에서 기술한 바와 같이, 계속될 수도 있다.
이제, 도 11g 및 도 12a 내지 도 12d 를 참조하여, 앞서 도 10 의 동작 (1006) 에서 설명된 종료 프로세스까지 더욱 상세화된 제거동작이 설명된다. 도 11g 는 본 발명의 일 실시형태에 따라, 원하는 종료점까지 잔류하는 도전성 충진재 (1120') 를 제거하는 방법 동작 (1106) 의 플로우차트이다. 도 12a 내지 도 12d 는 종료점 프로세스까지 제거의 다양한 실시형태에서, 마스크층 (1110) 및 도전성 재료 (1120') 의 영역 (1200) 의 상세한 도면을 나타낸다.
도 12a 및 도 12b 에서 도시된 바와 같이, 마스크층 (1110) 은 다중층 (1110A 및 1110B) 을 포함한다. 전술한 바와 같이, 종래 CMP 동작에서 적용 가능한 것과 같이, 마스크층 (1110, 1110A, 1110B) 은 통상적으로 재료 적층체 내에 남겨진다. 그러나, 마스크층의 더 높은 K 값으로 인해, 마스크층의 최소 두께가 바람직하다. 도 12a 는 마스크층 (1110A) 의 상부 표면과 비교하여 약간 낮아진 도전성 충진재 (1120') 및 라이너층 (1104) 을 나타낸다. 도전성 충진재 (1120') 는 마스크층 (1110A) 의 상부 표면 하부에 Δh 만큼의 낮은 디싱 깊이를 갖는다. 통상적으로, 마스크층 (1110A, 1110B) 은 약 500 내지 약 1000 옹스트롬 이상의 총 두께를 가지고, 전형적인 Δh 는 약 250 와 500 옹스트롬 사이의 범위를 갖는다. 마스크층 (1110A, 1110B) 이 더 이상 CMP 정지층이 될 필요는 없지만 여전히 에칭 프로세싱에 의해 제거될 수 있기 때문에, 훨씬 나은 탄력성이 다마신 칩 설계자에게 제공되고 다른 재료가 다른 기능을 수행하기 위해 이용될 수 있다. 예로서, 상부 마스크층 (1110A) 은 그 강도 또는 화학적 저항 특성에 대해 여전히 더 높은 k 질화물 또는 산화물일 수 있다. 질화물 및 산화물층은 우수한 증착 및 접착 특성을 가지고, 쉽고 정확하게 에칭될 수 있다. 또는, 전술한 바와 같이, 마스크는 로우-k 재료일 수 있고 생략될 수 있다.
도 12a 는 본 발명의 일 실시형태에 따라, 기판 (1100) 의 종료점의 영역 (1200) 을 상세하게 나타낸다. 도 12b 는 본 발명의 일 실시형태에 따라, 기판 (1100) 의 종료점의 영역 (1200) 의 다른 세부사항을 나타낸다. 에칭 화학물질은 CMP 프로세스보다 더욱 정확하게 선택적일 수 있고, 따라서 라이너층 (1104) 및 도전성 재료 (1120') 가 영향을 받지 않으며, 상부 마스크층 (1110A) 이 에칭될 수 있다. 도 12b 에 도시된 바와 같이, 상부 마스크층 (1110A) 은 라이너 (1104) 및 도전성 재료 (1120') 와 실질적으로 동등하게 될 때까지 에칭될 수 있다 (즉, 디싱 깊이 (dishing depth) Δh 는 0 으로 접근한다). 이와 다르게, 낮은 하방력 CMP 버프도 상부 마스크층 (1110A) 의 적어도 일부를 제거하기 위해 이용될 수 있다. 이러한 방법의 하나의 이점은, 상부 마스크층 (1110A) 이 적어도 부분적으로 제거되기 때문에, 다음으로 상부 마스크층이 재료 적층체의 전반적인 로우-k 특성에 영향을 미치지 않으며 통상적으로 이용된 것보다 훨씬 두꺼울 (예를 들어, 약 1000 옹스트롬 보다 큼) 수 있다는 것이다.
도 12c 는 본 발명의 일 실시형태에 따라, 기판 (1100) 의 종료점의 영역 (1200) 의 다른 세부사항을 나타낸다. 도 12c 에 도시된 바와 같이, 상부 마스크층 (1110A) 은 하부 마스크층 (1110B) 에 선택적인 에칭 프로세스 화학물질에 의해 완전히 제거될 수 있다. 에칭 프로세스는 플라즈마 에칭 또는 습식 에칭 프로세스일 수 있다. 상부 마스크층 (1110A) 이 완전히 제거되기 때문에, 잔류하는 마스크층 (1110) 의 상부 표면은 라이너 (1104) 및 도전성 재료 (1120') 의 상부 표면 하부로 Δh' 의 깊이만큼 다소 낮아진다. 이에 따라, 디싱 깊이 Δh' 는 도 12a 에 도시한 Δh 보다 상당히 낮을 수 있다.
앞서, 도 1 내지 도 9 에 설명된 무응력의 에칭 프로세스는 전체 상부 마스크층 (1110A) 을 제거할 수 있고, 그러므로 상부 배리어층은 1000 옹스트롬 이상의 초기 두께를 가질 수 있다. 또한, 상부 마스크층 (1110A) 이 완전히 제거되기 때문에, 다음으로, 도전성 재료가 다양한 충진된 피쳐 (1106, 1108 및 1109) 를 단축하는 것 없이 상부 배리어층에 이용될 수 있다. 하부 마스크층 (1110B) 은 매우 얇을 (예를 들어, 약 5 옹스트롬 보다 작음) 수 있다. 또한, 하부 마스크층 (1110B) 이 생략될 수 있고 (즉, 기본 배리어층이 기판 (1102) 과 동일한 재료 일 수 있음), 기본 기판 재료를 노출하기 위해 상부 마스크층 (1110A) 을 제거하기 위한 기판 재료에 선택적인 에칭 프로세스일 수 있다. 반도체 기판이 예컨대 앞서 도 10 에서 설명된 무응력 벌크 제거 및 평탄화 동작을 위해 플라즈마 에칭 챔버에 있을 경우, 이러한 플라즈마 에칭 프로세스가 쉽게 적용될 수 있다.
도 12d 는 본 발명의 일 실시형태에 따라, 기판 (1100) 의 종료점의 영역 (1200) 의 다른 세부사항을 나타낸다. 도 12d 에 도시된 바와 같이, 디싱 깊이 Δh'' 가 Δh' 와 비교하여 상당히 감소되도록, 라이너 (1104) 및 도전성 충진재 (1120') 가 에칭된다. 이러한 방식에서, 디싱 깊이 Δh'' 는 250 옹스트롬 이하일 수 있다.
도 13 은 본 발명의 일 실시형태에 따라, 후속 유전체층 (1130) 을 도포하는 방법 동작 (1008) 의 플로우차트이다. 동작 (1302) 에서, 유전체층 (1130) 은 반도체 기판 (1100) 에 도포된다. 본 발명의 일 실시형태에 따라, 도 14a 는 유전체층 (1130) 을 이루는 다중 유전체층 (1410, 1412) 을 나타낸다.
동작 (1304) 에서, 하나 이상의 비-평탄부 (1414) 가 유전체층 (1410, 1412) 내에서 식별된다. 상부 유전체층 (1412) 의 평면은 앞서 도 10 의 동작 (1010) 에 설명된 것과 같이, 정확한 리소그래피 동작 (즉, 마스킹 및 후속 에칭) 에 중요할 수 있다. 통상적인 종래 기술 프로세스에서, 유전체층 (1410, 1412) 의 총 두께는 상대적으로 얇아야만 (예를 들어, 약 1000 옹스트롬 미만) 한다. 그러나, 이하 상세하게 설명되는 바와 같이, 유전체층 (1410, 1412) 은 약 1000 옹스트롬을 상당히 초과하는 총 두께 (예를 들어, 약 4000 이상의 옹스트롬) 를 가질 수 있다. 예로서, 유전층 (1410 및 1412) 은 SOG 일 수 있다. 각각의 층이 도포됨에 따라, 비-평탄부 (1414) 는 감소될 수 있고 실질적으로 제거될 수 있다.
다른 예로서, 제 1 유전층 (1410) 이 로우-k 유전체 재료일 수 있는 한편, 제 2 유전층 (1412) 은 SOG 또는 다른 실질적으로 평탄한 유전체 재료일 수 있다. 예로서, SOG 는 SOG 각각의 층에 대해 약 50 퍼센트의 비-평탄부를 감소시킬 수 있다.
동작 (1306) 에서, 유전체층의 다른 층이 반도체 기판 (1100) 에 추가된다. 도 14b 는 본 발명의 일 실시형태에 따라, 반도체 기판 (1100) 상의 제 3 유전체층 (1420) 을 나타낸다. 제 3 유전체층 (1420; 또는 더 후속 유전체층) 은 비-평탄부 (1414) 를 더 감소시키기 위해 첨가될 수 있다. 도시된 바와 같이, 비-평탄부 (1416) 는 비-평탄부 (1414) 보다 실질적으로 더 작다.
동작 (1310) 에서, 유전체층 (1410, 1412 및 1420) 이 평탄화될 수 있다. 도 14c 는 본 발명의 일 실시형태에 따라, 평탄화된 제 3 유전체층 (1420) 을 나타낸다. 제 3 유전체층 (1420') 의 평면 부분은 평탄화 동작 이후에 잔류한다. 평탄화 동작은 임의의 타입의 적절한 평탄화 프로세스 (예를 들어, CMP, 낮은 하방력 CMP, 무응력 평탄화 등) 일 수 있다.
임의의 앞선 도면에서의 동작에 의해 표현된 명령은 도시된 순서대로 수행되도록 요구되지 않고, 본 발명을 실행하기 위해 동작에 의해 표시되는 프로세싱 모두가 필요하지 않을 수도 있다. 또한, 임의의 앞선 도면에서 도시된 프로세스 는 RAM, ROM, 또는 하드 디스크 드라이브의 임의의 하나 또는 이들의 조합에 저장된 소프트웨어로 구현될 수 있다.
전술한 발명이 명확한 이해의 목적을 위해 몇몇 세부사항으로 설명되었다 할지라도, 특정 변환 및 변형이 첨부된 청구항의 범위 내에서 실행될 수도 있다. 따라서, 본 실시형태들은 도시된 바와 같이 고려되지만 이에 한정하지는 않고, 본 발명은 본 명세서에 주어진 세부사항에 한정되지는 않으나, 첨부된 청구범위와 대응하고 그 범위 내에서 변형될 수도 있다.

Claims (21)

  1. 듀얼 다마신 구조로 반도체를 형성하는 방법으로서,
    패터닝된 반도체 기판을 수용하는 단계로서, 상기 기판은 패턴 내에 복수의 피쳐를 충진하는 제 1 도전성 상호접속 재료를 가지며, 상기 제 1 도전성 상호접속 재료는 비-평탄 과잉부 (overburden portion) 를 갖는, 상기 패터닝된 반도체 기판 수용 단계;
    상기 복수의 피쳐에 기계적인 응력을 제공하지 않으면서 상기 비-평탄 과잉부를 평탄화하는 단계로서, 0 옴스트롱보다 크고 500 옴스트롱보다 작은 두께를 갖는 평탄한 잔류 과잉부를 남기는, 상기 비-평탄 과잉부를 평탄화하는 단계;
    상기 평탄한 잔류 과잉부를 제거하도록 마무리 에칭 (finish etch) 을 적용하는 단계;
    250 옴스트롱보다 작은 초기 두께를 갖는 마스크층을 감소시키는 단계;
    상기 평탄화된 과잉부상에 후속 유전체층을 형성하는 단계;
    상기 후속 유전체층 상에 마스크를 형성하는 단계;
    상기 후속 유전체층 내에 하나 이상의 피쳐를 형성하는 단계; 및
    제 2 도전성 상호접속 재료로 상기 하나 이상의 피쳐를 충진하는 단계를 포함하는, 반도체 형성 방법.
  2. 제 1 항에 있어서,
    상기 마스크층은 2 개 이상의 마스크층을 포함하는, 반도체 형성 방법.
  3. 제 2 항에 있어서,
    상기 마스크층을 감소시키는 단계는 상기 2 개 이상의 마스크층 중 하나의 마스크층의 적어도 일부를 제거하는 단계를 포함하는, 반도체 형성 방법.
  4. 제 2 항에 있어서,
    상기 마스크층을 감소시키는 단계는 상기 2 개 이상의 마스크층 중 적어도 하나의 마스크층을 제거하는 단계를 포함하는, 반도체 형성 방법.
  5. 제 2 항에 있어서,
    상기 2 개 이상의 마스크층 중 적어도 하나의 마스크층은 도전성 재료를 포함하는, 반도체 형성 방법.
  6. 제 1 항에 있어서,
    상기 마스크층을 감소시키는 단계는 상기 마스크층을 제거하는 단계를 포함하는, 반도체 형성 방법.
  7. 제 1 항에 있어서,
    상기 마스크층을 감소시키는 단계는 상기 마스크층의 잔류 부분과 동일한 레벨로 제 1 도전성 충진재의 일부를 제거하는 단계를 포함하는, 반도체 형성 방법.
  8. 제 1 항에 있어서,
    상기 마스크층을 감소시키는 단계는 상기 마스크층을 에칭하는 단계를 포함하는, 반도체 형성 방법.
  9. 제 1 항에 있어서,
    상기 후속 유전체층은 로우-k 유전체 재료를 포함하는, 반도체 형성 방법.
  10. 제 1 항에 있어서,
    상기 평탄화된 과잉부상에 상기 후속 유전체층을 형성하는 단계는 상기 후속 유전체층을 평탄화하는 단계를 포함하는, 반도체 형성 방법.
  11. 듀얼 다마신 구조로 반도체를 형성하는 방법으로서,
    패터닝된 반도체 기판을 수용하는 단계로서, 상기 기판은 패턴 내의 복수의 피쳐를 충진하는 제 1 도전성 상호접속 재료를 가지며, 상기 제 1 도전성 상호접속 재료는 비-평탄 과잉부 (overburden portion) 를 갖는, 상기 패터닝된 반도체 기판 수용 단계;
    상기 복수의 피쳐에 기계적인 응력을 제공하지 않으면서 상기 비-평탄 과잉부를 평탄화하는 단계로서, 0 옴스트롱보다 크고 500 옴스트롱보다 작은 두께를 갖는 평탄한 잔류 과잉부를 남기는, 상기 비-평탄 과잉부를 평탄화하는 단계;
    상기 평탄한 잔류 과잉부를 제거하도록 마무리 에칭 (finish etch) 을 적용하는 단계;
    250 옴스트롱보다 작은 초기 두께를 갖는 마스크층을 제거하는 단계;
    상기 평탄화된 잔류 구조물상에 후속 유전체층을 형성하는 단계;
    상기 후속 유전체층 상에 마스크를 형성하는 단계;
    상기 후속 유전체층 내에 하나 이상의 피쳐를 형성하는 단계; 및
    제 2 도전성 상호접속 재료로 상기 하나 이상의 피쳐를 충진하는 단계를 포함하는, 반도체 형성 방법.
  12. 제 11 항에 있어서,
    상기 마스크층을 제거하는 단계는 상기 마스크층을 에칭하는 단계를 포함하는, 반도체 형성 방법.
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