KR101107339B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
본 실시 형태에 따르면, 불휘발성 반도체 기억 장치는, 기판, 적층체, 반도체 필러 및 전하 축적막을 포함한다. 상기 적층체는, 상기 기판 상에 배치되고, 복수의 절연막 및 복수의 전극막이 교대로 적층되어, 상기 절연막 중 하나와 상기 전극막 중 하나 사이에 배치된 소수층을 포함한다. 상기 소수층은 상기 전극막보다도 소수성이 강하다. 상기 복수의 반도체 필러는 상기 적층체의 적층 방향으로 연장되고, 상기 적층체를 관통하고, 상기 전하 축적막은 상기 전극막과 상기 반도체 필러 중 하나 사이에 배치된다.
Description
본 출원은 2009년 11월 19일 출원된 일본 우선권 특허 출원 JP 2009-263830호 에 개시된 내용을 기초로 그 이점을 청구하며, 그 전체 내용은 본 명세서에 참조로 병합되어 있다.
본 명세서에서 설명된 실시예는 일반적으로 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래부터 플래쉬 메모리 등의 반도체 기억 장치는, 실리콘 기판의 표면에 메모리 셀을 이차원적으로 집적시킴으로써 제작되어 왔다. 이러한 반도체 기억 장치의 비트 단가를 저감해서 대용량화를 도모하기 위해서는, 메모리 셀의 고집적화가 필요하다. 그러나, 최근, 그 고집적화는 비용 및 기술적으로 곤란해져 오고 있다.
고집적화의 한계를 극복하는 기술로서, 메모리 셀을 적층해서 삼차원적으로 집적시키는 방법이 있다. 그러나, 단순하게 한 층씩 적층해서 가공해 가는 방법에서는, 적층 수의 증가에 따라 공정수가 증가하고 비용이 증가한다. 본 명세서에서는 다음의 기술이 제안된다. 실리콘 기판 상에 실리콘으로 이루어지는 전극막과 실리콘 산화물로 이루어지는 절연막을 교대로 적층시켜서 적층체를 형성한다. 이 후, 이 적층체에 관통 홀을 일괄 가공으로 형성한다. 관통 홀의 측면 상에 블록 절연막, 전하 축적막, 터널 절연막을 이 순서대로 퇴적시킨다. 또한 관통 홀의 내부에 실리콘 필러를 매립한다.
이 일괄 가공형 3차원 적층 메모리에서는, 각 전극막과 실리콘 필러와의 교차 부분에 메모리 셀 트랜지스터가 형성되고, 각 전극막 및 각 실리콘 필러의 전위를 제어함으로써, 실리콘 필러와 전하 축적막 사이의 전하를 전송함으로써, 정보를 기억시킬 수 있다. 이 기술에 의하면, 적층체를 일괄 가공해서 관통 홀을 형성하다. 이 때문에, 전극막의 적층 수가 증가해도 리소그래피 공정의 횟수는 증가하지 않고, 비용의 증가를 억제할 수 있다.
그러나, 이러한 일괄 가공형 3차원 적층 메모리에서는, 전체 적층체에 걸쳐 특성이 균일한 메모리 셀 트랜지스터를 형성하는 것이 곤란하다. 예를 들어, 적층체에 관통 홀을 형성할 때에 절연막을 관통하는 부분의 측면을 완전하게 수직으로 가공하는 것은 지극히 곤란해서, 필연적으로 테이퍼 각이 발생해버린다. 특히, 실리콘 산화막을 가공하는 것은 곤란하다. 따라서, 적층체의 하부에서는, 상부와 비교해서 관통 홀이 가늘어진다. 이에 의해, 메모리 셀 트랜지스터의 특성이 변동되어 버린다.
일반적으로, 본 실시 형태에 따르면, 불휘발성 반도체 기억 장치는, 기판, 적층체, 반도체 필러 및 전하 축적막을 포함한다. 상기 적층체는, 상기 기판 상에 배치되고, 복수의 절연막 및 복수의 전극막이 교대로 적층되어, 상기 절연막 중 하나와 상기 전극막 중 하나 사이에 배치된 소수층을 포함한다. 상기 소수층은 상기 전극막보다도 소수성이 강하다. 상기 복수의 반도체 필러는 상기 적층체의 적층 방향으로 연장되고, 상기 적층체를 관통하고, 상기 전하 축적막은 상기 전극막과 상기 반도체 필러 중 하나 사이에 배치된다.
본 발명에 의하면, 형상 안정성이 높고, 메모리 셀 트랜지스터의 특성이 균일한 불휘발성 반도체 기억 장치를 용이하게 제조할 수 있는 효과를 제공한다.
도 1의 (a) 내지 도 1의 (c)는, 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도이며, 도 1의 (a)는 메모리 어레이 영역의 단부를 나타내고, 도 1의 (b)는 메모리 어레이 영역의 중앙부를 나타내고, 도 1의 (c)는 주변 회로 영역을 나타낸다.
도 2는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 메모리 어레이 영역의 중앙부를 예시하는 사시도이다.
도 3은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 실리콘 필러의 주변을 예시하는 일부를 확대한 단면도이다.
도 4a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 4b는 도 4a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 5a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 5b는 도 5a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 6a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 6b는 도 6a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 7a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 7b는 도 7a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 8a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 8b는 도 8a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 9a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 9b는 도 9a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 10a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 10b는 도 10a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 11a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 11b는 도 11a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 12a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 12b는 도12a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 13a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 13b는 도 13a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 14a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 14b는 도 14a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 15a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 15b는 도 15a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 16a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 16b는 도 16a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 17a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 17b는 도 17a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 18a는 제1 실시 형태의 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 18b는 도 18a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 19a는 제1 실시 형태의 비교예에 관계되는 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 19b는 도 19a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 20은 제2 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 전극막간의 부분을 예시하는 일부를 확대한 단면도이다.
도 21a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 21b는 도 21a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 22a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 22b는 도 22a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 23a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 23b는 도 23a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 24a는 제2 실시 형태에 관계되는 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 24b는 도 24a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 25a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 25b는 도 25a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 26a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 26b는 도 26a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 27a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 27b는 도 27a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 28a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 28b는 도 28a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 29a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 29b는 도 29a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 30a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 30b는 도 30a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 2는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 메모리 어레이 영역의 중앙부를 예시하는 사시도이다.
도 3은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 실리콘 필러의 주변을 예시하는 일부를 확대한 단면도이다.
도 4a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 4b는 도 4a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 5a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 5b는 도 5a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 6a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 6b는 도 6a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 7a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 7b는 도 7a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 8a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 8b는 도 8a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 9a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 9b는 도 9a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 10a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 10b는 도 10a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 11a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 11b는 도 11a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 12a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 12b는 도12a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 13a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 13b는 도 13a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 14a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 14b는 도 14a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 15a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 15b는 도 15a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 16a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 16b는 도 16a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 17a는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 17b는 도 17a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 18a는 제1 실시 형태의 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 18b는 도 18a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 19a는 제1 실시 형태의 비교예에 관계되는 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 19b는 도 19a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 20은 제2 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 전극막간의 부분을 예시하는 일부를 확대한 단면도이다.
도 21a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 21b는 도 21a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 22a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 22b는 도 22a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 23a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 23b는 도 23a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 24a는 제2 실시 형태에 관계되는 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 24b는 도 24a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 25a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 25b는 도 25a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 26a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 26b는 도 26a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 27a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 27b는 도 27a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 28a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 28b는 도 28a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 29a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 29b는 도 29a에 나타내는 A-A'선에 의한 공정 단면도이다.
도 30a는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, 도 30b는 도 30a에 나타내는 A-A'선에 의한 공정 단면도이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다.
우선, 본 발명의 제1 실시 형태에 대해서 설명한다.
도 1의 (a) 내지 도 1의 (c)는, 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도이며, 도 1의 (a)는 메모리 어레이 영역의 단부를 나타내고, 도 1의 (b)는 메모리 어레이 영역의 중앙부를 나타내고, 도 1의 (c)는 주변 회로 영역을 나타낸다.
도 2는, 본 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 메모리 어레이 영역의 중앙부를 예시하는 사시도이다.
도 3은, 본 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 실리콘 필러의 주변을 예시하는 일부를 확대한 단면도이다.
또한, 도 2에서는, 도시의 편의상, 원칙적으로 도전 부분만을 나타내고, 절연 부분은 생략한다.
우선, 본 실시 형태의 특징 부분을 개략적으로 설명한다.
본 실시 형태에 관한 불휘발성 반도체 기억 장치의 특징은, 실리콘 기판 상에 각각 복수의 절연막 및 전극막이 적층되어서 적층체가 형성되고, 이 적층체에 관통 홀이 형성되고, 관통 홀 내에 상하 방향으로 연장되는 실리콘 필러가 매립되어, 실리콘 필러의 주위에 터널 절연막, 전하 축적막, 블록 절연막이 배치된 3차원 적층형의 기억 장치에서, 절연막과 전극막 사이에 전극막보다도 소수성이 강한 소수층이 배치되어 있는 것이다.
본 실시 형태에 관한 제조 방법의 특징은, 이하와 같다. 즉, 실리콘 기판 상에서, 붕소 도핑된 실리콘층을 퇴적시키는 공정, 그 표면에 실리콘 질화층을 형성하는 공정, 비도핑된 실리콘층을 퇴적시키는 공정, 및 그 표면에 실리콘 질화층을 형성하는 공정을 이 순서대로 반복함으로써, 적층체를 형성한다. 다음에, 이 적층체에 관통 홀을 형성하고, 관통 홀 내에 희생재를 매립한다. 또한, 적층체에 슬릿을 형성하고, 슬릿 내에 에칭 수용액을 도입함으로써 비도핑된 실리콘층을 제거하고, 그 후, 에칭 수용액을 건조시킨다. 이어서, 비도핑된 실리콘층을 제거한 부분 및 슬릿 내에 실리콘 산화물을 매립한다. 이어서, 관통 홀 내에서 희생재를 제거하고, 관통 홀의 내면 위에 전하 축적막을 형성하고, 내부에 실리콘 필러를 매립한다. 이에 의해, 불휘발성 반도체 기억 장치를 제조한다.
여기서, 적층체에서는, 붕소 도핑된 실리콘층과 비도핑된 실리콘층 사이에 실리콘 질화층을 개재한다. 이로 인해, 비도핑된 실리콘층을 퇴적시킬 때의 열에 의해 붕소 도핑된 실리콘층으로부터 비도핑된 실리콘층에 붕소가 확산하는 것을 방지할 수 있다. 이에 의해, 붕소 도핑된 실리콘층의 두께 및 붕소 농도의 변동을 억제할 수 있다. 또한, 관통 홀 형성 시에는 적층체 내에 실리콘 산화막이 존재하지 않기 때문에, 관통 홀을 거의 수직으로 형성할 수 있다. 또한, 비도핑된 실리콘층을 습식 에칭하면 실리콘 질화층이 노출되지만, 실리콘 질화층은 붕소 도핑된 실리콘층보다도 소수성이 강하기 때문에, 에칭 수용액을 건조시킬 때, 에칭 수용액의 표면 장력의 영향이 적다. 이는, 붕소 도핑된 실리콘층이 변형하는 것을 방지할 수 있다.
이하, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 상세하게 설명한다.
도 1의 (a) 내지 도 1의 (c)에 나타낸 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)(이하, 간단히 "장치(1)"라고도 언급함)는, 실리콘 기판(11)을 포함한다. 실리콘 기판(11)의 상층 부분에는, STI(shallow trench isolation)(12)가 선택적으로 형성된다. 또한, 장치(1)에는, 메모리 어레이 영역 Rm 및 주변 회로 영역 Rc가 설정되어 있다.
이하, 본 명세서에서는, 설명의 편의상, XYZ 직교 좌표계를 도입한다. 이 좌표계에서는, 실리콘 기판(11)의 상면에 평행한 방향이며 서로 직교하는 2 방향을 X 방향 및 Y 방향으로 하고, X 방향 및 Y 방향의 양쪽에 대하여 직교하는 방향, 즉 각 층의 적층 방향을 Z 방향으로 한다.
우선, 메모리 어레이 영역 Rm에 대해서 설명한다.
도 1의 (a) 내지 도 1의 (c) 및 도 2에 도시한 바와 같이, 메모리 어레이 영역 Rm에서는, 실리콘 기판(11) 위에 실리콘 산화막(13)이 형성되어 있고, 그 위에 도전성 재료, 예를 들어, 붕소가 도핑된 실리콘(붕소 도핑된 실리콘)으로부터 이루어지는 백 게이트 전극(14)이 배치되어 있다. 백 게이트 전극(14)의 상층 부분에는, Y 방향으로 연장되는 직육면체 형상의 오목부(15)가 복수 형성되어 있고, 오목부(15)의 내면 위에는 얇은 열산화막(도시하지 않음)이 형성된다. 또한, 백 게이트 전극(14) 위에는, 실리콘 산화막(17)이 배치되어 있다.
실리콘 산화막(17) 위에는, 적층체(20)가 배치되어 있다. 적층체(20)는, 복수 개의 전극막(21)을 포함한다. 전극막(21)은, 붕소가 도핑된 실리콘으로 이루어지고, 그 형상은 X 방향으로 연장되는 띠 형상이며, Y 방향 및 Z 방향을 따라서 매트릭스 형상으로 배열되어 있다. 또한, 적층체(20)의 단부는 계단 형상으로 가공되고 있어, Z 방향으로 배열된 전극막(21)의 각각이 각 단을 구성한다.
도 3에 나타낸 바와 같이, Z 방향에 인접하는 전극막(21) 사이에는, 절연막(22)이 배치되어 있다. 즉, 적층체(20)에서는, 각각 복수의 전극막(21) 및 절연막(22)이 교대로 적층되어 있다. 절연막(22)은 예를 들어 실리콘 산화물에 의해 형성된다. 전극막(21)과 절연막(22) 사이에는, 소수층(23)이 배치되어 있다. 소수층(23)은 전극막(21)보다도 소수성이 강한 층이며, 예를 들어 실리콘 질화물에 의해 형성된다.
또한, 도 1의 (a) 내지 도 1의 (c)에 나타낸 바와 같이, Y 방향에 인접하는 전극막(21) 사이에는, 예를 들어 실리콘 산화물로 이루어지는 절연 판재(24)가 배치되어 있다. 절연 판재(24)의 형상은, X 방향 및 Z 방향으로 넓혀지는 판 형상이며, 적층체(20)를 관통한다. 이에 의해, 절연 판재(24)는 전극막(21)을 서로 평행한 방향(X 방향)으로 연장하는 복수 개의 부분으로 분할된다.
적층체(20) 위에는 실리콘 산화막(26)이 배치되어 있고, 그 위에는, 붕소 도핑된 실리콘으로 형성된, X 방향으로 연장되는 제어 전극(27)이 복수 개 배치되어 있다. 또한, 적층체(20), 실리콘 산화막(26) 및 제어 전극(27)에는, Z 방향으로 연장되는 복수 개의 관통 홀(30)이 형성된다. 관통 홀(30)은 X 방향 및 Y 방향을 따라서 매트릭스 형상으로 배열되고 있어, 제어 전극(27), 실리콘 산화막(26) 및 적층체(20)를 관통하고, 오목부(15)의 Y 방향 양단부에 도달한다. 이에 의해, Y 방향에 인접하는 한 쌍의 관통 홀(30)은 오목부(15)에 의해 서로 연통되어서, 1개의 U자 홀(31)을 구성한다. 각 관통 홀(30)의 형상은 예를 들어 원기둥형이며, 각 U자 홀(31)의 형상은 거의 U자형이다. 관통 홀(30)의 직경은 전체 길이에 걸쳐 거의 균일하고, 따라서, 관통 홀(30)의 상단부의 직경과 하단부의 직경은 서로 거의 동등하다. 또한, 각 전극막(21)은, X 방향을 따라서 배열된 2열의 관통 홀(30)에 의해 관통되어 있다. Y 방향에서의 오목부(15)의 배열과 전극막(21)의 배열은, 배열 주기가 동일해서 위상이 반주기만큼 어긋난다. 이 때문에, 각 전극막(21)을 관통하는 2열의 관통 홀(30)의 각 열은, 서로 다른 U자 홀(31)에 속한다.
도 3에 나타낸 바와 같이, U자 홀(31)의 내면 위에는, 블록 절연막(35)이 배치되어 있다. 블록 절연막(35)은, 장치(1)의 구동 전압의 범위 내에 있는 전압이 인가되어도 실질적으로 전류를 흘리지 않는 막이다. 블록 절연막(35)은 고유전율 재료, 예를 들어, 유전율이 후술의 전하 축적막(36)을 형성하는 재료의 유전율보다도 높은 재료에 의해 형성되어 있고, 예를 들어, 실리콘 산화물에 의해 형성된다. 블록 절연막(35) 위에는, 전하 축적막(36)이 배치되어 있다. 전하 축적막(36)은 전하를 축적하는 능력이 있는 막이며, 예를 들어, 전자의 트랩 사이트를 포함하는 막이며, 예를 들어 실리콘 질화막이다. 전하 축적막(36) 위에는, 터널 절연막(37)이 배치되어 있다. 터널 절연막(37)은, 통상은 절연성이지만, 장치(1)의 구동 전압의 범위 내에 있는 소정의 전압이 인가되면 터널 전류를 흘리는 막이다. 터널 절연막(37)은, 예를 들어, 실리콘 산화물에 의해 형성된다. 블록 절연막(35), 전하 축적막(36) 및 터널 절연막(37)이 적층됨으로써, 메모리막(33)이 형성된다.
도 1의 (a) 내지 도 1의 (c) 및 도 3에 나타낸 바와 같이, U자 홀(31) 내에는, 불순물, 예를 들어 인이 도핑된 폴리실리콘이 매립되고 있어, U자 필러(38)가 형성된다. U자 필러(38)의 형상은, U자 홀(31)의 형상을 반영한 U자형이다. U자 필러(38)는 터널 절연막(37)에 접한다. U자 필러(38) 중, 관통 홀(30) 내에 배치된 부분이 실리콘 필러(39)가 되고, 오목부(15) 내에 배치된 부분이 접속 부재(40)가 된다. 이에 의해, 상술한 전하 축적막(36)은, 전극막(21)과 실리콘 필러(39) 사이에 배치된다. 실리콘 필러(39)의 형상은, 관통 홀(30)의 형상을 반영한 원기둥형이며, 접속 부재(40)의 형상은, 오목부(15)의 형상을 반영한 직육면체 형상이다. 실리콘 필러(39)의 직경은 전체 길이에 걸쳐 거의 균일해서, 상단부의 직경과 하단부의 직경은 서로 거의 동일하다. 여기서, U자 홀(31)은 폴리실리콘으로 완전하게 충전되어 기둥 형상의 U자 필러(38)를 형성해도 좋고, 중심축에 따라 공동을 남기게 충전되어 있어서 파이프 형상의 U자 필러(38)를 형성하고 있어도 된다.
또한, 도 1의 (a) 내지 도 1의 (c) 및 도 2에 도시한 바와 같이, 계단 형상으로 가공된 적층체(20)의 측면 상, 실리콘 산화막(26)의 측면 상 및 제어 전극(27)의 측면 상에는, 실리콘 질화막(41)이 배치되어 있다. 실리콘 질화막(41)은 적층체(20)의 단부의 형상을 반영한 계단 형상으로 형성된다. 또한, 제어 전극(27) 상 및 실리콘 질화막(41) 위에는, 예를 들어 실리콘 산화물로 이루어지는 층간 절연막(42)이 배치되어 있고, 적층체(20)를 매립한다.
층간 절연막(42) 내에는, 플러그(43), 콘택트(44, 45)가 매립되어 있다. 플러그(43)는 실리콘 필러(39)의 바로 위 영역에 배치되어 있고, 실리콘 필러(39)에 접속되어 있다. 콘택트(44)는, 제어 전극(27)의 X 방향의 일단부의 바로 위 영역에 배치되어 있고, 제어 전극(27)에 접속되어 있다. 콘택트(45)는, 전극막(21)의 X 방향의 일단부의 바로 위 영역에 배치되어 있고, 전극막(21)에 접속되어 있다.
층간 절연막(42) 내에서의 플러그(43), 콘택트(44, 45) 상방의 부분에는, 소스선(47), 플러그(48), 배선(49, 50)이 매립되어 있다. 소스선(47)은, X 방향으로 연장되고, U자 필러(38)에 속하는 한 쌍의 실리콘 필러(39) 중 한쪽에 플러그(43)를 통해서 접속되어 있다. 플러그(48)는 U자 필러(38)에 속하는 한 쌍의 실리콘 필러(39) 중 다른 쪽에 플러그(43)를 통해서 접속되어 있다. 배선(49, 50)은 Y 방향으로 연장되고, 각각, 콘택트(44, 45)에 접속되어 있다.
층간 절연막(42) 위에는, Y 방향으로 연장되는 비트선(51)이 배치되어 있고, 플러그(48)에 접속되어 있다. 또한, 층간 절연막(42) 위에는, 배선(52)이 배치되어 있고, 플러그(53)를 통해서 배선(49)에 접속된다. 층간 절연막(42) 위에는, 비트선(51) 및 배선(52)을 매립하도록 실리콘 질화막(54) 및 층간 절연막(55)이 배치되어 있고, 소정의 배선 등이 매립되어 있다.
한편, 도 1의 (c)에 나타낸 바와 같이, 주변 회로 영역 Rc에서는, 실리콘 기판(11)의 상층 부분에 트랜지스터(61) 등이 형성되어 있다. 실리콘 기판(11) 위에는 층간 절연막(42), 실리콘 질화막(54) 및 층간 절연막(55)이 배치되어 있고, 이것들의 내부에는 소정의 배선 등이 매립되어 있다. 여기서, 도 1의 (c)의 횡축은 X 방향으로 하고 있지만, Y 방향이여도 좋다.
장치(1)에서는, 전극막(21)과 실리콘 필러(39) 사이의 교차 부분에 MONOS(meta1-oxide-nitride-oxide-silicon)형의 메모리 셀 트랜지스터가 형성되고, 제어 전극(27)과 실리콘 필러(39) 사이의 교차 부분에 선택 트랜지스터가 형성된다. 이에 의해, 비트선(51)과 소스선(47) 사이에, 복수의 메모리 셀 트랜지스터가 서로 직렬로 접속되어, 그 양측에 선택 트랜지스터가 접속된 메모리 스트링이 구성된다.
이어서, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법에 대해서 설명한다.
도 4a 내지 도 17b는, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 도면이며, 각 도의 a는 공정 평면도이며, 각 도의 b는 a에 나타내는 A-A'선에 의한 공정 단면도이다.
여기서, 도 4a 내지 도 17b는, 장치(1)의 메모리 어레이 영역 Rm을 나타내고 있다.
우선, 도 1의 (a) 내지 도 1의 (c)에 나타낸 바와 같이, 실리콘 기판(11)을 준비한다. 또한, 실리콘 기판(11)의 상층 부분에 STI(12)를 선택적으로 형성한다. 이어서, 주변 회로 영역 Rc에 트랜지스터(61)를 형성한다. 또한, 메모리 어레이 영역 Rm에 있어서, 실리콘 기판(11)의 상면 위에 실리콘 산화막(13)을 형성한다.
이어서, 도 4a 및 도 4b에 나타낸 바와 같이, 메모리 어레이 영역 Rm에 있어서, 붕소가 도핑된 폴리실리콘으로 이루어지는 막을 성막하고, 패터닝함으로써, 백 게이트 전극(14)을 형성한다. 이어서, 포토리소그래피법에 의해, 백 게이트 전극(14)의 상면에 Y 방향을 길이 방향으로 하는 직육면체 형상의 오목부(15)를 형성한다. 오목부(15)는, X 방향 및 Y 방향을 따라서 매트릭스 형상으로 배열하도록, 복수의 영역에 형성된다.
이어서, 도 5a 및 도 5b에 나타낸 바와 같이, 백 게이트 전극(14)의 표면에 얇은 열산화막(도시하지 않음)을 형성한다. 그 후, 전체면에 실리콘 질화물을 퇴적시켜서, 그 후, 전체면에 대하여 에칭을 실시한다. 이에 의해, 백 게이트 전극(14)의 상면상에서 실리콘 질화물을 제거하고, 백 게이트 전극(14)의 상면에서의 오목부(15) 사이의 영역을 노출시키고, 오목부(15) 내에 실리콘 질화물로 이루어지는 희생재(81)를 매립한다.
이어서, 도 6a 및 도 6b에 나타낸 바와 같이, 백 게이트 전극(14) 상 및 희생재(81) 상의 전체면에 실리콘 산화막(17)을 성막한다. 실리콘 산화막(17)의 막 두께는, 백 게이트 전극(14)과 후속 공정에 있어서 실리콘 산화막(17) 위에 형성되는 전극막(21)의 최하단의 전극막(21) 사이에 내압을 확보할 수 있는 정도의 막 두께로 한다.
이어서, 예를 들어 온도를 420℃로 하는 CVD(chemical vapor deposition: 화학 기상 성장)법에 의해 붕소 도핑된 실리콘을 퇴적시킴으로써 붕소 도핑된 실리콘층(72)을 형성한다. 이어서, 예를 들어 질소 분위기에서 900℃의 온도로 가열함으로써 질화 처리를 실시하고, 붕소 도핑된 실리콘층(72)의 상면에 실리콘 질화층(78)을 형성한다. 이어서, 예를 들어 온도를 525℃로 하는 CVD법에 의해 비도핑된 실리콘을 퇴적시킴으로써 비도핑된 실리콘층(73)을 형성한다. 이어서, 상술한 질화 처리를 실시함으로써, 비도핑된 실리콘층(73)의 상면에 실리콘 질화층(79)을 형성한다. 여기서, 붕소 도핑된 실리콘층(72)의 두께는, 장치(1)의 게이트 전극으로서의 기능을 발휘할 수 있는 정도의 두께로 하고 예를 들어 50nm로 한다. 또한, 비도핑된 실리콘층(73)의 두께는, 게이트 전극간의 내압을 확보할 수 있는 절연층의 두께에 상당하는 두께로 하고, 예를 들어 35nm로 한다. 또한, 실리콘 질화층(78, 79)의 두께는, 예를 들어 각각 1 내지 2nm로 한다.
이후 마찬가지로, 붕소 도핑된 실리콘층(72)의 형성, 실리콘 질화층(78)의 형성, 비도핑된 실리콘층(73)의 형성 및 실리콘 질화층(79)의 형성을 반복함으로써, 적층체(20)를 형성한다. 적층체(20)의 최상층은 붕소 도핑된 실리콘층(72)이고, 이 최상층의 붕소 도핑된 실리콘층(72)의 상면에는, 실리콘 질화층(78)을 형성할 필요는 없다. 이때, 실리콘 질화층(78, 79)이 붕소의 확산을 저지함으로써, CVD 공정의 열에 의해 붕소 도핑된 실리콘층(72) 내의 붕소가 비도핑된 실리콘층(73)에 확산하는 것을 방지할 수 있다. 또한, 실리콘 질화층(78, 79)은, 붕소 도핑된 실리콘층(72)보다도 소수성이 강한 소수층이다. 또한, 본 실시 형태에서는, 4층의 붕소 도핑된 실리콘층(72)을 적층시키는 예를 나타내고 있지만, 적층 수는 4층에 한정되지 않는다.
이어서, 도 7a 및 도 7b에 나타낸 바와 같이, 포토리소그래피 및 에칭을 행하고, 적층체(20)에 그 상면측에서, 적층체(20)를 관통하도록 Z 방향으로 연장되는 관통 홀(30a)을 형성한다. 관통 홀(30a)은, 건식 에칭에 의해 일괄로 형성하고, Z 방향으로부터 보아서 원형으로 형성된다. 또한, 관통 홀(30a)은 X 방향 및 Y 방향을 따라서 매트릭스 형상으로 배열시켜, Y 방향에 인접하는 한 쌍의 관통 홀(30a)이 오목부(15)의 Y 방향 양단부에 도달하도록 한다.
이어서, 도 8a 및 도 8b에 나타낸 바와 같이, 전체면에 실리콘 질화물을 퇴적시켜서, 그 후, 전체면에 에칭을 실시하고, 적층체(20)의 상면 위에 퇴적된 실리콘 질화물을 제거한다. 이에 의해, 관통 홀(30a) 내에 실리콘 질화물로 이루어지는 희생재(82)를 매립하고, 최상층의 붕소 도핑된 실리콘층(72)을 노출시킨다.
이어서, 도 9a 및 도 9b에 나타낸 바와 같이, 적층체(20) 상에 최상층의 붕소 도핑된 실리콘층(72)을 보호하기 위한 실리콘 산화막(83)을 형성한다.
이어서, 도 10a 및 도 10b에 나타낸 바와 같이, 실리콘 산화막(83) 및 적층체(20)에, 상면측에서 복수 개의 슬릿(74)을 형성한다. 각 슬릿(74)은, 오목부(15)에서의 Y 방향의 중앙부의 바로 위 영역을 통과해서 X 방향으로 연장되고, 실리콘 산화막(83) 및 적층체(20)를 Z 방향으로 관통하고, 실리콘 산화막(17)을 관통하지 않도록 형성한다. 이에 의해, 붕소 도핑된 실리콘층(72)을 X 방향으로 연장되는 복수 개의 부분으로 분할한다. 이 부분이 전극막(21)이 된다.
이어서, 도 11a 및 11b에 나타낸 바와 같이, 슬릿(74)을 통해서 습식 에칭을 행한다. 이 습식 에칭은 에칭 수용액, 예를 들어, 알카리성의 에칭 수용액을 사용해서 행한다. 여기서, 에칭 수용액을 적당히 선택함으로써, 붕소 도핑된 실리콘과 비도핑된 실리콘 사이에서 높은 에칭 선택비를 실현할 수 있다. 이에 의해, 붕소 도핑된 실리콘층(72)으로 이루어지는 전극막(21)을 잔류시킨 채, 비도핑된 실리콘층(73)(도 10b 참조)을 제거할 수 있다. 비도핑된 실리콘층(73)이 제거된 후의 공간, 즉, Z 방향에서의 전극막(21) 사이의 공간에는, 간극(76)이 형성된다. 이때, 전극막(21)은 원기둥 형상의 희생재(82)에 의해 지지된다.
이어서, 적층체(20)를 건조시킨다. 이에 의해, 간극(76) 내측으로부터 에칭 수용액이 제거된다. 이때, 간극(76) 내측으로부터 에칭 수용액이 제거되는데 수반하여, 에칭 수용액의 표면 장력의 상태가 변화하고, 이 변화가 적층체(20)의 내부 구조에 영향을 미친다. 가령, 이 영향이 크면, 전극막(21)이 변형되고, 만곡되거나, 서로 접촉된다. 또한, 만곡된 전극막(21)에 의해 인장되어서 원기둥 형상의 희생재(82)가 부서질 경우도 있다. 일반적으로, 물의 표면 장력이 그 물이 접하고 있는 고체에 미치는 영향은, 그 고체 표면의 친수성이 강할만큼 크고, 소수성이 강할만큼 작다. 본 실시 형태에서는, 붕소 도핑된 실리콘층(72)은 그것보다 소수성이 강한 실리콘 질화층(78, 79)에 의해 덮이고, 실리콘 질화층(78, 79)이 소수층(23)으로서 기능하기 때문에, 에칭 수용액의 표면 장력이 붕소 도핑된 실리콘층(72)에 미치는 영향은 작다. 이로 인해, 에칭 수용액의 건조에 수반하는 전극막(21)의 변형 등을 방지할 수 있다.
이어서, 도 12a 및 도 12b에 나타낸 바와 같이, 예를 들어 ALD(atomic layer deposition: 원자층 퇴적)법에 의해, 전체면에 실리콘 산화물을 퇴적시킨다. 이에 의해, 간극(76) 내 및 슬릿(74) 내에 실리콘 산화물(84)이 매립된다. 이에 의해, 간극(76) 내에 절연막(22)이 형성되고, 슬릿(74) 내에 절연 판재(24)가 형성된다.
이어서, 도 13a 및 도 13b에 나타낸 바와 같이, 적층체(20) 위에 실리콘 산화막(26)을 성막하고, 그 상에 붕소 도핑된 폴리실리콘 막(75)을 성막한다. 이때, 실리콘 산화막(26)의 막 두께는, 최 상단의 전극막(21)과 붕소 도핑된 폴리실리콘 막(75) 사이의 내압을 충분히 확보할 수 있는 막 두께로 한다. 또한, 붕소 도핑된 폴리실리콘 막(75)의 막 두께는, 장치(1)의 제어 전극으로서 기능할 수 있는 정도의 두께로 한다.
이어서, 도 14a 및 도 14b에 나타낸 바와 같이, 붕소 도핑된 폴리실리콘 막(75) 및 실리콘 산화막(26)에 관통 홀(30b)을 형성한다. 관통 홀(30b)은 관통 홀(30a)의 바로 위 영역에 형성되고, 관통 홀(30a)에 연통시킨다. 관통 홀(30a, 30b)에 의해, 연속한 관통 홀(30)이 형성된다. 또한, 관통 홀(30) 및 오목부(15)에 의해, U자 홀(31)이 형성된다.
이어서, 도 15a 및 도 15b에 나타낸 바와 같이, 고온 인산을 사용해서 관통 홀(30b)을 통한 습식 에칭을 행하고, 관통 홀(30a) 내로부터 희생재(82)(도 14b 참조)를 제거하고, 오목부(15) 내로부터 희생재(81)(도 14b 참조)를 제거한다. 이때, 실리콘 질화층(78, 79)에서의 관통 홀(30) 내에 노출한 부분이 어느 정도 제거되어서, 관통 홀(30)의 측면에 오목부를 형성한다.
이어서, 도 16a 및 도 16b 및 도 3에 나타낸 바와 같이, 예를 들어, ALD법에 의해, 실리콘 산화물을 퇴적시킨다. 이 실리콘 산화물은 U자 홀(31) 내에 침입하고, U자 홀(31)의 내면 위에 블록 절연막(35)을 퇴적시킨다. 이어서, 실리콘 질화물을 퇴적시킨다. 이에 의해, 블록 절연막(35) 위에 전하 축적막(36)이 형성된다. 이어서, 실리콘 산화막을 퇴적시킨다. 이에 의해, 전하 축적막(36) 위에 터널 절연막(37)이 형성된다. 블록 절연막(35), 전하 축적막(36) 및 터널 절연막(37)에 의해, 메모리막(33)이 형성된다.
이어서, U자 홀(31) 내에, 불순물, 예를 들어 인을 함유시킨 폴리실리콘을 매립한다. 이에 의해, U자 홀(31) 내에 U자 필러(38)가 형성된다. U자 필러(38) 중, 관통 홀(30) 내에 배치된 부분이 Z 방향으로 연장되는 실리콘 필러(39)가 되고, 오목부(15) 내에 배치된 부분이 Y 방향으로 연장되는 접속 부재(40)가 된다. 그 후, 전체면에 에칭을 실시하고, 붕소 도핑된 폴리실리콘 막(75) 위에 퇴적된 폴리실리콘, 터널 절연막(37), 전하 축적막(36) 및 블록 절연막(35)을 제거하여, 붕소 도핑된 폴리실리콘 막(75)을 노출시킨다.
이어서, 도 17a 및 도 17b에 나타낸 바와 같이, 포토리소그래피 및 에칭을 행함으로써, 붕소 도핑된 폴리실리콘 막(75)에 그 상면측에서 X 방향으로 연장되는 슬릿(77)을 복수 개 형성한다. 이때, 슬릿(77)은, X 방향으로 배열된 복수의 관통 홀(30)의 열 사이에 형성되고, 붕소 도핑된 폴리실리콘 막(75)을 관통시켜서 실리콘 산화막(26)까지 도달시킨다. 이에 의해, 붕소 도핑된 폴리실리콘 막(75)이, X 방향으로 배열된 복수의 관통 홀(30)로부터 이루어지는 열마다 분할되어, X 방향으로 연장되는 복수 개의 제어 전극(27)이 된다. 그 후, 슬릿(77) 내에 실리콘 산화물을 매립한다.
이어서, 도 1의 (a) 내지 도 1의 (c) 및 도 2에 도시한 바와 같이, 적층체(20) 위에 레지스트 마스크(도시하지 않음)를 형성한다. 이 레지스트 마스크의 슬리밍과, 이 레지스트 마스크를 마스크로 한 에칭을 교대로 행하고, 적층체(20) 및 제어 전극(27)의 단부를 계단 형상으로 가공한다. 이어서, 적층체(20) 및 제어 전극(27)의 측면 상에 실리콘 질화막(41)을 형성하고, 전체를 층간 절연막(42)에 의해 매립한다. 이어서, 층간 절연막(42) 내에 플러그(43)를 형성하고, 실리콘 질화막(41)을 스토퍼로서 사용하여 콘택트(44, 45)를 형성한다. 그 후, 층간 절연막(42) 위에 소스선(47), 배선(49, 50)을 형성한다. 또한 층간 절연막(42)을 퇴적시켜서, 플러그(48)를 형성한다. 이어서, 층간 절연막(42) 상에 비트선(51) 및 배선(52)을 형성하고, 그 위에 실리콘 질화막(54)을 형성하고, 그 위에 층간 절연막(55)을 형성한다. 이와 같이 하여, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)가 제조된다.
이어서, 본 실시 형태의 작용 효과에 대해서 설명한다.
본 실시 형태에서는, 도 7a 및 도 7b에 나타내는 공정에서, 적층체(20)에 관통 홀(30a)을 형성할 때에 적층체(20)는 붕소 도핑된 실리콘층(72), 비도핑된 실리콘층(73) 및 매우 얇은 실리콘 질화층(78, 79)만을 포함하고, 실리콘 산화막 등의 에칭이 곤란한 막은 포함하지 않는다. 이로 인해, 관통 홀(30)을, 내면이 거의 수직이 되도록 즉, 테이퍼 각이 거의 90°가 되도록 원기둥 형상으로 형성될 수 있고, 관통 홀(30a)의 하부가 상부보다 좁아지지 않는다. 이에 의해, 적층체(20)의 상부에 형성되는 메모리 셀 트랜지스터와 하부에 형성되는 메모리 셀 트랜지스터 사이에, 관통 홀(30a)의 직경을 거의 동등하게 할 수 있고, 관통 홀(30)의 직경의 변동에 기인하는 메모리 셀 트랜지스터의 특성의 변동을 억제할 수 있다. 이 결과, 메모리 셀 트랜지스터의 특성을 균일화할 수 있다.
또한, 본 실시 형태에서는, 도 6a 및 도 6b에 나타내는 공정에 있어서, 붕소 도핑된 실리콘층(72) 및 비도핑된 실리콘층(73)을 적층시킴으로써 적층체(20)를 형성한다. 이로 인해, 도 11a 및 도 11b에 나타내는 공정에 있어서, 습식 에칭을 행할 때에, 양층의 사이에서 높은 에칭 선택비를 실현할 수 있다. 이에 의해 , 후속 공정에서 전극막(21)이 되는 붕소 도핑된 실리콘층(72)을 잔류시킨 채, 비도핑된 실리콘층(73)만을 제거할 수 있다. 이 결과, 완성 후의 장치(1)의 형상 안정성이 양호해서, 메모리 셀 트랜지스터의 특성이 균일하다.
또한, 본 실시 형태에서는, 도 6a 및 도 6b에 나타내는 공정에 있어서, 붕소 도핑된 실리콘층(72)과 비도핑된 실리콘층(73) 사이에 실리콘 질화층(78 또는 79)을 개재시킨다. 이는, 붕소 도핑된 실리콘층(72) 및 비도핑된 실리콘층(73)을 형성하기 위한 CVD 처리에 수반하는 가열에 의해, 붕소 도핑된 실리콘층(72) 내의 붕소가 비도핑된 실리콘층(73)에 확산하는 것을 방지할 수 있다. 이에 의해, 붕소 도핑된 실리콘층(72)의 두께가 증가하고, 붕소 농도가 저하하는 것을 방지할 수 있고, 전극막(21)의 막 두께 및 도전성이 변동하는 것을 방지할 수 있다. 즉, 메모리 셀 트랜지스터의 게이트 전극으로서 기능하는 전극막(21)의 막 두께가 균일해지기 때문에, 메모리 셀 트랜지스터의 게이트 길이가 균일이 되고, 임계값 전압의 분포를 작게 할 수 있다. 이에 의해, 메모리 셀 트랜지스터의 특성을 균일화할 수 있다.
또한, 상술한 바와 같이, 본 실시 형태에서는, 도 11a 및 도 11b에 나타내는 공정에 있어서, 전극막(21)을 균일하게 형성할 수 있다. 이에 의해, 전극막(21)의 상하에 형성되는 2군데의 간극(76)의 크기, 즉, 게이트간 거리도 균일해질 수 있다. 일반적으로, 라인 앤 스페이스 구조의 라인 부분에 작용하는 표면 장력의 영향은, 그 라인을 개재하는 2군데의 스페이스의 형상이 균일해짐에 따라 작아진다. 이로 인해, 본 실시 형태에 따르면, 게이트 전극(21)에 작용하는 표면 장력의 영향을 작게 할 수 있다.
또한, 본 실시 형태에서는, 붕소 도핑된 실리콘층(72)과 비도핑된 실리콘층(73) 사이에, 붕소 도핑된 실리콘층(72)보다도 소수성이 강한, 소수층으로서 기능하는 실리콘 질화층(78 또는 79)을 개재한다. 이에 의해, 도 11a 및 11b에 나타내는 공정에 있어서 습식 에칭을 행하고, 그 후 건조시켰을 때에, 에칭 수용액의 표면 장력이 붕소 도핑된 실리콘층(72)에 미치는 영향을 억제할 수 있다. 이 결과, 건조 공정에 있어서 적층체(20)의 내부 구조가 손상을 받는 것을 방지할 수 있다. 예를 들어, 붕소 도핑된 실리콘층(72)이 만곡되는 것을 방지할 수 있다. 이는 또한 메모리 셀 트랜지스터의 특성을 균일화할 수 있다.
이와 같이, 본 실시 형태에 따르면, 형상 안정성이 높고, 메모리 셀 트랜지스터의 특성이 균일한 불휘발성 반도체 기억 장치(1)를 용이하게 제조할 수 있다.
이어서, 본 실시 형태의 비교예에 대해서 설명한다.
도 18a 내지 도 19b는, 본 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 도면이며, 각 도의 a는 공정 평면도이며, 각 도의 b는 a에 나타내는 A-A'선에 의한 공정 단면도이다.
본 비교예는, 전술한 제1 실시 형태와 비교하여, 붕소 도핑된 실리콘층(72)과 비도핑된 실리콘층(73) 사이에 실리콘 질화층(78, 79)을 개재시키지 않고 있는 점이 상이하다.
보다 구체적으로, 도 18a 및 도 18b에 나타낸 바와 같이, 실리콘 기판(11) 위에 실리콘 산화막(13) 및 백 게이트 전극(14)을 형성하고, 백 게이트 전극(14)의 상면에 오목부(15)를 형성한다. 그 후, 오목부(15) 내에 실리콘 질화물로 이루어지는 희생재(81)를 매립하고, 전체면에 실리콘 산화막(17)을 성막한다. 이어서, 붕소 도핑된 실리콘층(72) 및 비도핑된 실리콘층(73)을 교대로 적층시킴으로써, 적층체(120)를 형성한다. 이때, 붕소 도핑된 실리콘층(72)은 예를 들어 온도를 420℃로 하는 CVD법에 의해 성막하고, 비도핑된 실리콘층(73)은 예를 들어 온도를 525℃로 하는 CVD법에 의해 성막한다. 또한, 성막후에 질화 처리는 실시하지 않고, 따라서, 붕소 도핑된 실리콘 층(72)과 비도핑된 실리콘층(73) 사이에, 실리콘 질화층은 형성하지 않는다. 이로 인해, 특히 비도핑된 실리콘층(73)을 형성할 때의 열에 의해, 붕소 도핑된 실리콘층(72) 중의 붕소가 비도핑된 실리콘층(73)에 확산하고, Z 방향에서의 붕소 농도 프로파일이 넓어진다. 또한, 적층체(120)의 하층 부분이 빠른 시기에 형성되기 때문에, 그 후 열처리를 받는 횟수가 많아지고, 붕소의 확산이 진행한다. 이후의 공정은, 전술한 제1 실시 형태와 마찬가지이다.
이에 의해, 도 19a 및 도 19b에 나타낸 바와 같이, 슬릿(74)을 통한 습식 에칭에 의해 비도핑된 실리콘층(73)을 제거하는 공정에 있어서, 붕소가 확산함으로써 에칭후의 잔존 부분이 확장되는 작용과, 붕소 도핑된 실리콘층(72)의 붕소 농도가 저하함으로써 에칭 선택비가 저하하는 작용이 혼합해서 발생하는 습식 에칭의 정밀도가 저하한다. 이 결과, 습식 에칭 후에 잔류하는 붕소 도핑된 실리콘층(72)의 두께가 변동하고, 게이트 전극의 게이트 길이가 변동한다. 또한, 붕소 도핑된 실리콘층(72)의 두께가 변동함으로써, 간극(76)의 크기도 변동한다. 이에 의해, 붕소 도핑된 실리콘층(72)(전극막(21))에 작용하는 표면 장력의 영향이 커진다.
또한, 습식 에칭 시에서는, 친수성의 붕소 도핑된 실리콘층(72)이 에칭 수용액에 노출된다. 이로 인해, 그 후의 건조 공정에 있어서, 에칭 수용액의 표면 장력의 영향을 강하게 받는다. 이에 의해, 적층체(120)의 내부 구조가 파괴될 가능성이 있다. 구체적으로는, 에칭 수용액의 표면 장력이 붕소 도핑된 실리콘층(72)의 자체 중량에 겹치는 것에 의해, 붕소 도핑된 실리콘층(72)이 변형해서 만곡되거나, 인접하는 붕소 도핑된 실리콘층(72)이 서로 접촉할 경우가 있다. 이 결과, 메모리 셀 트랜지스터의 특성이 불균일해지거나, 메모리 셀 트랜지스터로 기능하지 않게 될 가능성이 있다.
이어서, 본 발명의 제2 실시 형태에 대해서 설명한다.
도 20은, 본 실시 형태에 관한 불휘발성 반도체 기억 장치에서의 전극막간의 부분을 예시하는 일부를 확대한 단면도이다.
본 실시 형태에 관한 불휘발성 반도체 기억 장치(2)(이하, 간단히 "장치(2)"라고도 언급함)의 전체적인 구성은, 도 1의 (a) 내지 도 1의 (c) 및 도 2에 도시하는 장치(1)의 구성과 마찬가지다. 그러나, 장치(2)에서는, 도 20에 나타낸 바와 같이, 절연막(22)(도 3 참조)이 배치되어 있지 않고, 전극막(21) 사이의 부분에 블록 절연막(35)이 침입한다. 즉, 장치(2)에서는, 블록 절연막(35)이 관통 홀(30)의 내면상에서 전극막(21)의 상하면 위에 연장하고, 전극막(21)을 분할하는 절연 판재(24)(도 1의 (a) 내지 도 1의 (c) 참조)까지 도달한다.
블록 절연막(35)에 있어서, 전극막(21)의 상면 위에 배치된 부분과, 이 전극막(21)의 한 레벨 위에 배치된 다른 전극막(21)의 하면 위에 배치된 부분은 서로 접하고 있어, 그 접촉면에는 심(34a)이 형성된다. 이에 의해, Z 방향에 인접하는 전극막(21) 사이의 공간은, 블록 절연막(35)에 의해 충전되어 있다. 또한, 하나의 관통 홀(30)의 내면 상에서 전극막(21)의 상하면 위에 연장함으로써 전극막(21) 사이의 공간으로 관통한 블록 절연막(35)과, 인접하는 관통 홀(30)의 내면 상에서 같은 전극막(21)의 상하면 위에 연장함으로써 동일한 전극막(21) 사이의 공간으로 관통하는 블록 절연막(35)은 서로 접하고, 그 접촉면에는 심(34b)이 형성된다. 심(34a, 34b)에서는, 블록 절연막(35)의 마이크로 구조가 불연속이 되고, 심(34a, 34b)을 포함하는 단면에 대하여 화학 처리 등을 실시함으로써, 심(34a, 34b)을 관찰할 수 있다. 또한, 블록 절연막(35) 위에 형성된 전하 축적막(36) 및 터널 절연막(37)은, 전극막(21) 사이의 간극(76) 내를 관통하지 않는다. 본 실시 형태에서의 상기한 구성 이외의 구성은, 전술한 제1 실시 형태와 마찬가지이다.
도 21a 내지 도 30b는, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 도면이며, 각 도의 a는 공정 평면도이며, 각 도의 b는 a에 나타내는 A-A'선에 의한 공정 단면도이다.
여기서, 도 21a 내지 도 30b는, 메모리 어레이 영역 Rm을 나타내고 있다.
우선, 도 1의 (a) 내지 도 1의 (c)에 나타낸 바와 같이, 전술한 제1 실시 형태와 마찬가지로, 실리콘 기판(11)의 상층 부분에 STI(12)를 선택적으로 형성하고, 주변 회로 영역 Rc에 트랜지스터(61)를 형성하고, 메모리 어레이 영역 Rm에서, 실리콘 기판(11)의 상면 위에 실리콘 산화막(13)을 형성한다.
이어서, 도 21a 및 도 21b에 나타낸 바와 같이, 메모리 어레이 영역 Rm에서, 붕소가 도핑된 폴리실리콘으로 이루어지는 백 게이트 전극(14)을 형성하고, 백 게이트 전극(14)의 상면에 오목부(15)를 형성한다.
이후의 공정은, 전술한 제1 실시 형태와는 상이하다.
즉, 도 22a 및 도 22b에 나타낸 바와 같이, 오목부(15)의 내면 위에 실리콘 산화막(16)을 형성한다. 이어서, 전체면에 불순물이 도핑되지 않은 실리콘(비도핑된 실리콘)을 퇴적시켜서, 전체면 에칭을 행한다. 이에 의해, 비도핑된 실리콘을 백 게이트 전극(14)의 상면 상에서 제거하고, 오목부(15) 내에 잔류시킨다. 이 결과, 백 게이트 전극(14)의 상면에서의 오목부(15) 사이의 영역이 노출되고, 오목부(15) 내에 비도핑된 실리콘재(71)가 매립된다.
이어서, 도 23a 및 도 23b에 나타낸 바와 같이, 백 게이트 전극(14) 상의 전체면에 실리콘 산화막(17)을 성막한다. 이어서, 전술의 제1 실시 형태와 같은 방법에 의해, 적층체(20)를 형성한다. 보다 구체적으로, 예를 들어 CVD법에 의해 붕소 도핑된 실리콘층(72)을 퇴적시켜, 예를 들어 질화 처리에 의해 실리콘 질화층(78)을 형성하고, 예를 들어 CVD법에 의해 비도핑된 실리콘층(73)을 퇴적시켜, 예를 들어 질화 처리에 의해 실리콘 질화층(79)을 형성하는 일련의 공정을, 소정의 횟수 반복한다. 여기서, 전술한 제1 실시 형태와 마찬가지로, 실리콘 질화층(78, 79)이 붕소의 확산 방지층으로서 기능한다.
이어서, 도 24a 및 도 24b에 나타낸 바와 같이, 포토리소그래피 및 에칭을 행함으로써, 적층체(20)에 그 상면측에서 X 방향으로 연장되는 복수 개의 슬릿(74)을 형성한다. 각 슬릿(74)은, 적층체(20)를 Z 방향으로 관통하고, 실리콘 산화막(17)은 관통하지 않고, 오목부(15)의 Y 방향 중앙부의 바로 위 영역을 통과하도록 형성한다. 이에 의해, 붕소 도핑된 실리콘층(72)을 복수 개의 전극막(21)으로 분할한다.
이어서, 도 25a 및 도 25b에 나타낸 바와 같이, 전체면에 실리콘 산화물 등의 절연 재료를 퇴적시킨다. 여기서, 이 절연 재료는 슬릿(74) 내에도 매립된다. 그 후, 전체면 에칭을 실시하고, 적층체(20)의 상면 상에서 절연 재료를 제거하고, 슬릿(74) 내에 잔류시킨다. 이에 의해, 슬릿(74) 내에 X 방향 및 Z 방향으로 퍼지는 판 형상의 절연 판재(24)가 형성된다. 또한, 적층체(20)의 상면에서는, 최 상단의 전극막(21)이 노출한다.
이어서, 도 26a 및 도 26b에 나타낸 바와 같이, 적층체(20) 위에 실리콘 산화막(26)을 성막하고, 그 상에 붕소 도핑된 폴리실리콘 막(75)을 성막한다.
이어서, 도 27a 및 도 27b에 나타낸 바와 같이, 포토리소그래피 및 에칭에 의해, 붕소 도핑된 폴리실리콘 막(75), 실리콘 산화막(26) 및 적층체(20)를 관통하도록, Z 방향으로 연장되는 복수 개의 관통 홀(30)을 형성한다. 관통 홀(30)은, 건식 에칭에 의해 일괄로 형성된다. 관통 홀(30)은 X 방향 및 Y 방향을 따라서 매트릭스 형상으로 배열시켜, Y 방향에 인접하는 한 쌍의 관통 홀(30)을, 오목부(15)의 Y 방향 양단부에 도달시킨다. 이에 의해, 1개의 오목부(15)의 양단부에 한 쌍의 관통 홀(30)이 연통되어서, U자 홀(31)이 형성된다.
이어서, 도 28a 및 도 28b에 나타낸 바와 같이, 관통 홀(30)을 통해서 습식 에칭을 행한다. 이 습식 에칭은, 예를 들어, 알카리성의 에칭 수용액을 사용해서 행한다. 이에 의해, 적층체(20) 내의 비도핑된 실리콘층(73)(도 27b 참조) 및 오목부(15) 내의 비도핑된 실리콘재(71)(도 27b 참조)가 제거된다. 이 결과, Z 방향에서의 전극막(21) 사이에 간극(76)이 형성된다. 여기서, 전극막(21)은 판 형상의 절연 판재(24)에 의해 지지된다. 도 28b에서는, 전극막(21)에서의 U자 홀(31) 사이에 위치하는 부분은 공중에 떠 있는 것처럼 도시된다. 그러나, 실제로는, X 방향(도 28b에서는 지면에 대하여 수직인 방향)으로 어긋난 위치에서, 전극막(21)에서의 절연 판재(24)에 접합한 부분과 연결된다.
이어서, 적층체(20)를 건조시킨다. 이에 의해, 간극(76) 내로부터도 에칭 수용액이 제거된다. 여기서, 전술한 제1 실시 형태와 마찬가지로, 실리콘 질화층(78, 79)이 소수층(23)으로서 기능한다. 이에 의해, 에칭 수용액의 표면 장력이 적층체(20)의 내부 구조에 미치는 영향을 저감할 수 있다.
이어서, 도 29a 및 도 29b 및 도 20에 나타낸 바와 같이, 예를 들어, ALD법에 의해, 실리콘 산화물을 퇴적시킨다. 이 실리콘 산화물은 U자 홀(31) 내에 침입하고, U자 홀(31)의 내면 위에 블록 절연막(35)을 퇴적시킨다. 또한, 실리콘 산화물은 관통 홀(30)을 통해서 간극(76) 내에도 침입하고, 간극(76)의 내면상, 즉, 전극막(21)의 상하면 상 및 절연 판재(24)에서의 간극(76) 내에 노출한 면 위에도 블록 절연막(35)을 퇴적시킨다. 본 실시 형태에서는, 블록 절연막(35)의 퇴적량을, Z 방향에서의 전극막(21) 사이의 거리의 절반 이상으로 한다. 이에 의해, 도 20에 나타낸 바와 같이, 간극(76) 내는 블록 절연막(35)에 의해 완전하게 매립된다. 블록 절연막(35)에서, 전극막(21)의 상면 위에 형성된 부분과, 이 전극막(21)의 한 레벨 위에 배치된 전극막(21)의 하면 위에 형성된 부분이 접촉하고, 양쪽 부분의 접촉면에 심(34a)이 형성된다. 또한, 인접하는 관통 홀(30)을 통해서 동일한 간극(76) 내에 침입한 블록 절연막(35)은 간극(76) 내에서 서로 접촉하고, 그 접촉면에 심(34b)이 형성된다.
이어서, 실리콘 질화물을 퇴적시킨다. 이에 의해, 블록 절연막(35) 위에 전하 축적막(36)이 형성된다. 여기서, 간극(76)은 블록 절연막(35)으로 충전되기 때문에, 전하 축적막(36)은 간극(76) 내로 침입하지 않고, U자 홀(31) 내에만 형성된다. 이어서, 실리콘 산화막을 퇴적시킨다. 이에 의해, 전하 축적막(36) 위에 터널 절연막(37)이 형성된다. 터널 절연막(37)도 간극(76) 내에는 침입하지 않고, U자 홀(31) 내에만 형성된다. 블록 절연막(35), 전하 축적막(36) 및 터널 절연막(37)에 의해, 메모리막(33)이 형성된다.
이어서, U자 홀(31) 내에, 불순물, 예를 들어 인을 함유시킨 폴리실리콘을 매립한다. 이에 의해, U자 홀(31) 내에 U자 필러(38)가 형성된다. U자 필러(38) 중, 관통 홀(30) 내에 배치된 부분이 Z 방향으로 연장되는 실리콘 필러(39)가 되고, 오목부(15) 내에 배치된 부분이 Y 방향으로 연장되는 접속 부재(40)가 된다. 그 후, 전체면에 에칭을 실시하고, 붕소 도핑된 폴리실리콘 막(75) 위에 퇴적된 폴리실리콘, 터널 절연막(37), 전하 축적막(36) 및 블록 절연막(35)을 제거하여, 붕소 도핑된 폴리실리콘 막(75)을 노출시킨다.
이어서, 도 30a 및 도 30b에 나타낸 바와 같이, 포토리소그래피 및 에칭을 행하고, 붕소 도핑된 폴리실리콘 막(75)에 대하여, 그 상면측에서 X 방향으로 연장되는 슬릿(77)을 복수 개 형성한다. 여기서, 슬릿(77)은, X 방향으로 배열된 복수의 관통 홀(30)로부터 이루어지는 열 사이에 형성하여 붕소 도핑된 폴리실리콘 막(75)을 관통시켜서 실리콘 산화막(26)까지 도달시킨다. 이에 의해, 붕소 도핑된 폴리실리콘 막(75)이, X 방향으로 배열된 복수의 관통 홀(30)로부터 이루어지는 열마다 분할되어, X 방향으로 연장되는 복수 개의 제어 전극(27)이 된다. 그 후, 슬릿(77) 내에 실리콘 산화물을 매립한다.
이후의 공정은, 전술한 제1 실시 형태와 마찬가지이다. 보다 구체적으로, 도 1의 (a) 내지 도 1의 (c) 및 도 2에 도시한 바와 같이, 적층체(20)의 단부를 계단 형상으로 가공하고, 적층체(20)를 층간 절연막(42)으로 매립하고, 소스선(47) 및 비트선(51) 등의 배선, 플러그 및 콘택트 등을 형성한다. 이와 같이 하여, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(2)가 제조된다. 본 실시 형태에서의 상기 이외의 제조 방법은, 전술한 제1 실시 형태와 마찬가지이다.
본 실시 형태에 의해서도, 전술한 제1 실시 형태와 같은 효과를 얻을 수 있다. 보다 구체적으로, 관통 구멍(30)의 형성 시에는 적층체(20) 내에 실리콘 산화막 등의 에칭이 곤란한 막이 존재하지 않는다. 이로 인해, 관통 구멍(30)을 균일한 직경으로 형성할 수 있다. 또한, 적층체(20)에 있어서 붕소 도핑된 실리콘층(72) 및 비도핑된 실리콘층(73)을 적층시킴으로써, 그 후의 습식 에칭 공정에 있어서, 높은 에칭 선택비로 비도핑된 실리콘층(73)만을 제거할 수 있다. 또한, 실리콘 질화층(78, 79)이 붕소의 확산 방지층으로서 기능하기 때문에, 적층체(20)에서의 붕소 농도 프로파일이 넓어지지 않는다. 또한, 실리콘 질화층(78, 79)이 소수층으로서 기능하기 때문에, 비도핑된 실리콘층(73)을 제거하기 위한 에칭 수용액의 표면 장력에 의해, 적층체(20)의 내부 구조가 파괴되지 않는다. 이와 같이, 본 실시 형태에 의해서도, 형상 안정성이 높고, 메모리 셀 트랜지스터의 특성이 균일한 불휘발성 반도체 기억 장치를 용이하게 제조할 수 있다.
또한, 본 실시 형태에 따르면, 이러한 효과에 더하여, 도 28a 및 도 28b에 나타내는 공정에 있어서, 비도핑된 실리콘층(73)을 제거한 후, 전극막(21)을 판 형상의 절연 판재(24)에 의해 지지한다. 이로 인해, 본 공정에서의 중간 구조체의 강도가 높고, 취급이 용이하다.
예를 들어, 전술한 각 실시 형태에서는, 질화 처리에 의해 실리콘 질화층(78, 79)을 형성하는 예를 나타냈지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, CVD법에 의해 실리콘 질화층을 퇴적시켜도 좋다. 또한, 전술의 각 실시 형태에서는, 소수층으로서 실리콘 질화막(78, 79)을 형성하는 예를 나타냈지만, 본 발명은 이것에 한정되지 않고, 반도체 프로세스에서 형성 가능한 층이며, 전극막(21)보다도 소수성이 강한 층이면 좋다. 예를 들어, 실리콘 산화층은 통상은 실리콘층보다도 친수성이 강하지만, 건조 전에 적당히 전처리를 함으로써, 실리콘층보다도 소수성이 강한 층으로 할 수 있다. 따라서, 건조 전에 적당히 전처리를 실시한 실리콘 산화층을 소수층으로서 사용하는 것도 가능하다. 또는, 소수층으로서 도전성의 층을 형성하여, 메모리 셀 트랜지스터의 게이트 저항을 저감할 수 있다. 또한, 전술한 실시 형태에서는, 비도핑된 실리콘층(73)을 제거하기 위한 에칭액으로서 알카리성의 에칭액을 사용하는 예를 나타냈지만, 본 발명은 이것에 한정되지 않는다.
또한, 전술의 실시 형태에서는, U자 형상의 U자 필러(38)에 따라 메모리 스트링을 구성하는 예를 나타냈지만, 본 발명은 이것에 한정되지 않는다. 실리콘 기판(11)과 적층체(20) 사이에, 백 게이트 전극(14) 대신 소스선을 배치하고, 적층체(20)의 상방에 배치된 비트선과 적층체(20)의 하방에 배치된 소스선 사이에 I자 형상의 실리콘 필러를 접속하고, 이 실리콘 필러에 따라 메모리 스트링을 구성해도 좋다.
임의의 실시 형태가 설명되었지만, 이러한 실시 형태는 단지 예시적으로 제시된 것으로, 본 발명의 범위를 제한하려는 것은 아니다. 또한, 본 명세서에서 설명한 신규한 장치 및 방법은 다양한 다른 형태로 구현될 수 있고, 또한, 본 발명의 기술 사상 내에서 본 명세서에서 설명된 장치 및 방법의 형태에서의 다양한 생략, 대체 및 변경이 행해질 수 있다. 첨부한 청구범위 및 그 등가물은 본 발명의 기술 범위 및 기술 사상을 유지하기만 하면 이러한 형태 또는 변형을 포함한다.
1 : 불휘발성 반도체 기억 장치
11 : 실리콘 기판
13 : 실리콘 산화막
14 : 백 게이트 전극
15 : 오목부
11 : 실리콘 기판
13 : 실리콘 산화막
14 : 백 게이트 전극
15 : 오목부
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- 불휘발성 반도체 기억 장치의 제조 방법으로서,
불순물이 도핑된 반도체층과 불순물이 도핑되지 않은 반도체층을 교대로 적층시키고, 상기 불순물이 도핑된 반도체층 중 하나와 상기 불순물이 도핑되지 않은 반도체층 중 하나 사이에 상기 불순물이 도핑된 반도체층보다도 소수성이 강한 소수층(hydrophobic layers) 중 하나를 형성함으로써 기판 상에 적층체를 형성하는 공정과,
상기 적층체를 관통하도록, 상기 적층체의 적층 방향으로 연장되는 관통 홀을 형성하는 공정과,
상기 관통 홀 내에 희생재(sacrificial material)를 매립하는 공정과,
상기 적층체의 상기 관통 홀 사이에, 상기 기판의 상면에 평행한 일방향으로 연장되는 슬릿을 형성하여, 상기 불순물이 도핑된 반도체층 각각을 상기 일방향으로 연장되는 복수 개의 부분으로 분할하는 공정과,
상기 슬릿 내에 에칭 수용액을 도입함으로써, 상기 불순물이 도핑되지 않은 반도체층을 제거하는 공정과,
상기 불순물이 도핑된 반도체층 사이로부터 상기 에칭 수용액을 제거하는 공정과,
상기 불순물이 도핑된 반도체층 사이 및 상기 슬릿 내에 절연 재료를 매립하여, 상기 불순물이 도핑된 반도체층 사이에 절연막을 형성하고, 상기 슬릿 내에 절연판을 형성하는 공정과,
상기 관통 홀 내측으로부터 상기 희생재를 제거하는 공정과,
상기 관통 홀 각각의 내면 상에 전하 축적막을 형성하는 공정과,
상기 관통 홀 내에 반도체 재료를 매립함으로써 상기 적층 방향으로 연장되는 반도체 필러를 형성하는 공정을 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제7항에 있어서, 상기 반도체층은 실리콘으로 형성되고,
상기 불순물은 붕소이고,
상기 소수층은 실리콘 질화물로 형성되고,
상기 절연 재료는 실리콘 산화물인, 불휘발성 반도체 기억 장치의 제조 방법. - 제8항에 있어서, 상기 적층체를 형성하는 공정은,
붕소로 도핑된 실리콘을 퇴적시킴으로써, 상기 불순물이 도핑된 반도체층 중 하나를 형성하는 공정과,
질화 처리를 실시함으로써, 상기 불순물이 도핑된 반도체층 중 상기 하나의 상면에 상기 소수층 중 제1 소수층을 형성하는 공정과,
비도핑된 실리콘을 퇴적시킴으로써, 상기 불순물이 도핑되지 않은 반도체층 중 하나를 형성하는 공정과,
질화 처리를 실시함으로써, 상기 불순물이 도핑되지 않은 반도체층 중 상기 하나의 상면에 상기 소수층 중 제2 소수층을 형성하는 공정을 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제9항에 있어서, 상기 질화 처리는 질소 분위기에서 가열함으로써 행하는, 불휘발성 반도체 기억 장치의 제조 방법.
- 제7항에 있어서, 상기 에칭 수용액으로서 알카리성의 에칭 수용액을 사용하는, 불휘발성 반도체 기억 장치의 제조 방법.
- 제7항에 있어서, 상기 에칭 수용액의 제거는 상기 적층체를 건조시킴으로써 행하는, 불휘발성 반도체 기억 장치의 제조 방법.
- 제7항에 있어서, 상기 관통 홀은 건식 에칭에 의해 일괄 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
- 불휘발성 반도체 기억 장치의 제조 방법으로서,
불순물이 도핑된 반도체층과 불순물이 도핑되지 않은 반도체층을 교대로 적층시키고, 상기 불순물이 도핑된 반도체층 중 하나와 상기 불순물이 도핑되지 않은 반도체층 중 하나 사이에 상기 불순물이 도핑된 반도체층보다도 소수성이 강한 소수층 중 하나를 형성함으로써 기판 상에 적층체를 형성하는 공정과,
상기 적층체에, 상기 기판의 상면에 평행한 일방향으로 연장되는 슬릿을 형성하여, 상기 불순물이 도핑된 반도체층 각각을 상기 일방향으로 연장되는 복수 개의 부분으로 분할하는 공정과,
상기 슬릿 내에 절연 재료를 매립해서 절연판을 형성하는 공정과,
상기 적층체 내의 상기 슬릿 사이에, 상기 적층체를 관통하도록 상기 적층체의 적층 방향으로 연장되는 관통 홀을 형성하는 공정과,
상기 관통 홀 내에 에칭 수용액을 도입함으로써, 상기 불순물이 도핑되지 않은 반도체층을 제거하는 공정과,
상기 불순물이 도핑된 반도체층 사이로부터 상기 에칭 수용액을 제거하는 공정과,
상기 불순물이 도핑된 반도체층이 분할된 각 부분의 상하면 위 및 상기 관통 홀의 내면 위에 블록 절연막을 형성하는 공정과,
상기 블록 절연막 상에 전하 축적막을 형성하는 공정과,
상기 전하 축적막 상에 터널 절연막을 형성하는 공정과,
상기 관통 홀 내에 반도체 재료를 매립함으로써, 상기 적층 방향으로 연장되는 반도체 필러를 형성하는 공정을 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제14항에 있어서, 상기 반도체층은 실리콘으로 형성되고,
상기 불순물은 붕소이고,
상기 소수층은 실리콘 질화물로 형성되고,
상기 절연 재료는 실리콘 산화물인, 불휘발성 반도체 기억 장치의 제조 방법. - 제15항에 있어서, 상기 적층체를 형성하는 공정은,
붕소로 도핑된 실리콘을 퇴적시킴으로써, 상기 불순물이 도핑된 반도체층 중 하나를 형성하는 공정과,
질화 처리를 실시함으로써, 상기 불순물이 도핑된 반도체층 중 상기 하나의 상면에 상기 소수층 중 제1 소수층을 형성하는 공정과,
비도핑된 실리콘을 퇴적시킴으로써, 상기 불순물이 도핑되지 않은 반도체층 중 하나를 형성하는 공정과,
질화 처리를 실시함으로써, 상기 불순물이 도핑되지 않은 반도체층 중 상기 하나의 상면에 상기 소수층 중 제2 소수층을 형성하는 공정을 포함하는, 불휘발성 반도체 기억 장치의 제조 방법. - 제16항에 있어서, 상기 질화 처리는 질소 분위기에서 가열함으로써 행하는, 불휘발성 반도체 기억 장치의 제조 방법.
- 제14항에 있어서, 상기 에칭 수용액으로서 알카리성의 에칭 수용액을 사용하는, 불휘발성 반도체 기억 장치의 제조 방법.
- 제14항에 있어서, 상기 에칭 수용액의 제거는 상기 적층체를 건조시킴으로써 행하는, 불휘발성 반도체 기억 장치의 제조 방법.
- 제14항에 있어서, 상기 관통 홀은 건식 에칭에 의해 일괄 형성되는, 불휘발성 반도체 기억 장치의 제조 방법.
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