JPH10161149A - 表示装置用アレイ基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 製造歩留りを低下させることなく、高い生産
性が確保される表示装置用アレイ基板を提供する。 【解決手段】 走査線(111) と、この上の第１絶縁膜(1
15),(117) 、この上の半導体膜(120) 、半導体膜(120)
に電気的に接続されるソース電極(126b)及びドレイン電
極(126a)とを含む薄膜トランジスタ(112) と、ドレイン
電極(126a)から導出されて走査線(111) と略直交する信
号線(110) と、ソース電極(126b)と電気的に接続される
画素電極(131) とを備え、画素電極(131) は少なくとも
信号線(110) 上に配置される第２絶縁膜(127) を介して
ソース電極(126b)に電気的に接続され、かつ、前記ドレ
イン電極(126a)の上面及び信号線(110) の上面を前記画
素電極(131) と同一の材料で覆うものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板の製造
方法に関する。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置された光透過型のアクティブマトリクス型の液晶表示
装置を例にとり説明する。アクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板との間に配向膜を介
して液晶層が保持されて成っている。アレイ基板は、ガ
ラスや石英等の透明絶縁基板上に複数本の信号線と走査
線とが格子状に配置され、各交点部分にアモルファスシ
リコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体
薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称す
る。）が接続されている。そしてＴＦＴのゲート電極は
走査線に、ドレイン電極は信号線にそれぞれ電気的に接
続され、さらにソース電極は画素電極を構成する透明導
電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接
続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】

【発明が解決しようとする課題】上記アレイ基板の製造
において、ＩＴＯのパターン加工にはウェットエッチン
グを従来用いていたが、パターン加工精度や下地の選択
性を向上するために、最近はＨＩ（ヨウ化水素）ガス等
によるドライエッチングの導入が検討されている。

【０００６】しかしながら、このドライエッチング時に
はＡｌやＭｏ等から成る配線は殆ど腐蝕されないが、ド
ライエッチング後、レジスト剥離処理までの放置時間が
長いと、アレイ基板上の残留ＨＩが吸湿し、ヨウ化水素
酸となって配線を腐蝕してしまう。この腐蝕により、ア
レイ基板の完成後の試験においては、ＴＦＴの特性不良
や信号線オープン、線間ショート不良が多発してしま
う。

【０００７】そこで本発明は上記問題点に鑑みて成され
たもので、製造歩留りを低下させることなく、高い生産
性が確保される表示装置用アレイ基板の製造方法を提供
することを目的としている。

【０００８】

【課題を解決するための手段】本発明の請求項１の表示
装置用アレイ基板の製造方法は、基板上に配置される走
査線と、この上に配置される第１絶縁膜と、この絶縁膜
上に配置される半導体膜と、前記半導体膜に電気的に接
続されるソース電極及びドレイン電極とを含む薄膜トラ
ンジスタと、前記ドレイン電極から導出されて前記走査
線と略直交する信号線と、前記ソース電極に電気的に接
続される画素電極とを備えた表示装置用アレイ基板の製
造方法であって、電極薄膜をドライエッチングにてパタ
ーニングして前記画素電極を形成するに際し、前記ソー
ス電極、前記ドレイン電極又は前記信号線はエッチング
ガスに曝されないことを特徴としている。

【０００９】上記の製造方法であると、ソース電極、ド
レイン電極又は信号線はエッチングガスに曝されないた
め、ドライエッチングを行った際の例えばヨウ化水素酸
により腐蝕されることがない。

【００１０】

【発明の実施の形態】以下、本発明の実施例の液晶表示
装置(1) について図１から図１４に基づいて説明する。

【００１１】この液晶表示装置(1) は、カラー表示が可
能な光透過型であって、図３に示すように、アレイ基板
(100) と対向基板(200) との間にポリイミド樹脂から成
り、互いに直交する方向に配向処理が成された配向膜(1
41),(241) を介して、ツイスト・ネマチック（ＴＮ）液
晶が保持されている。また、アレイ基板(100) と対向基
板(200) との外表面には、それぞれ偏光板(311)(313)が
貼り付けられて構成されている。

【００１２】図１は、アレイ基板(100) の概略平面図を
示すものであり、図中の下側が液晶表示装置(1) の画面
上側に位置するものであって、図中下側から上側に向か
って走査線が順次選択されるものである。

【００１３】アレイ基板(100) は、ガラス基板(101) 上
に配置される４８０本のＡｌ−Ｙ合金から成る走査線(1
11) を含み、各走査線(111) の一端は、ガラス基板(10
1) の一端辺(101a)側に引き出され、斜め配線部(150)
を経て走査線パッド(152) に電気的に接続される。ここ
では、走査線(111) をＡｌ−Ｙ合金で構成したが、Ｍｏ
−Ｔａ合金、Ｍｏ−Ｗ合金あるいはＡｌあるいはその合
金などで構成してもかまわない。

【００１４】アレイ基板(100) は、ガラス基板(101) 上
に走査線(111) と略直交する１９２０本のＡｌ−Ｙ合金
から成る信号線(110) を含み、各信号線(110) はガラス
基板(101) の他の一端辺(101b)側に引き出され、斜め配
線部(160) を経て信号線パッド(162) に電気的に接続さ
れる。ここでは、信号線(110) をＡｌ−Ｙ合金で構成し
たが、Ｍｏ−Ｔａ合金、Ｍｏ−Ｗ合金、Ａｌあるいは、
その合金などで構成してもかまわない。

【００１５】この走査線(111) と信号線(110) との交点
部分近傍には、ＴＦＴ(112) が配置されている。また、
このＴＦＴ(112) に接続されるＩＴＯから成る画素電極
(131) が、走査線(111) 及び信号線(110) 上に層間絶縁
膜(127) を介して配置されている。この層間絶縁膜(12
7) としては、窒化シリコン膜や酸化シリコン膜等の無
機絶縁膜あるいはアクリル系等の有機樹脂被膜で構成す
ることができるが、これら無機絶縁膜と有機樹脂被膜と
の多層膜で構成することにより、表面平滑性並びに層間
絶縁性はより一層向上される。

【００１６】また、信号線パッド(162) 、斜め配線部(1
60) 、信号線(110) の上面、走査線パッド(152) 、斜め
配線部(150) 、信号線(110) から連続して設けられてい
るドレイン電極(126a)の上面を覆うように、層間絶縁膜
(127) を介して画素電極(131) と同一の材料よりなる保
護膜(131a)(131b)(131c)が形成されている。この保護膜
(131) が形成された状態を示したのが図２の平面図であ
る。この図において、斜線の部分で示したところが保護
膜(131) を形成した部分である。

【００１７】（ＴＦＴ領域の構造）ＴＦＴ(112) 領域の
構造について説明する。

【００１８】各走査線(111) は、隣り合う画素電極(13
1) の信号線(110) に沿う端辺(131a),(131b) と重複す
るように細線状に延在される延在領域（113)を含む。画
素電極(131) と、画素電極(131) に対応する走査線(11
1) に対して前段の走査線(111)からの延在領域（113)と
の重複領域（ＯＳ）は、図７に示すように、第１ゲート
絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁膜
(127) を介して互いに重複され、この重複領域（ＯＳ）
により補助容量（Ｃｓ）が構成される。また、この実施
例では、画素電極(131) は前段の走査線(111) 自体とも
第１ゲート絶縁膜(115) 、第２ゲート絶縁膜(117) 及び
層間絶縁膜(127) を介して互いに重複され、この重複領
域でも補助容量（Ｃｓ）が構成される。

【００１９】そして、図３に示すように、信号線(110)
と連続して設けられるドレイン電極(126a)の上面には、
層間絶縁膜(127) を介して画素電極(131) と同一の材料
よりなる保護膜(131c)が設けられている。

【００２０】このアレイ基板(100) に対向する対向基板
(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(12
1) 領域、信号線(110) 及び走査線(111) と画素電極(13
1) との間隙を遮光するマトリクス状の樹脂性の遮光膜
(211) を含む。また、画素電極(131) に対応する領域に
は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラー
フィルタ(221) が配置され、この上に透明電極材料から
成る対向電極(231) が配置されて構成される。

【００２１】以上のように、この液晶表示装置(1) のア
レイ基板(100) によれば、信号線(110) 及び走査線(11
1) と画素電極(131) との間には、層間絶縁膜(127) 、
あるいは第１及び第２ゲート絶縁膜(115),(117) 及び層
間絶縁膜(127) がそれぞれ配置されているので、画素電
極(131) を各配線(110),(111) に対して充分に近接、も
しくは重畳して配置することができ、これにより高開口
率化を実現することができる。

【００２２】また、この実施例によれば、補助容量（Ｃ
ｓ）が画素電極(131) と、この画素電極(131) と隣接す
る走査線(111) から延在される延在領域(113) との間で
形成されるので、別途補助容量線等を配置する必要がな
く、一層の高開口率化が可能となる。特に、この実施例
では、ＴＦＴ(112) は、走査線(111) から信号線(110)
に沿って導出される領域をゲート電極として構成される
ため、画素電極(131)は前段の走査線(111) 自体にも重
畳させることができる。これにより、十分な補助容量
（Ｃｓ）の確保と高開口率化が同時に達成される。

【００２３】そして、画素電極(131) と走査線(111) 及
び延在領域(113) との間には、３種類の絶縁膜(115),(1
17),(127) がそれぞれ積層配置されているので、本実施
例の構造に起因した層間ショート等の発生も極めて軽減
される。

【００２４】ところで、この実施例では、画素領域が、
対向基板(200) に配置される遮光膜(211) ではなくアレ
イ基板(100) 上の走査線(111) 及びその延在領域(113)
によって画定される。従って、アレイ基板(100) と対向
基板(200) との合わせ精度によらず、走査線(111) をパ
ターニングする第１のマスクパターンと画素電極(131)
をパターニングする第５のマスクパターンとの合わせ精
度によってのみ決定されるので、アレイ基板(100) との
対向基板(200) との合わせずれを考慮して遮光膜(211)
幅にマージンを設ける必要がないので、更なる高開口率
の実現が可能となる。

【００２５】さらに、画素領域を画定するため、走査線
(111) の延在領域(113) を画素電極(131) の信号線(11
0) に沿う端辺(132)(133)に沿って十分に延在させて
も、この実施例によれば、画素電極(131) と走査線(11
1) の延在領域(113) との間には第１ゲート絶縁膜(115)
及び第２ゲート絶縁膜(117) の他に層間絶縁膜(127)
が配置されているので、生産性を損なうことなく補助容
量（Ｃｓ）の大幅な増大を抑えることができる。

【００２６】また、図６に示すように、信号線(110) の
輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭
が一致している。さらに詳しくは、信号線(110) と走査
線(111) との交差部には、必ず第１乃至第２ゲート絶縁
膜(115),(117) の他に低抵抗半導体膜(124a)及び半導体
膜(120) が積層されている。このため、各パターニング
に際してマスクずれが生じても、信号線(110) と走査線
(111) との間の容量変動がなく、このため製品間で走査
線容量あるいは信号線容量の変動が軽減される。また、
信号線(110) と走査線(111) との交差部における静電
気、プロセス中でのゴミ、あるいは各絶縁膜(115),(11
7) のピンホールに起因する層間ショートも抑えられ、
これにより高い製造歩留まりが確保できる。

【００２７】さらに、図７に示すように、信号線(110)
の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪
郭が一致しているので、従来の如く別工程でパターニン
グされるのとは異なり、各パターニングに際してマスク
ずれが生じても、信号線(110) と走査線(111) の延在領
域(113) との間に生じる容量変動も十分に抑えることが
できる。

【００２８】また、信号線(110) と走査線(111) の延在
領域(113) とを重畳、即ち図７において信号線(111) を
介して隣接して配置される延在領域(113) を信号線(11
1) 下において接続する構造としても、信号線(110) と
走査線(111) の延在領域(113)との間には、各絶縁膜(11
5),(117) の他に半導体膜(120) が必ず配置されるの
で、静電気、プロセス中でのゴミ、あるいは各絶縁膜(1
15),(117) のピンホールに起因する層間ショートも抑え
られ、これにより高い製造歩留まりが確保できる。そし
て、このように信号線(111) と隣接する画素電極(131)
下に延在領域(113)を配する構成により、信号線(111)
と画素電極(131) との間の容量結合が延在領域(113) に
よってシールドされ、画素電極(131) の電位が信号線(1
11) の電位によって受ける影響を軽減できる。しかも、
信号線(111) と絶縁膜(115) ，(117)との間に配置され
る半導体膜(120) 及び低抵抗半導体膜(124a)の輪郭線が
信号線(111) の輪郭線と一致している。これらの理由か
ら、信号線(111) と画素電極(131) とを充分に近接配置
することができ、これにより一層の高開口率化が達成さ
れる。

【００２９】（走査線の外周部付近の構造）走査線(11
1) の外周部付近の構造について、図１及び図４に基づ
いて説明する。

【００３０】Ａｌ−Ｙ合金から成る走査線(111) は、ガ
ラス基板(101) の一端辺(101a)側に引き出され、斜め配
線部(150) 及び走査線パッド(152) に導かれる下層配線
部(111a)を形成している。

【００３１】斜め配線部(150) においては、走査線(11
1) から延在される下層配線部(111a)上には２層の絶縁
膜(115),(117) が積層配置されている。また、この２層
の絶縁膜(115),(117) の上には、半導体被膜(119) 、低
抵抗半導体被膜(123) 及び信号線(110) と同一工程で同
一材料であるＡｌ−Ｙ合金膜からなる上層配線部(125a)
が積層され、この上層配線部(125a)の上には層間絶縁膜
(127) が配置されている。この層間絶縁膜(127) の上面
には、画素電極(131) と同一の材料よりなる保護膜(131
a)が設けられている。

【００３２】そして、この斜め配線部(150) の基部にお
いては、一対を成す第１コンタクトホール(153) と第２
コンタクトホール(154) とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131) と同一工程で同一材
料であるＩＴＯからなる保護膜(131a)によって走査線(1
11) から延在される下層配線部(111a)と上層配線部(125
a)とが第１コンタクトホール(153) 及び第２コンタクト
ホール(154) を介して電気的に接続されている。この保
護膜(131a)は、斜め配線部(150) の上面に設けられた保
護膜と連続して設ける。

【００３３】第２コンタクトホール(154) は、下層配線
部(111a)の主表面の一部を露出するように２層の絶縁膜
(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(1
23)及び上層配線部(125a)を貫通する開口であって、第
１コンタクトホール(153) は上層配線部(125a)の主表面
の一部を露出するように層間絶縁膜(127) を貫通する開
口である。

【００３４】また、走査線パッド(152) においては、や
はり一対を成す第１コンタクトホール(155) と第２コン
タクトホール(156) とがそれぞれ配線方向に沿って近接
して配置され、画素電極(131) と同一工程で同一材料で
あるＩＴＯからなる保護膜(131a)によって走査線(111)
の下層配線部(111a)と上層配線部(125a)とが第１コンタ
クトホール(155) 及び第２コンタクトホール(156) を介
して電気的に接続されている。この保護膜(131a)は、斜
め配線部(150) に設けられた保護膜(131a)と連続して設
ける。

【００３５】第２コンタクトホール(156) は、上述した
第２コンタクトホール(154) と同様に、下層配線部(111
a)の主表面の一部を露出するように２層の絶縁膜(115),
(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 及
び上層配線部(125a)を貫通する開口であって、第１コン
タクトホール(155) は上述の第１コンタクトホール(15
3) と同様に上層配線部(125a)の主表面の一部を露出す
るように層間絶縁膜(127) を貫通する開口である。

【００３６】これにより、走査線(111) の斜め配線部(1
50) は、互いに別工程でパターニングされる信号線(11
0) と同一材料で同一工程で作製されるＡｌ−Ｙ合金膜
からなる上層配線部(125a)とＡｌ−Ｙ合金膜よりなる走
査線(111) から延在される下層配線部(111a)との積層構
造で構成され、この２層によって斜め配線部(150) の基
部と走査線パッド(152) とが電気的に接続される。

【００３７】このため、斜め配線部(150) において、上
層配線部(125a)または下層配線部(111a)の一方が断線し
ても、他方が接続されているため、斜め配線部(150) で
の断線不良が極めて軽減される。

【００３８】また、斜め配線部(150) 、この斜め配線部
(150) の基部及び走査線パッド(152) の上面は保護膜(1
31a)によって覆われているため、たとえ層間絶縁膜(12
7) にピンホール等が存在していても、その下層にある
上層配線部(125a)が製造工程で腐蝕されたりすることが
ない。

【００３９】なお、この実施例では、第２コンタクトホ
ール(156) の領域、即ち下層配線部(111a)と保護膜(131
a)との積層領域が主として走査線パッド(152) の接続領
域として機能する。

【００４０】（信号線の外周部付近の構造）信号線(11
0) の外周部付近の構造について、図１及び図５に基づ
いて説明する。

【００４１】走査線(111) と同一工程で同一材料から成
るＡｌ−Ｙ合金膜から成る下層配線部(111b)が、各信号
線(110) に対応してガラス基板(101) の一端辺(101b)側
の信号線(110) の斜め配線部(160) 及び信号線パッド(1
62) に配置されている。

【００４２】斜め配線部(160) においては、下層配線部
(111b)の上には、２層の絶縁膜(115),(117) が配置され
ている。また、この２層の絶縁膜(115),(117) の上に、
半導体被膜(119) 、低抵抗半導体被膜(123) 及び信号線
(110) から延在されるＡｌ−Ｙ合金膜からなる上層配線
部(125b)（信号線(110) ）が積層され、この上層配線部
(125b)上には層間絶縁膜(127) が配置されている。さら
にこの層間絶縁膜(127) の上には画素電極(131) と同一
の材料よりなる保護膜(131b)が覆うように形成されてい
る。

【００４３】そして、この斜め配線部(160) の基部にお
いては、一対を成す第１コンタクトホール(163) と第２
コンタクトホール(164) とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131) と同一工程で同一材
料であるＩＴＯからなる保護膜(131b)によって信号線(1
10) から延在される上層配線部(125b)と下層配線部(111
b)とが電気的に接続されている。そして、この保護膜(1
31b)は、斜め配線部(160) の上面に設けられた保護膜(1
31b)と連続して設けている。

【００４４】なお、第２コンタクトホール(164) は、下
層配線部(111b)の主表面の一部を露出するように２層の
絶縁膜(115),(117) 、半導体被膜(119) 、低抵抗半導体
被膜(123) 及び上層配線部(125b)を貫通する開口であっ
て、第１コンタクトホール(163) は上層配線部(125b)の
主表面の一部を露出するように層間絶縁膜(127) を貫通
する開口である。

【００４５】また、信号線パッド(162) においては、や
はり一対を成す第１コンタクトホール(165) と第２コン
タクトホール(166) とがそれぞれ配線方向に近接して配
置され、画素電極(131) と同一工程で同一材料であるＩ
ＴＯからなる保護膜(131b)によって信号線(110) から延
在される上層配線部(125b)と下層配線部(111b)とが電気
的に接続されている。そして、この保護膜(131b)は斜め
配線部(160) の上面に設けられた保護膜(131b)と連続し
て設けられている。

【００４６】なお、第２コンタクトホール(166) は、上
述した第２コンタクトホール(164)と同様に、下層配線
部(111b)の主表面の一部を露出するように２層の絶縁膜
(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(1
23) 及び上層配線部(125b)を貫通する開口であって、第
１コンタクトホール(165) は上述の第２コンタクトホー
ル(163) と同様に上層配線部(125b)の主表面の一部を露
出するように層間絶縁膜(127) を貫通する開口である。

【００４７】これにより、斜め配線部(160) において
は、Ａｌ−Ｙ合金膜よりなる信号線(110) から延在され
る上層配線部(125b)と走査線(111) と同一工程で同一材
料であるＡｌ−Ｙ合金膜から成る下層配線部(111b)とが
積層配置され、この２層によって、斜め配線部(160) の
基部と信号線パッド(162) を電気的に接続している。

【００４８】そのため、斜め配線部(160) において、Ａ
ｌ−Ｙ合金膜よりなる上層配線部(125b)またはＡｌ−Ｙ
合金膜から成る下層配線部(111b)の一方が断線しても、
他方が接続されているため、斜め配線部(160) に断線不
良が生じることが軽減される。

【００４９】さらに、斜め配線部(160) 、この斜め配線
部(160) の基部及び信号線パッド(162) の上面は画素電
極(131) と同一の材料よりなる保護膜(131b)によって覆
われているため、たとえ層間絶縁膜(127) にピンホール
等が存在していても、その下層にある上層配線部(125b)
が製造工程で腐蝕されたりすることがない。

【００５０】また、図３に示すように、信号線(110) と
連続して設けられるドレイン電極(126a)の上面において
も、層間絶縁膜(127) を介して画素電極(131) と同一の
材料よりなる保護膜(131c)が設けられている。

【００５１】なお、この実施例では、第２コンタクトホ
ール(166) の領域、即ち下層配線部(111b)と保護膜(131
b)との積層領域が主として信号線パッド(162) の接続領
域として機能する。

【００５２】上述した構成によれば、駆動ＩＣのバン
プ、ＦＰＣ（フレキシブル・プリント・サーキット）や
ＴＣＰ（テープ・キャリア・パッケージ）の電極等を信
号線パッド(162) 及び走査線パッド(152) にＡＣＦ（異
方性導電膜）等の接続層を介して電気的に接続する場合
に、信号線パッド(162) 及び走査線パッド(152) の構成
が実質的に同一であるため、信号線パッド(162) 及び走
査線パッド(152) の接続条件を等しくしても接続層に印
加される熱や圧力等が略等しくでき、これにより同一条
件での製造が可能となる。即ち、この実施例では、走査
線パッド(152) の接続領域は、主として走査線(111) か
ら導出されるＡｌ−Ｙ合金膜よりなる下層配線部(111a)
と画素電極(131) と同一材料であるＩＴＯからなる保護
膜(131b)との積層構造で構成され、また信号線接続パッ
ド(162) の接続領域は、主として走査線(111) と同時に
形成されるＡｌ−Ｙ合金膜よりなる下層配線部(111b)と
画素電極(131) と同一材料であるＩＴＯからなる保護膜
(131b)との積層構造で構成されており、その構造は実質
的に同一である。

【００５３】（アレイ基板の製造工程）次に、このアレ
イ基板(100) の製造工程について、図８から図１４を参
照して詳細に説明する。

【００５４】（１）第１工程 図８に示すように、ガラス基板(101) 上にスパッターに
よりＡｌ−Ｙ合金膜、Ｍｏ膜をそれぞれ２００ｎｍ厚、
３０ｎｍ厚で連続して堆積し、第１のマスクパターンを
用いて露光し、現像、パターニング（第１のパターニン
グ）を経る。

【００５５】これにより、ガラス基板(101) 上に４８０
本の走査線(111) を作製すると共に、その一端辺(101a)
側において走査線(111) の斜め配線部(150) 及び走査線
パッド(152) を構成する下層配線部(111a)、一端辺(101
b)において信号線(110) の斜め配線部(160) 及び信号線
パッド(162) を構成する下層配線部(111b)をそれぞれ同
時に作製する。

【００５６】さらに、ＴＦＴ領域では走査線(111) と一
体で走査線(111) と直交する方向に導出されるゲート電
極を作製する。また、走査線(111) のパターニングの際
に走査線(111) と直交する方向に導出され、補助容量
（Ｃｓ）を形成するための延在領域(113) も同時に作製
しておく（図１参照）。

【００５７】（２）第２工程 第１工程の後、図８に示すように、プラズマＣＶＤ法に
より１５０ｎｍ厚の酸化シリコン膜から成る第１ゲート
絶縁膜(115) を堆積した後、さらに１５０ｎｍ厚の窒化
シリコン膜から成る第２ゲート絶縁膜(117) 、５０ｎｍ
厚のａ−Ｓｉ：Ｈから成る半導体被膜(119) 及び２００
ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜(12
1) を連続的に大気にさらすことなく成膜する。

【００５８】（３）第３工程 第２工程の後、図１０に示すように、走査線(111) をマ
スクとした裏面露光技術により走査線(111) に自己整合
的にチャネル保護被膜(121) をパターニングし、さらに
ＴＦＴ領域に対応するように第２のマスクパターンを用
いて露光し、現像、パターニング（第２のパターニン
グ）を経て、島状のチャネル保護膜(122)を作製する。

【００５９】（４）第４工程 第３工程の後、図１１に示すように、良好なオーミック
コンタクトが得られるように露出する半導体被膜(119)
表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む３０ｎｍ厚のｎ＋ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123) を堆積し、さら
に３００ｎｍ厚のＭｏ−Ｗ合金膜(125)をスパッターに
より堆積する。

【００６０】（５）第５工程 第４工程の後、図１２に示すように、第３のマスクパタ
ーンを用いて露光、現像し、Ａｌ−Ｙ合金膜(125) 、低
抵抗半導体被膜(123) 及び半導体被膜(119) を窒化シリ
コン膜から成る第１ゲート絶縁膜(115) あるいは第２ゲ
ート絶縁膜(117) とチャネル保護膜(122) とのエッチン
グ選択比を制御することにより、一括してプラズマエッ
チングによりパターニングする（第３のパターニン
グ）。

【００６１】これにより、ＴＦＴ領域においては、抵抗
半導体膜(124a)とソース電極(126b)とを一体に作製し、
低抵抗半導体膜(124b)及び信号線(110) と一体にドレイ
ン電極(126a)を作製する。

【００６２】走査線パッド(152) 及び斜め配線部(150)
の基部においては、下層配線部(111a)上に沿ってＡｌ−
Ｙ合金膜(125) をパターニングして上層配線部（125a）
を形成すると共に、上層配線部(125a)に沿って低抵抗半
導体被膜(123) 及び半導体被膜(119) を一括してパター
ニングする。これと同時に、上述した第２コンタクトホ
ール(154),(156) に対応する上層配線部(125a)、低抵抗
半導体被膜(123) 及び半導体被膜(119) を貫通する開口
(154a),(156a) を作製する。

【００６３】同様に、信号線パッド(162) 及び斜め配線
部(160) の基部においても、下層配線部(111b)上に沿っ
てＡｌ−Ｙ合金膜(125) をパターニングして信号線(11
0) から延在される上層配線部（125b）を形成すると共
に、上層配線部(125b)に沿って低抵抗半導体被膜(123)
及び半導体被膜(119) を一括してパターニングする。こ
れと同時に、上述した第２コンタクトホール(164),(16
6) に対応する領域の上層配線部(125b)、低抵抗半導体
被膜(123) 及び半導体被膜(119) を貫通する開口(164
a),(166a) を作製する。

【００６４】ここでは、Ａｌ−Ｙ合金膜(125) 、低抵抗
半導体被膜(123) 及び半導体被膜(119) をドライエッチ
ングによりパターニングしたが、ウエットエッチングで
もかまわない。

【００６５】（６）第６工程 第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127) を熱ＣＶＤによって堆積す
る。

【００６６】そして、図１３に示すように、第４のマス
クパターンを用いて露光、現像し、ソース電極(126b)に
対応する領域の一部の層間絶縁膜(127) を除去してドラ
イエッチングによりコンタクトホール(129a)を形成す
る。

【００６７】走査線パッド(152) 及び斜め配線部(150)
の基部においては、開口(154a),(156a) に対応する第１
及び第２ゲート絶縁膜(117) と共に層間絶縁膜(127) を
一括して除去して第２コンタクトホール(154),(156) を
形成する（第４のパターニング）と同時に、第２コンタ
クトホール(154),(156) 近傍の層間絶縁膜(127) を除去
して第２コンタクトホール(154),(156) と一対を成す第
１コンタクトホール(153),(155) を作製する。

【００６８】同時に、信号線パッド(162) 及び斜め配線
部(160) の基部においては、開口(164a),(166a) に対応
する第１及び第２ゲート絶縁膜(117) と共に層間絶縁膜
(127) を一括して除去して第２コンタクトホール(164),
(166) を形成すると同時に、第２コンタクトホール(16
4),(166) 近傍の層間絶縁膜(127) を除去して第２コン
タクトホール(164),(166) とそれぞれ一対を成す第１コ
ンタクトホール(163),(165) を作製する。

【００６９】（７）第７工程 第６工程の後、図１４に示すように、この上に１００ｎ
ｍ厚のＩＴＯ膜をスパッターにより堆積し、第５のマス
クパターンを用いて露光、現像、ヨウ化水素（ＨＩ）を
主成分とするエッチングガス、即ちＨＩガスあるいはＨ
Ｉ／Ａｒガスによるドライエッチングによってパターニ
ング（第５のパターニング）し、画素電極(131) を作製
する。

【００７０】走査線パッド(152) 及び斜め配線部(150)
の基部においては、第１コンタクトホール(153),(155)
と第２コンタクトホール(154),(156) とを、それぞれ電
気的に接続するための保護膜(131a)を形成し、これによ
り走査線(111) と走査線パッド(152) とは、下層配線部
(111a)と上層配線部(125a)の２層構造の斜め配線部(15
0) により電気的に接続される。

【００７１】信号線パッド(162) 、斜め配線部(160) の
基部及び信号線(110) においても、第１コンタクトホー
ル(163),(165) と第２コンタクトホール(164),(166) と
を、それぞれ電気的に接続するための保護膜(131b)を同
時に形成し、これにより信号線(110) と信号線接続パッ
ド(162) とは、下層配線部(111b)と上層配線部(125b)の
２層構造の斜め配線部(160) により電気的に接続され
る。

【００７２】さらに、ドレイン電極(126a)の上面にもド
レイン電極(126a)を覆うように保護膜(131c)を設ける。

【００７３】そして、この工程において、信号線パッド
(162) 、斜め配線部(160) 、信号線(110) の上面及び走
査線パッド(152) 及び斜め配線部(150) とドレイン電極
(126a)の上面を覆うように、画素電極(131) と同一の材
料からなる保護膜(131a)(131b)(131c)を設けているた
め、層間絶縁膜(127) にピンホール等があっても、ＩＴ
Ｏ膜のドライエッチングによる残留ヨウ化水素酸によっ
てこれらが腐蝕されたりすることがない。

【００７４】また、この保護膜(131a)(131b)(131c)を設
ける場合においても、画素電極(131) と同時に積層でき
るためその製造工程を増やす必要がない。

【００７５】（変更例）この実施例では、半導体膜をａ
−Ｓｉ：Ｈで構成する場合について説明したが、多結晶
シリコン膜等であっても良いことは言うまでもない。ま
た、周辺領域に駆動回路部を一体的に構成しても良い。

【００７６】また、さらに信号線や走査線上に画素電極
を一部重複させて配置する場合、少なくとも画素電極と
信号線との間に絶縁層を介して金属膜等でシールド電極
を配するようにすれば、画素電極が信号線からの電位に
よる影響を軽減できる。

【００７７】液晶層としては、ＴＮ液晶以外にも、ポリ
マー分散型液晶、強誘電液晶、反強誘電性液晶等の各種
材料が適用可能である。

【００７８】この実施例では、信号線パッド(162) 、斜
め配線部(160) 、信号線(110) の上面及び走査線パッド
(152) 及び斜め配線部(150) とドレイン電極(126a)の上
面を覆うように、画素電極(131) と同一の材料からなる
保護膜(131a)(131b)(131c)を設けたが、全ての領域に保
護膜(131a)(131b)(131c)を設ける必要はなく、例えば断
線等の影響の生じやすい斜め配線部(150),(160) や、電
気的接続に悪影響を及ぼす走査線パッド(152) や信号線
パッド(162) 上面に選択的に配置するものであってもか
まわない。

【００７９】また、この実施例では、保護膜(131a)(131
b)(131c)を画素電極(131) と同一の材料であるＩＴＯと
したが、このＩＴＯに限定されるものではなく、十分に
緻密な膜であれば、シリコン酸化膜やシリコン窒化膜等
の絶縁膜を用いることもできる。

【００８０】また、この実施例では、逆スタガ構造の薄
膜トランジスタを例にとり説明したが、スタガ構造の薄
膜トランジスタが用いられた表示装置用アレイ基板であ
ってもかまわない。この場合は、走査線、走査線パッド
あるいは斜め配線部等を保護膜で被覆すればよい。

【００８１】

【発明の効果】以上述べたように、本発明の表示装置用
アレイ基板の製造方法であると、ソース電極、ドレイン
電極または信号線はエッチングガスに曝されないため、
ドライエッチングを行った際の例えばヨウ化水素酸によ
り腐蝕されることがなく、製造歩留りを低下させること
がなく高い生産性を確保することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のアレイ基板の一部概略平面
図である。

【図２】図１における画素電極と同一材料で覆った箇所
の平面図である。

【図３】図１のＡ−Ａ’線に沿って切断した液晶表示装
置の概略断面図である。

【図４】図１のＢ−Ｂ’線に沿って切断した液晶表示装
置の概略断面図である。

【図５】図１のＣ−Ｃ’線に沿って切断した液晶表示装
置の概略断面図である。

【図６】図１のＤ−Ｄ’線に沿って切断した液晶表示装
置の概略断面図である。

【図７】図１のＥ−Ｅ’線に沿って切断した液晶表示装
置の概略断面図である。

【図８】図１のアレイ基板を製造する第１工程を説明す
るための図である。

【図９】図１のアレイ基板を製造する第２工程を説明す
るための図である。

【図１０】図１のアレイ基板を製造する第３工程を説明
するための図である。

【図１１】図１のアレイ基板を製造する第４工程を説明
するための図である。

【図１２】図１のアレイ基板を製造する第５工程を説明
するための図である。

【図１３】図１のアレイ基板を製造する第６工程を説明
するための図である。

【図１４】図１のアレイ基板を製造する第７工程を説明
するための図である。

【符号の説明】

１１０ 信号線 １１１ 走査線 １１２ 薄膜トランジスタ １１３ 延在領域 １１５ 第１絶縁膜 １１７ 第１絶縁膜 １２０ 半導体膜 １２６ａ ドレイン電極 １２６ｂ ソース電極 １３１ 画素電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】基板上に配置される走査線と、 この上に配置される第１絶縁膜と、 この絶縁膜上に配置される半導体膜と、 前記半導体膜に電気的に接続されるソース電極及びドレ
   イン電極とを含む薄膜トランジスタと、 前記ドレイン電極から導出されて前記走査線と略直交す
   る信号線と、 前記ソース電極に電気的に接続される画素電極とを備え
   た表示装置用アレイ基板の製造方法において、 電極薄膜をドライエッチングにてパターニングして前記
   画素電極を形成するに際し、前記ソース電極、前記ドレ
   イン電極または前記信号線はエッチングガスに曝されな
   いことを特徴とする表示装置用アレイ基板の製造方法。
2. 【請求項２】前記パターニングに際し、 前記ソース電極、前記ドレイン電極又は前記信号線は前
   記電極薄膜又は保護膜にて被覆されることを特徴とする
   請求項１記載の表示装置用アレイ基板の製造方法。
3. 【請求項３】前記パターニングに際し、 前記ソース電極、前記ドレイン電極又は前記信号線はＩ
   ＴＯから成る前記電極薄膜にて被覆され、且つ前記エッ
   チングガスがヨウ化水素を主体としたことを特徴とする
   請求項２記載の表示装置用アレイ基板の製造方法。
4. 【請求項４】前記電極薄膜又は前記保護膜にて被覆され
   る配線がアルミニウムを主体とすることを特徴とする請
   求項２記載の表示装置用アレイ基板の製造方法。
5. 【請求項５】基板上に配置される薄膜トランジスタと、
   この薄膜トランジスタのドレイン電極に電気的に接続さ
   れる信号線、ソース電極に電気的に接続される画素電
   極、ゲート電極を成す走査線とを備えた表示装置用アレ
   イ基板の製造方法において、 前記画素電極を電極薄膜をドライエッチングによりパタ
   ーニングして形成するに際し、前記ドレイン電極、前記
   ソース電極、前記信号線又は前記走査線は、エッチング
   ガスに曝されることがないよう前記電極薄膜にて被覆さ
   れていることを特徴とする表示装置用アレイ基板の製造
   方法。