KR100453950B1 - 모스형 트랜지스터의 게이트전극 형성방법 - Google Patents

모스형 트랜지스터의 게이트전극 형성방법 Download PDF

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Abstract

본 발명은, 모스형 트랜지스터의 게이트전극 형성방법에 관한 것으로서, 특히, 반도체기판 상에 게이트전극이 형성되지 않는 부위에 절연층을 형성하고, 측면부에 제1스페이서를 형성한 후, 게이트가 형성될 부위에 게이트산화막 및 게이트전극층을 적층하고, 절연층을 제거한 후 이온을 주입하여 소오스/드레인영역을 형성하고, 그 개방부에 플러그 폴리를 형성하며, 제1스페이서를 제거하여 그 제2개방부를 통하여 이온을 주입하여 LDD이온주입영역을 형성하므로 게이트전극의 유효채널길이을 짧게 형성하여 소자의 고집적화를 달성하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

모스형 트랜지스터의 게이트전극 형성방법 { Method For Forming The Gate Oxide Of MOS-FET Transistor }
본 발명은, 고집적반도체소자에서 게이트전극을 형성하는 방법에 관한 것으로서, 특히, 게이트의 LDD이온주입영역및 소오스드레인영역에 주입되는 이온의 주입 순서를 조절하여 게이트전극의 유효채널길이을 짧게 형성하도록 하는 반도체소자의 게이트전극 형성방법에 관한 것이다.
일반적으로, 모스형 전계효과트랜지스터(MOSFET)는 반도체 기판 상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 위해 격리되어 있는 전계효과 트랜지스터로서, 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
상기한 모스형 트랜지스터의 게이트는 반도체기판 상에 게이트산화막, 도핑된 폴리실리콘층 혹은 텅스텐실리사이드층으로 된 게이트전극을 식각하여 게이트를 형성한 후, 반도체기판의 활성영역에 이온을 주입하여 LDD이온주입영역 및 소오스/드레인영역등을 형성하도록 한다.
도 1은 일반적인 모스형 게이트전극의 형성방법을 보인 도면으로서, 반도체기판(1) 상에 게이트산화막(2), 게이트전극층(3) 및 절연층(4)을 적층한 후, 마스킹 식각공정으로 게이트를 형성하도록 한다.
그리고, 게이트 양측면에 이온을 주입하여 LDD이온주입영역(LDD; LightlyDopped Drain)을 형성하도록 한 후, 게이트 상에 산화막을 적층하여 블랭킷식각으로 게이트의 측면부에 스페이서(6)를 형성하도록 한다.
그런 후에 이온을 재차 주입하여 활성영역에 소오스/드레인영역(7)을 형성하도록 한 후, 주입된 이온의 활성화를 위하여 급속 열처리 어닐링공정(RTP; Rapid Thermal Annealing)을 진행하게 된다.
그러나, 상기한 바와 같이, 이온을 주입한 후에 급속열처리공정을 진행하게 되면, 게이트전극 아래부분의 채널에 까지 이온이 확산되어지게 된다. 이러한 이온의 확산은, 채널 길이가 큰 경우에는 영향을 받지 않으나, 단채널을 갖는 고집적 반도체소자에서는 소자의 특성에 상당한 영향을 미친다. 즉, 종래의 방법으로는 소자의 고집적화를 달성하기에는 상당한 한계를 보이고 있다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 게이트전극이 형성되지 않는 부위에 절연층을 형성하고, 측면부에 제1스페이서를 형성한 후, 게이트가 형성될 부위에 게이트산화막 및 게이트전극층을 적층하고, 절연층을 제거한 후 이온을 주입하여 소오스/드레인영역을 형성하고, 그 개방부에 플러그 폴리를 형성하며, 제1스페이서를 제거하여 그 제2개방부를 통하여 이온을 주입하여 LDD이온주입영역을 형성하므로 게이트전극의 유효채널길이을 짧게 형성하여 소자의 고집적화를 달성하는 것이 목적이다.
도 1은 일반적인 모스형 게이트전극의 형성방법을 보인 도면이고,
도 2(a) 내지 도 2(f)는 본 발명의 일실시예에 따른 게이트전극의 형성방법을 순차적으로 보인 도면이며,
도 3(a) 내지 도 3(e)는 본 발명의 다른 실시예에 따른 게이트전극의 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 절연층
20 : 제1스페이서 25 : 게이트산화막
30 : 게이트전극층 32 : 하드마스크
40 : 제1개방부 45 : 소오스/드레인영역
50 : 플러그 폴리 55 : 제2개방부
60 : LDD이온주입영역 65 : 제2스페이서
이러한 목적은 반도체기판 상에 게이트가 형성될 부위를 제외한 부분에 절연층을 잔류시킨 후, 절연층의 측면에 제1스페이서를 형성하는 단계와; 상기 단계 후에 상기 게이트가 형성될 부위에 게이트산화막 및 게이트전극층을 순차적으로 적층하여 게이트를 형성하는 단계와; 상기 단계 후에 상기 절연층을 제거하여 형성된 제1개방부를 통하여 이온을 주입하여 반도체기판에 소오스/드레인영역을 형성하는 단계와; 상기 단계 후에 제1개방부위에 폴리실리콘층을 매립한 후, 평탄화하여 플러그폴리를 형성하는 단계와; 상기 단계 후에 제1스페이서를 제거하여 형성된 제2개방부를 통하여 이온을 주입하여 반도체기판에 LDD이온주입영역을 형성하는 단계와; 상기 단계 후에 상기 제2개방부에 절연층을 매립한 후, 평탄화하여 제2스페이서를 형성하는 단계를 포함하여 이루어진 모스형 트랜지스터의 게이트전극 형성방법을 제공함으로써 달성된다.
상기 절연층은, 1000 ∼ 5000Å의 두께를 갖는 것이 바람직 하다.
상기 제1스페이서의 두께는, 200 ∼ 2000Å의 두께를 갖도록 한다.
상기 게이트산화막은, 탄탈륨산화막 혹은 게이트산화막을 사용하도록 하고, 상기 게이트전극층(30)은, 도핑 되거나, 도핑되지 않은 폴리실리콘층 또는 금속실리사이드층인 것이 바람직 하다.
상기 게이트전극층을 평탄화 할 때, CMP연마(Chemical Mechanical Polishing) 공정 혹은 에치빽(Etch Back) 공정을 이용하도록 한다.
상기 게이트전극층(30) 상에 하드마스크(32)를 더 구비하도록 할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 2(a)에 도시된 바와 같이, 반도체기판(10) 상에 게이트가 형성될 부위(13)를 제외한 부분에 1000 ∼ 5000Å의 두께를 갖는 절연층(15)을 형성시킨 후, 절연층(15)의 측면에 200 ∼ 2000Å의 두께를 갖는 제1스페이서(20)를 형성하도록 한다.
도 2(b)에 도시된 바와 같이, 상기 단계 후에 상기 게이트가 형성될 부위(13)에 게이트산화막(25) 및 게이트전극층(30)을 순차적으로 적층하여 게이트 (A)를 형성하도록 한다.
상기 게이트산화막(25)은, 탄탈륨산화막 혹은 게이트산화막이고, 상기 게이트전극층(30)은, 폴리실리콘층 또는 금속실리사이드층을 사용하도록 한다. 게이트전극층(30)은 바람직하게는 도핑되지 않은 폴리실리콘층을 사용하도록 한다.
도 2(c)에 도시된 바와 같이, 상기 단계 후에 상기 절연층(15)을 제거하여 형성된 제1개방부(40)를 통하여 이온을 주입하여 반도체기판(10)에 소오스/드레인영역(45)을 형성하도록 한다.
도 2(d)에 도시된 바와 같이, 상기 단계 후에 제1개방부위(40)에 폴리실리콘층을 매립한 후, 평탄화하여 플러그폴리(50)를 형성하도록 한다.
도 2(e)에 도시된 바와 같이, 상기 단계 후에 제1스페이서(20)룰 제거하여 형성된 제2개방부(55)를 통하여 이온을 주입하여 반도체기판(10)에 LDD이온주입영역(60)을 형성하도록 한다.
한편, 상기 LDD이온주입영역(60)을 형성하기 전에 소오스/드레인영역(45) 및 게이트전극(A)을 활성화시키기 위하여 급속열처리 어닐링공정을 진행하는 것이다.
이 때, 상기 게이트전극(A)의 유효길이는 LDD이온주입영역(60) 사이의 길이인 "L" 로 형성되어진다.
도2(f)에 도시된 바와 같이, 상기 단계 후에 상기 제2개방부(55)에 절연층을 매립한 후, 평탄화하여 제2스페이서(65)를 형성하도록 한다.
상기 게이트전극층(30)을 평탄화 할 때, CMP연마공정 혹은 에치빽(Etch Back) 공정을 이용하도록 한다.
한편, 도 3(a) 내지 도 3(e)는 본 발명의 다른 실시예에 따른 게이트전극의 형성방법을 순차적으로 보인 도면으로서, 상기 게이트(A)의 게이트전극층(30) 상에 하드마스크(32)가 더 적층되어져 있는 상태로서 다른 부분의 형성방법은 일실시예의 경우와 동일하므로 생략하도록 한다.
상기한 바와 같이, 본 발명에 따른 모스형 트랜지스터의 게이트전극 형성방법을 이용하게 되면, 반도체기판 상에 게이트전극이 형성되지 않는 부위에 절연층을 형성하고, 측면부에 제1스페이서를 형성한 후, 게이트가 형성될 부위에 게이트산화막 및 게이트전극층을 적층하고, 절연층을 제거한 후 이온을 주입하여 소오스/드레인영역을 형성하고, 그 개방부에 플러그 폴리를 형성하며, 제1스페이서를 제거하여 그 제2개방부를 통하여 이온을 주입하여 LDD이온주입영역을 형성하므로 게이트전극의 유효채널길이을 짧게 형성하여 소자의 고집적화를 달성하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (8)

  1. 반도체기판 상에 게이트가 형성될 부위를 제외한 부분에 절연층을 형성시킨 후, 절연층의 측면에 제1스페이서를 형성하는 단계와;
    상기 단계 후에 상기 게이트가 형성될 부위에 게이트산화막 및 게이트전극층을 순차적으로 적층한 후 식각하여 게이트를 형성하는 단계와;
    상기 단계 후에 상기 절연층을 제거하여 형성된 제1개방부를 통하여 이온을 주입하여 반도체기판에 소오스/드레인영역을 형성하는 단계와;
    상기 단계 후에 제1개방부위에 폴리실리콘층을 매립한 후, 평탄화하여 플러그폴리를 형성하는 단계와;
    상기 단계 후에 제1스페이서를 제거하여 형성된 제2개방부를 통하여 이온을 주입하여 반도체기판에 LDD이온주입영역을 형성하는 단계와;
    상기 단계 후에 상기 제2개방부에 절연층을 매립한 후, 평탄화하여 제2스페이서를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
  2. 제 1 항에 있어서, 상기 절연층은, 1000 ∼ 5000Å의 두께를 갖는 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
  3. 제 1 항에 있어서, 상기 제1스페이서의 두께는, 200 ∼ 2000Å의 두께를 갖는 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
  4. 제 1 항에 있어서, 상기 게이트산화막은, 탄탈륨산화막 혹은 게이트산화막인 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
  5. 제 1 항에 있어서, 상기 게이트전극층은, 폴리실리콘층 또는 금속실리사이드층인 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
  6. 제 1 항에 있어서, 상기 게이트전극층을 평탄화 할 때, CMP연마공정 혹은 에치빽 공정을 이용하는 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
  7. 제 1 항에 있어서, 상기 게이트전극층 상에 하드마스크를 더 구비하는 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
  8. 제 1 항에 있어서, 상기 LDD이온주입영역을 형성하기 전에 소오스/드레인영역 및 게이트전극을 활성화시키기 위하여 급속열처리 어닐링공정을 진행하는 것을 특징으로 하는 모스형 트랜지스터의 게이트전극 형성방법.
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