KR101099803B1 - 타원형의 단면 형상을 갖는 콘택트 플러그를 구비한 반도체 장치 - Google Patents

타원형의 단면 형상을 갖는 콘택트 플러그를 구비한 반도체 장치 Download PDF

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Abstract

반도체 장치는, 제1 MOS 트랜지스터, 제2 MOS 트랜지스터, 제1 콘택트 플러그들, 및 제2 콘택트 플러그를 포함한다. 제1 도전형의 제1 MOS 트랜지스터는 반도체 기판 상에 형성된다. 제2 도전형의 제2 MOS 트랜지스터는 반도체 기판 상에 형성된다. 제1 콘택트 플러그들은 원형의 평면 형상을 갖는다. 제2 콘택트 플러그는 타원형의 평면 형상을 가지며, 제2 MOS 트랜지스터들 중 하나의 트랜지스터의 소스 또는 드레인 상에 형성된다. 제1 콘택트 플러그들은 나머지 제2 MOS 트랜지스터들과 제1 MOS 트랜지스터의 소스 또는 드레인 상에 형성된다.

Description

타원형의 단면 형상을 갖는 콘택트 플러그를 구비한 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING CONTACT PLUG HAVING AN ELLIPTICAL SECTIONAL SHAPE}
<관련 출원에 대한 상호 참조>
본 출원은 2008년 2월 6일자로 출원된 우선권인 일본 특허 출원 제2009-026263호에 기초한 것으로 그 우선권의 이익을 주장하며, 그 전체 내용은 본 명세서에서 참조로서 포함된다.
본 발명은 타원형의 단면 형상을 갖는 콘택트 플러그를 포함하는 반도체 장치에 관한 것이다. 예를 들면, 본 발명은 NAND형 플래시 메모리 등의 반도체 기억 장치에 관한 것이다.
종래, 불휘발성 반도체 메모리로서는 EEPROM(electrically erasable and programmable read-only memory)이 잘 알려져 있고, 고집적화가 가능한 EEPROM으로서는 NAND형 플래시 메모리가 널리 사용되고 있다.
NAND형 플래시 메모리는 메모리 셀 데이터를 기입, 판독 및 소거하기 위해, 다양한 회로(이하, 이것들을 통합하여 주변 회로라 칭한다)를 포함한다. 최근, 메모리 셀의 미세화에 수반하여, 주변 회로에 포함되는 MOS 트랜지스터의 크기도 축소되고 있다. 예를 들어, 일본 특허 출원 공개 제2005-311131호 공보에는 MOS 트랜지스터의 크기 축소가 개시되어 있다. 그 결과, 예를 들어, MOS 트랜지스터를 흐르는 전류량이 감소된다.
본 발명의 일 양상에 따른 반도체 장치는, 반도체 기판 상에 형성된 제1 도전형의 제1 MOS 트랜지스터; 상기 반도체 기판 상에 형성된 제2 도전형의 복수의 제2 MOS 트랜지스터; 원형의 평면 형상을 갖는 복수의 제1 콘택트 플러그; 및 상기 제2 MOS 트랜지스터들 중 하나의 트랜지스터의 소스 또는 드레인 상에 형성된 타원형의 평면 형상을 갖는 제2 콘택트 플러그를 포함하며, 상기 제1 콘택트 플러그는 나머지 상기 제2 MOS 트랜지스터 및 상기 제1 MOS 트랜지스터의 소스 또는 드레인 상에 형성된다.
본 발명의 제1 및 제2 실시 형태의 콘택트 플러그 CP10을 사용하면, 비교예에 비해 제2 방향으로의 맞춤 어긋남에 대한 허용오차(tolerance)를 대폭 크게 할 수 있다. 콘택트 플러그 CP30을 형성하는 경우도 같다. 따라서, 콘택트 저항의 증가를 억제할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 플래시 메모리를 도시한 블록도.
도 2는 제1 실시 형태의 메모리 셀 어레이를 도시한 평면도.
도 3은 도 2의 라인 3-3을 따라 절단한 단면도.
도 4 및 도 5는 제1 실시 형태의 주변 트랜지스터를 도시한 평면도.
도 6 및 도 7은 제1 실시 형태의 주변 트랜지스터를 도시한 단면도.
도 8은 제1 실시 형태의 주변 트랜지스터를 도시한 평면도.
도 9는 제1 실시 형태의 제1 콘택트 플러그 형성용 마스크의 모식도와 실제로 형성된 콘택트 홀의 단면 사진.
도 10은 제1 실시 형태의 제2 콘택트 플러그 형성용 마스크의 모식도와 실제로 형성된 콘택트 홀의 단면 사진.
도 11a는 MOS 트랜지스터의 콘택트 저항의 필요 사양(specification) 및 실제값을 나타내는 표.
도 11b는 제1 실시 형태의 변형예의 주변 트랜지스터를 도시한 평면도.
도 12는 본 발명의 제2 실시 형태에 따른 감지 증폭기를 도시한 회로도.
도 13은 제2 실시 형태의 감지 증폭기를 도시한 평면도.
도 14는 도 13의 라인 14-14를 따라 절단한 단면도.
도 15는 감지 증폭기의 평면도.
도 16 내지 도 18은 제1 및 제2 실시 형태의 변형예에 따른 주변 트랜지스터를 도시한 단면도.
도 19는 제1 및 제2 실시 형태의 변형예에 따른 주변 트랜지스터를 도시한 평면도.
도 20은 주변 트랜지스터의 평면도.
[제1 실시 형태]
본 발명의 제1 실시 형태에 따른 반도체 장치에 대해서, NAND형 플래시 메모리를 예로 들어 이하에서 설명할 것이다. 이하에 나타낸 도면에서, 이해가 용이하기 때문에, 크기는 상이할 수도 있다.
(NAND형 플래시 메모리의 구성)
NAND형 플래시 메모리의 전체의 구성에 대해서, 도 1을 참조하여 설명할 것이다. 도 1은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리의 구성의 일부를 도시하는 블록도이다. 도 1을 참조하면, NAND형 플래시 메모리(1)는 메모리 셀 어레이(2) 및 주변 회로(3)를 포함한다.
우선, 메모리 셀 어레이(2)가 설명될 것이다. 메모리 셀 어레이(2)는 복수의 메모리 블록 BLKO 내지 BLKm(m은 2 이상의 자연수)을 포함한다. 이하, 메모리 블록 BLKO 내지 BLKm을 서로 구별하지 않을 경우에는, 단순히 메모리 블록 BLK라 칭한다. 메모리 블록 BLK 각각은 n개(n은 1 이상의 자연수)의 메모리 셀 유닛(4)을 포함한다.
예를 들면, 메모 셀 유닛(4) 각각은 32개의 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1 및 ST2를 포함한다. 메모리 셀 트랜지스터 MT는 반도체 기판 상에 게이트 절연막을 개재하여 형성된 전하 축적층(예를 들어, 부유 게이트)과, 이 전하 축적층 상에 게이트간 절연막을 개재하여 형성된 제어 게이트를 포함하는 적층 게이트 구조를 구비하고 있다. 메모리 셀 트랜지스터 MT의 개수는 32개에 한정되지 않고, 예를 들어 8개, 16개, 64개, 128개, 256개의 메모리 셀 트랜지스터 MT가 제공될 수도 있다. 메모리 셀 트랜지스터 MT는 인접하는 것끼리 소스 및 드레인을 공유한다. 선택 트랜지스터 ST1 및 ST2 사이에는 메모리 셀 트랜지스터 MT의 전류 경로가 직렬 접속되도록 배치되어 있다. 직렬 접속된 메모리 셀 트랜지스터 MT의 일단부측인 드레인은 선택 트랜지스터 ST1의 소스에 접속되고, 직렬 접속된 메모리 셀 트랜지스터 MT의 타단부측인 소스는 선택 트랜지스터 ST2의 드레인에 접속된다.
각각의 메모리 블록 BLK에서, 동일행에 있는 메모리 셀 트랜지스터 MT의 제어 게이트는, 워드선 WLO 내지 WL31 중 하나의 워드선에 공통 접속되고, 동일행에 있는 메모리 셀 유닛(4)의 선택 트랜지스터 ST1 및 ST2의 게이트는 각각 선택 게이트선 SGD, SGS에 공통 접속된다. 설명의 편의를 위해, 이하에서는 워드선 WLO 내지 WL31을, 종종 워드선 WL이라 칭할 것이다. 선택 트랜지스터 ST2의 소스는 소스선 SL에 공통 접속된다. 선택 트랜지스터 ST1 및 ST2는 반드시 둘 다 제공될 필요가 있는 것은 아니고, 메모리 셀 유닛(4)을 선택할 수 있는 것이라면 선택 트랜지스터 ST1 및 ST2 중 하나만 제공될 수도 있다.
메모리 셀 어레이(2)에서, 동일 열에 있는 메모리 셀 유닛(4) 내의 선택 트랜지스터 ST1의 드레인은 동일한 비트선 BLO 내지 BLn(n은 자연수)에 공통적으로 접속된다. 비트선 BLO 내지 BLn에 대해서도, 종종 비트선 BL이라 칭한다. 즉, 비트선 BL은 복수의 메모리 블록 BLK 중에서 메모리 셀 유닛(4)을 공통 접속한다. 한편, 워드선 WL과 선택 게이트선 SGD 및 SGS는 동일한 메모리 블록 BLK 내의 메모리 셀 유닛(4)을 공통 접속한다. 메모리 셀 어레이(2) 내의 메모리 셀 유닛(4)은 동일한 소스선 SL에 공통 접속된다.
동일한 워드선 WL에 접속된 복수의 메모리 셀 트랜지스터 MT에는 일괄해서 데이터가 기억되고, 이 기입 단위를 페이지라 칭한다. 동일한 메모리 블록 BLK 내의 메모리 셀 유닛(4)은 일괄해서 데이터가 소거된다. 즉, 메모리 블록 BLK가 소거 단위가 된다.
주변 회로(3)의 구성에 대해서 설명한다. 주변 회로(3)는 메모리 셀 트랜지스터 MT에 대한 데이터의 기입, 데이터의 판독 및 데이터의 소거를 위한 동작을 제어한다. 도시되지는 않았지만, 주변 회로(3)는 로우 디코더, 감지 증폭기, 전압 발생 회로 및 제어 회로를 포함한다.
감지 증폭기는, 데이터의 판독 시에는, 메모리 셀 트랜지스터 MT로부터 비트선 BL에 판독된 데이터를 감지해서 증폭한다. 이때, 감지 증폭기는 비트선 BL에흐르는 전류를 감지하여, 모든 비트선 BL에 대해 일괄하여 데이터를 판별한다. 데이터의 기입시에는, 비트선 BL에 저장 데이터를 전송한다.
로우 디코더는 메모리 블록 BLK마다 제공된다. 로우 디코더는 데이터의 기입 동작 시, 판독 동작 시 및 소거 동작 시에, 외부로부터 입력되는 로우 어드레스 RA에 기초하여, 대응하는 메모리 블록 BLK에 접속된 선택 게이트선 SGD 및 SGS와 워드선 WL에 전압을 인가한다.
예를 들어 데이터의 기입 시에는, 로우 디코더는 선택 게이트선 SGD를 하이 레벨로 하여 선택 트랜지스터 ST1을 턴온시키고, 선택 게이트 선 SGS를 로우 레벨로 하여, 선택 트랜지스터 ST2를 턴오프시킨다. 로우 디코더는 선택된 워드 라인 WL에 전압 VPGM을 인가한다. 데이터를 기입해야 하는 메모리 셀 트랜지스터 MT는 선택된 워드선 WL에 접속된다. 전압 VPGM은 FN 터널링에 의해 전하 축적층에 전자를 주입하는데 사용되는 정(positive)의 고전압이다. 한편, 비선택 워드선에는 전압 VPASS가 인가된다. 전압 VPASS는 저장 데이터와 관계없이 메모리 셀 트랜지스터 MT를 턴온할 수 있는 전압이며, 전압 VPGM보다 작다. 따라서, 감지 증폭기에 의해 비트선에 제공된 기입 데이터는 선택된 메모리 셀 트랜지스터 MT에 전송된다.
데이터의 판독 시에는, 선택 게이트선 SGD 및 SGS에 하이 레벨을 부여함으로써, 선택 트랜지스터 ST1 및 ST2를 함께 턴온시킨다. 전압 VCGR은 선택된 워드선 WL에 인가되고, 데이터를 판독해야 하는 메모리 셀 트랜지스터 MT는 이 선택된 워드선 WL에 접속된다. 전압 VCGR은 판독 대상에 해당하는 전압이다. 한편, 비선택 워드선에는 전압 VREAD가 인가된다. 전압 VREAD는 저장 데이터에 관계없이 메모리 셀 트랜지스터 MT를 턴온시킬 수 있는 전압이다. 따라서, 선택된 메모리 셀 트랜지스터 MT가 턴온될 때에는, 비트선 BL에서 소스선 SL로 전류가 흐르고, 선택된 메모리 셀 트랜지스터 MT가 턴오프될 때에는 전류가 흐르지 않는다.
제어 회로는 외부로부터 코맨드 및 어드레스를 수신한다. 제어 회로는 수신된 코맨드 및 어드레스에 기초하여 회로 블록의 동작을 제어한다. 즉, 제어 회로는 시퀀서(sequencer)를 포함하여, 데이터의 기입 동작, 판독 동작 및 소거 동작 동안 한 세트의 시퀀스를 제어한다. 제어 회로는 전압 발생 회로에 필요한 다양한 전압을 생성하도록 명령한다.
전압 발생 회로는 복수의 차지 펌프(charge pump) 회로를 포함하고, 제어 회로의 코맨드에 응답하여, 데이터의 기입 동작, 판독 동작 및 소거 동작에 필요한 전압을 생성한다.
주변 회로는 복수의 MOS 트랜지스터를 포함한다. 이 MOS 트랜지스터는 저전압 n채널 MOS 트랜지스터(5), 저전압 p채널 MOS 트랜지스터(6), 고전압 n채널 MOS 트랜지스터(7), 및 고전압 p채널 MOS 트랜지스터(8)를 포함한다. MOS 트랜지스터(7, 8)는 MOS 트랜지스터(5, 6)보다 큰 내전압(withstand voltage)을 갖는다. 때때로 MOS 트랜지스터(5 내지 8)를 서로 구별하지 않을 경우에는, 이것들을 통합하여 주변 트랜지스터라 칭한다.
(메모리 셀 어레이(2)의 평면 구성 및 단면 구성)
메모리 셀 어레이(2)의 평면 구성 및 단면 구성에 대해서 이하에서 설명할 것이다. 도 2는 메모리 셀 어레이(2)의 평면도이다.
도 2에 도시한 바와 같이, p형 반도체 기판(실리콘 기판)(10)에서, 제1 방향을 따라 스트라이프 형상의 소자 영역 AA가 서로 평행하게 복수개 제공된다. 인접하는 소자 영역 AA 간에는 소자 분리 영역 STI가 형성되고, 이 소자 분리 영역 STI에 의해 소자 영역 AA는 전기적으로 서로 분리되어 있다.
반도체 기판(10) 상에는, 복수의 소자 영역 AA를 가로지르도록, 제1 방향에 직교하는 제2 방향으로 스트라이프 형상의 워드선 WL 및 선택 게이트선 SGD 및 SGS가 형성되어 있다. 워드선 WL과 소자 영역 AA가 서로 교차하는 영역에는 전하 축적층(부유 게이트 FG)이 제공된다. 전하 축적층의 제1 방향의 폭은 워드선 WL의 제1 방향의 폭과 동일하고, 전하 축적층의 제2 방향의 폭은 소자 영역 AA의 제2 방향의 폭과 동일하다. 워드선 WL과 소자 영역 AA가 서로 교차하는 영역에는 메모리 셀 트랜지스터 MT가 제공된다. 선택 게이트선 SGD 및 SGS와 소자 영역 AA가 서로 교차하는 영역에는 각각 선택 트랜지스터 ST1 및 ST2가 제공된다. 워드선 WL 사이, 선택 게이트선 사이, 및 워드선과 선택 게이트선 사이의 소자 영역 AA에는 불순물 확산층이 형성된다. 이 불순물 확산층은 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1 및 ST2의 소스 영역 및 드레인 영역 중 하나의 영역이 된다.
복수의 메모리 블록 BLK는 도 2의 제1 방향을 따라 배치되어 있다. 서로 인접하는 2개의 메모리 블록 BLK에서, 하나의 메모리 블록 BLK 내의 선택 트랜지스터 ST1은 다른 메모리 블록 BLK 내의 선택 트랜지스터 ST1에 인접하고, 이들 선택 트랜지스터 ST1은 불순물 확산층(즉, 드레인 영역)을 공유한다. 대안적으로, 하나의 메모리 블록 BLK 내의 선택 트랜지스터 ST2는 다른 메모리 블록 BLK 내의 선택 트랜지스터 ST2에 인접하고, 이들 선택 트랜지스터 ST2는 불순물 확산층(즉, 소스 영역)을 공유한다.
따라서, 인접하는 선택 게이트선 SGD 간의 소자 영역 AA에 형성되는 불순물 확산층은 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 이 드레인 영역 상에는 콘택트 플러그 CP1이 형성된다. 콘택트 플러그 CP1은 각각의 드레인 영역에 대해서 1개씩 제공된다. 콘택트 플러그 CP1은 제1 방향을 따라 형성된 스트라이프 형상의 비트선 BL(도시하지 않음)에 접속된다. 인접하는 선택 게이트선 SGS 간의 소자 영역 AA에 형성되는 불순물 확산층은 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 이 소스 영역 상에는 콘택트 플러그 CP2가 형성된다. 콘택트 플러그 CP2는 소스선 SL(도시하지 않음)에 접속된다.
콘택트 플러그 CP1은 인접하는 선택 트랜지스터 ST1에 의해 공유되는 드레인 마다 1개씩 제공되고, 콘택트 플러그 CP1은 제2 방향을 따라서 교대로 배치된다. 즉, 콘택트 플러그 CP1 중 하나는 선택 게이트선 SGD 중 하나에 근접해서(다른 쪽의 선택 게이트선 SGD로부터 이격해서) 배치되고, 이 콘택트 플러그 CP1에 제2 방향으로 인접하는 다른 콘택트 플러그 CP1은 다른 쪽의 선택 게이트선 SGD에 근접해서(한쪽의 셀렉트 게이트선 SGD로부터 이격해서) 배치된다. 콘택트 플러그 CP1은 거의 원형의 평면 형상을 갖는다.
한편, 콘택트 플러그 CP2는 복수의 선택 트랜지스터 ST2를 가로지르도록 형성된다. 즉, 1개의 콘택트 플러그 CP2는 복수의 선택 트랜지스터 ST2의 소스와 접촉하도록 형성되고, 제2 방향의 주축(major axis)을 따라 타원의 평면 형상을 갖는다.
메모리 셀 어레이(2)의 단면 구성은 도 3을 참조하여 이하에 설명될 것이다. 도 3은 도 2의 라인 3-3(제1 방향)을 따라 절단한 단면도이다.
도 3에 도시한 바와 같이, p형 반도체 기판(10)의 표면 영역 내에는 n형 웰 영역(11)이 형성되고, n형 웰 영역(11)의 표면 영역 내에는 p형 웰 영역(12)이 형성된다. p형 웰 영역(12) 상에는 게이트 절연막(13)이 형성되고, 이 게이트 절연막(13) 상에는 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성된다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극은 게이트 절연막(13) 상에 형성된 다결정 실리콘층(14), 이 다결정 실리콘층(14) 상에 형성된 게이트간 절연막(15) 및 게이트간 절연막(15) 상에 형성된 다결정 실리콘층(16)을 포함한다. 예를 들면, 게이트간 절연막(15)은 실리콘 산화막 또는 실리콘 산화막과 실리콘 질화막의 적층 구조인 ON막, NO막 또는 ONO막, 이들의 적층 구조 또는 TiO2, HfO2, A1203, HfAlOx, HfAlSi막과 실리콘 산화막 또는 실리콘 질화막의 적층 구조로 형성된다. 게이트 절연막(13)은 터널막으로서 기능한다.
메모리 셀 트랜지스터 MT에서, 다결정 실리콘층(14)은 부유 게이트(FG)로서 기능한다. 다결정 실리콘층(16)은 비트선에 직교하는 방향에 인접하는 메모리 셀 트랜지스터 MT에 공통 접속되고, 다결정 실리콘층(16)은 제어 게이트(워드선 WL)로서 기능한다.
선택 트랜지스터 ST1 및 ST2에서, 게이트간 절연막(15)이 부분적으로 제거됨으로써, 워드선 방향으로 서로 인접하는 다결정 실리콘층(14, 16)이 공통 접속된다. 다결정 실리콘층(14, 16)은 선택 게이트선 SGS 및 SGD로서 기능한다. 대안적으로, 다결정 실리콘층(14)만이 선택 게이트선으로서 기능할 수도 있다. 이 경우, 선택 트랜지스터 ST1, ST2의 다결정 실리콘층(16)의 전위는 일정한 전위 또는 플로팅 상태로 된다.
게이트 전극 간에 위치하는 반도체 기판(10)의 표면 내에는, n+형 불순물 확산층(17)이 형성된다. 이 불순물 확산층(17)은 서로 인접하는 트랜지스터에 의해 공유되며, 소스(S) 또는 드레인(D)으로서 기능한다. 인접하는 소스와 드레인 사이의 영역은 전자가 이동하는 채널 영역으로서 기능한다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2가 되는 MOS 트랜지스터들 각각은 게이트 전극, 불순물 확산층(17) 및 채널 영역을 포함한다.
반도체 기판(10) 상에는 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2을 피복하도록 층간 절연막(18)이 형성되어 있다. 층간 절연막(18) 내에는 소스측의 선택 트랜지스터 ST2의 불순물 확산층(소스)(17)에 도달하도록 콘택트 플러그 CP2가 형성되어 있다. 층간 절연막(18) 상에는 콘택트 플러그 CP2에 접속되는 금속 배선층(19)이 형성되어 있다. 이 금속 배선층(19)은 소스선 SL로서 기능한다. 층간 절연막(18) 내에는, 드레인측의 선택 트랜지스터 ST1의 불순물 확산층(드레인)(17)에 도달하도록 콘택트 플러그 CP3가 또한 형성되어 있다. 층간 절연막(18) 상에는 콘택트 플러그 CP3에 접속되는 금속 배선층(20)이 형성되어 있다.
층간 절연막(18) 상에는 금속 배선층(19, 20)을 피복하도록, 층간 절연막(21)이 형성되어 있다. 이 층간 절연막(21) 내에는 금속 배선층(20)에 도달하도록 콘택트 플러그 CP4가 형성되어 있다. 층간 절연막(21) 상에는 복수의 콘택트 플러그 CP4에 공통적으로 접속된 금속 배선층(22)이 형성되어 있다. 금속 배선층(22)은 비트선 BL로서 기능한다. 즉, 콘택트 플러그 CP3, CP4 및 금속 배선층(20)은 도 2의 콘택트 플러그 CP1에 상당한다.
메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀 유닛(4)은 동일한 웰 영역(12) 내에 형성되어 있다.
(주변 트랜지스터의 평면 구성 및 단면 구성)
주변 트랜지스터(5 내지 8)의 구성에 대해서 이하에 설명할 것이다.
주변 트랜지스터(5 내지 8)의 평면 구성에 대해서, 도 4 및 도 5를 참조하여 설명할 것이다. 도 4는 주변 회로(3)에 포함되는 복수의 주변 트랜지스터(6) 중 하나(이하에서는 주변 트랜지스터(6-1)라 칭한다)를 도시한 평면도이다. 즉, 도 4는 각각의 소스 및 드레인 상에 타원형의 단면 형상을 갖는 1개의 콘택트 플러그만이 형성되는 MOS 트랜지스터를 도시한 평면도이다. 도 5는 주변 트랜지스터(6-1) 이외의 나머지 주변 트랜지스터(6)(이하에서는 주변 트랜지스터(6-2)라 칭한다) 및 주변 트랜지스터(5, 7, 8)를 도시한 평면도이다. 즉, 도 5는 각각의 소스 및 드레인 상에 원형의 단면 형상을 갖는 적어도 3개의 콘택트 플러그가 형성되는 MOS 트랜지스터를 도시한 평면도이다.
도 4 및 도 5에 도시한 바와 같이, 주변 트랜지스터(5 내지 8)는 소자 분리 영역 STI에 의해 둘러싸인 소자 영역 AA 내에 형성된다. 주변 트랜지스터(5 내지 8) 각각은 게이트 전극(30), 소스 및 드레인을 포함한다. 게이트 전극(30)은 소자 영역 AA를 가로지르도록 형성된다. 콘택트 플러그 CP10는 소스 및 드레인 상에 형성된다.
주변 트랜지스터(6-1) 상에 형성된 콘택트 플러그 CP10는 게이트 폭 방향으로 주축이 연장하는 타원형의 평면 형상을 가지고, 각각의 소스 및 드레인에 제공된다(도 4 참조). 주변 트랜지스터(5, 6-2, 7, 8) 상에 형성된 콘택트 플러그 CP10은 원형의 평면 형상을 가지고, 복수의 콘택트 플러그 CP10은, 예를 들어, 적어도 3개의 콘택트 플러그 CP10은 각각의 소스 및 드레인에 제공된다(도 5 참조). 도 5에서, 3개 또는 4개의 콘택트 플러그 CP10은 일례로서만 제공된다. 그러나, 적어도 5개의 콘택트 플러그 CP10이 제공될 수도 있다.
주변 트랜지스터(5 내지 8)의 단면 구성에 대해서 이하에 설명할 것이다. 저전압 주변 트랜지스터(5, 6)는 도 6을 참조하여 설명될 것이다. 도 6은 게이트 길이 방향을 따라 주변 트랜지스터(6)를 도시한 단면도이다.
도 6에 도시한 바와 같이, 반도체 기판(10)의 소자 영역 AA의 표면 영역 내에는 n형 웰 영역(31)이 형성되어 있다. 이 n형 웰 영역(31)의 표면 영역 내에는 서로 이격되어 P+형 불순물 확산층(32, 33)이 형성되어 있다. 이 불순물 확산층(32, 33)은 주변 트랜지스터(6)의 소스 및 드레인으로서 기능한다. 이 불순물 확산층들(32, 33) 사이의 n형 웰 영역(31) 상에는 게이트 전극(30)이 형성되어 있고, 게이트 전극(30)과 n형 웰 영역(31) 사이에는 게이트 절연막(34)이 개재되어 있다. 게이트 절연막(34)의 막 두께는 d1이다.
반도체 기판(10) 상에는 주변 트랜지스터(6)를 피복하도록, 층간 절연막(35)이 형성된다. 층간 절연막(35) 내에는 불순물 확산층(32, 33)에 도달하도록 콘택트 플러그 CP10이 형성되고, 층간 절연막(35) 상에는 각각 콘택트 플러그 CP10에 접속되는 금속 배선층(36, 37)이 형성된다.
주변 트랜지스터(5)의 단면 구성은 도전형이 다른 것 이외에는 도 6과 유사하다. 주변 트랜지스터(5)의 경우에, n형 웰 영역(31)은 제거되고, 반도체 기판(10) 상에 주변 트랜지스터(5)가 형성된다. 불순물 확산층(32, 33)은 n+형의 도전형 재료로 이루어져 있다.
고전압 주변 트랜지스터(7, 8)에 대해서 도 7을 참조하여 설명할 것이다. 도 7은 게이트 길이 방향을 따라 주변 트랜지스터(8)를 도시한 단면도이다.
도 7에 도시한 바와 같이, 반도체 기판(10)의 소자 영역 AA의 표면 영역 내에는 n형 웰 영역(41)이 형성되고, 이 n형 웰 영역(41)의 표면 영역 내에는 p형 웰 영역(42)이 형성되고, 이 p형 웰 영역(42)의 표면 영역 내에는 n형 웰 영역(43)이 형성되어 있다. n형 웰 영역(41)의 상부 표면과 p형 웰 영역(42)의 하부 표면은 소자 분리 영역 STI의 하부 표면보다 높다. 주변 트랜지스터(8)는 n형 웰 영역(43) 상에 형성된다. 그 밖의 구성은 도 6과 유사하다. 그러나, 주변 트랜지스터(8)의 게이트 절연막(40)의 막 두께 d2는 주변 트랜지스터(5, 6)의 게이트 절연막의 막 두께 d1보다도 크다.
도 7의 웰 구성(n형 웰 영역(41), p형 웰 영역(42) 및 n형 웰 영역(43))은 도 6의 구성(n형 웰 영역(31))과 동일할 수도 있다. n형 웰 영역(41)의 상부 표면과 p형 웰 영역(42)의 하부 표면은 소자 분리 영역 STI의 하부 표면보다 낮을 수도 있다.
주변 트랜지스터(7)의 단면 구성은 도전형이 다른 것 이외에는 도 7과 유사하다. 주변 트랜지스터(7)의 경우, n형 웰 영역(43)이 제거되고, p형 웰 영역(42) 상에 주변 트랜지스터(7)가 형성된다. 불순물 확산층(32, 33)은 n+형의 도전형 재료로 이루어져 있다.
MOS 트랜지스터(5, 6)와 MOS 트랜지스터(7, 8) 사이에, 백 게이트 바이어스의 차를 생성하는 제어가 수행되지 않을 경우에는 웰 영역(42, 43)이 제거된다. 즉, MOS 트랜지스터(7, 8)는 각각 반도체 기판(10) 및 웰 영역(41) 상에 형성될 수도 있다. MOS 트랜지스터(7)는 소스-드레인간 내전압을 높이기 위해서, 웰 영역을 형성하지 않고, 반도체 기판(10) 상에 형성될 수도 있다.
(주변 트랜지스터의 소자 크기)
주변 트랜지스터(5 내지 8)의 크기에 대해서, 도 8을 참조하여 설명할 것이다. 도 8은 주변 트랜지스터(6-1)와, 주변 트랜지스터(5, 6-2, 7, 8) 중 하나를 도시한 평면도이다. 특히, 도 8의 주변 트랜지스터(5 내지 8)는, NAND형 플래시 메모리(1)에서 복수의 원형의 콘택트 플러그 CP10를 구비하는 주변 트랜지스터들 중, 콘택트 플러그 CPlO의 직경이 최소이며, 또한 그 인접한 콘택트 플러그들 CP10 간의 간격이 최소이다.
이하에서는, 주변 트랜지스터(5, 6-2, 7, 8) 내에 포함된 원형의 콘택트 플러그 CP10은 제1 콘택트 플러그 CP10-1이라 칭하고, 주변 트랜지스터(6-1) 내에 포함된 타원형의 콘택트 플러그 CP10은 제2 콘택트 플러그 CP10-2라 칭한다. 제1 콘택트 플러그 CP10-1의 평면 직경의 최소값을 dp_min이라 칭하고, 그 인접한 콘택트 플러그들 CP10-1 간의 간격을 Sp_min이라 칭한다. 이러한 제1 콘택트 플러그 CPlO-1을 구비하는 주변 트랜지스터(5, 6-2, 7, 8)의 불순물 확산층(32, 33)의 게이트 폭 방향으로의 폭의 최소치를, 폭 Wmin이라고 칭한다.
주변 트랜지스터(6-1)에 포함된 타원형의 콘택트 플러그 CP10을 제2 콘택트 플러그 CP10-2라 칭한다. 제2 콘택트 플러그 CP10-2의 주축 방향의 직경을 dp_rect라 하고, 주변 트랜지스터(6-1)의 불순물 확산층(32,33)의 게이트 폭 방향의 폭을 폭 W1이라 하기로 한다. 제2 콘택트 플러그 CP10-2의 단축 방향(minor axis direction)의 폭은 제1 콘택트 플러그 CP10-1의 평면 직경의 최소값 dp_min과 동일하다.
제2 콘택트 플러그 CP10-2의 주축 dp_rect는, 최소값 dp_min의 2배와 인접하는 제1 콘택트 플러그들 CP10-1의 간격 Sp_min의 합과 거의 동일하다. 주변 트랜지스터(6-1)의 소스 및/또는 드레인의 폭 W1은, 최소값 dp_min의 3배와 간격 Sp_min의 2배의 합보다는 작고, 주축 dp_rect보다는 크다. 폭 W1은 최소폭 Wmin보다 작으며, 최소폭 Wmin은 최소값 dp_min의 3배와 간격 Sp_min의 2배의 합보다 크다. 폭 W1은 메모리 셀 트랜지스터 MT의 게이트 폭 방향의 소스 및 드레인의 폭보다도 크다.
도 8의 제1 콘택트 플러그 CP10-1 및 제2 콘택트 플러그 CP10-2는 포토리소그래피 기술에 의해 형성된다. 층간 절연막(35)을 퇴적한 후, 층간 절연막(35) 상에 포토레지스트를 도포하고, 포토리소그래피 기술에 의해, 이 포토레지스트에 제1 콘택트 플러그 CP10-1 및 제2 콘택트 플러그 CP10-2를 형성하는 패턴을 형성한다. 그 후, 반응성 이온 에칭(reactive ion etching:RIE)과 같은 이방성 에칭에 의해, 소스 및 드레인(32, 33)에 도달하기 위해, 제1 콘택트 플러그 CP10-1 및 제2 콘택트 플러그 CP10-2를 형성하기 위한 콘택트 홀을 층간 절연막(35) 내에 형성한다. 그 후, 이 콘택트 홀을 도전막(예를 들면, 금속)으로 매립하여, 제1 콘택트 플러그 CP10-1 및 제2 콘택트 플러그 CP10-2를 완성한다.
이상의 제조 프로세스에 있어서, 포토리소그래피 시에 사용하는 마스크에서의 제1 콘택트 플러그 CP10-1 및 제2 콘택트 플러그 CP10-2의 설계 치수와, 실제로 층간 절연막(35)에 형성되는 콘택트 홀의 치수를 이하에 설명할 것이다. 도 9는 제1 콘택트 플러그 CP10-1용의 콘택트 홀을 형성하기 위한 마스크의 형상과, 실제로 형성된 콘택트 홀의 평면 사진을 도시하고 있다. 도 9에 도시한 바와 같이, 제1 콘택트 플러그 CP10-1을 형성하는 데 사용된 마스크 패턴의 형상은 정사각형이다. 현재의 설계 룰에 있어서 형성가능한 콘택트 홀의 마스크 상의 최소치수는, 길이가 A1(예를 들어, 90㎚)이고, 폭이 A1이고, 인접하는 홀들 간의 간격은 B1(예를 들어, 180㎚)이다. 이 마스크 패턴을 사용하여 콘택트 홀을 형성할 때 콘택트 홀의 평면 형상은 원형이 된다. 콘택트 홀의 직경은 a1=a2=약 70㎚(즉, dp_min=70㎚)이며, 인접하는 홀들 간의 간격은 b1=약 200㎚(즉, Sp_min= 약 200㎚)이다.
도 10은 제2 콘택트 플러그 CP10-2용의 콘택트 홀을 형성하기 위한 마스크의 형상과, 실제로 형성된 콘택트 홀의 평면 사진을 도시하고 있다. 도 10에 도시한 바와 같이, 제2 콘택트 플러그 CP10-2를 형성하는 데 사용된 마스크 패턴의 형상은, 직사각형이다. 마스크 상의 치수는, 길이가 C1(예를 들어, 360㎚)이고, 폭이 제1 콘택트 플러그 CP10-1의 직경과 같은 A1(예를 들어, 90㎚)이다. 이 마스크 패턴을 사용하여 콘택트 홀을 형성하면, 콘택트 홀의 평면 형상은 타원형이 된다. 콘택트 홀은 주축이 c1(약 290㎚)이며, 단축이 a3(약 60㎚)이다.
제1 콘택트 플러그 CP10-1의 직경은, 제2 콘택트 플러그 CP10-2의 단축보다도 크다.
(효과)
상기와 같이, 본 실시 형태를 따른 반도체 장치에서는 콘택트 저항을 저감하여 동작 신뢰성을 향상할 수 있다. 효과를 이하에 설명한다.
배경 기술에서 설명한 바와 같이, 최근의 설계 룰에서, NAND형 플래시 메모리는 점점 더 미세화되고 있다. 특히, 셀 크기의 미세화가 놀랍게 진행되고 있다. 셀 크기의 미세화로, 주변 회로의 트랜지스터 크기도 축소되고 있다.
따라서, 미세화에 따라 주변 트랜지스터의 콘택트 저항이 증대한다는 문제가 있다. 이것은 주로 이하의 2개의 요인에 기인한다.
(1) 미세화에 진행으로, 주변 트랜지스터의 소스 및 드레인의 표면적이 작아져, 소스 및 드레인 상에 충분한 수의 콘택트 플러그를 배치할 수 없다. 주변 트랜지스터에서는, 소스 및 드레인 각각에 적어도 3개 이상의 콘택트 플러그를 형성하는 것이 바람직하다. 그러나, 미세화의 진행으로 인해 3개의 콘택트 플러그를 거의 형성할 수 없다. 즉, 콘택트 플러그와 소스 및 드레인과의 접촉 면적이 충분히 확보되지 않아, 콘택트 저항이 증대한다.
(2) 미세화의 진행으로 인해, 제조 프로세스의 온도가 내려간다. 따라서, 소스 및 드레인의 불순물을 활성화시키는 열처리가 콘택트 저항을 줄이기에는 불충분하게 된다.
콘택트 저항이 증대하면, 주변 트랜지스터가 구동될 수 있는 전류량(온 전류)이 저하하고, 따라서 NAND형 플래시 메모리의 동작 신뢰성이 저하된다. 특히, 콘택트 저항의 증가는 요인 (2)가 현저한 p채널 MOS 트랜지스터에 있어서 큰 문제가 된다. 콘택트 저항의 증가는, p채널 MOS 트랜지스터의 소스/드레인 확산층을 가벼운 원소량을 갖는 붕소를 사용하여 형성하는 경우에 현저하다.
그러나, 제1 실시 형태의 반도체 장치에서는, 적어도 3개의 콘택트 플러그 CP10-1을 배치하기에는 너무 가깝게 미세화된 p채널 MOS 트랜지스터(6-1)에, 평면 형상이 타원형인 콘택트 플러그 CP10-2를 형성한다.
원형의 콘택트 플러그 CP10-1과 비교했을 때, 콘택트 플러그와 소스 및 드레인과의 접촉 면적을 증가시킬 수 있다. 그 결과, MOS 트랜지스터(6-1)를 흐르는 전류가 증대하여, NAND형 플래시 메모리의 동작 신뢰성을 향상시킬 수 있다.
도 10의 실제 치수로부터, 3개의 제1 콘택트 플러그 CP10-1이 형성된 평면적과 하나의 제2 콘택트 플러그 CP10-2가 형성된 평면적을 비교한다.
제1 콘택트 플러그 CP10-1의 1개당 평면적은 약 3846 ㎚2이다. 이 3개의 제1 콘택트 플러그 CP10-1의 평면적은 약 11540 ㎚2이 된다. 한편, 제2 콘택트 플러그 CP10-2의 1개당 평면적은 약 16626 ㎚2이 된다. 제1 콘택트 플러그 CP10-1과 제2 콘택트 플러그 CP10-2의 높이가 동일하다고 가정하면, 하나의 제2 콘택트 플러그 CP10-2가 형성된 평면적이 3개의 제1 콘택트 플러그 CP10-1이 형성된 평면적보다 더 크다.
제1 및 제2 콘택트 플러그 CP10-1, CP10-2가 서로 높이(깊이)가 같으면, 3개의 제1 콘택트 플러그 CP10-1에서보다 하나의 제2 콘택트 플러그 CP10-2에서의 저항이 작아지는 것으로 생각된다.
이것은, 간격 Sp_min에 상당하는 영역을, 제2 콘택트 플러그 CP10-2의 도체 부분으로서 사용할 수 있는 것에 기인한다. 포지티브 레지스트를 사용한 경우, 간격 Sp_min의 레이트는, 콘택트 홀의 가공에 의해서보다는 노광에 의해 제어되며, 간격 Sp_min은 최소값 dp_min의 약 2배가 되어야 할 필요가 있다. 마무리 형상에서, 제2 콘택트 플러그 CP10-2의 단축 방향의 직경이 제1 콘택트 플러그 CP10-1의 직경보다도 작아진다고 하더라도, 저항은 제1 콘택트 플러그 CP10-1보다 제2 콘택트 플러그 CP10-2가 더 작다.
3개의 제1 콘택트 플러그 CP10-1을 MOS 트랜지스터의 게이트 폭 방향으로 형성했을 경우, 마스크 상의 치수에 있어서 폭 Wmin이 (Sp_min×2＋dp_min×3)=630㎚+α(정렬 마진)이어야 한다. 한편, 1개의 제2 콘택트 플러그 CP10-2를 MOS 트랜지스터의 게이트 폭 방향으로 형성했을 경우, 마스크 상의 치수에 있어서 폭 W1은 dp_rect=360㎚＋α(정렬 마진)이기만 하면 된다. 즉, 1개의 타원형의 제2 콘택트 플러그 CP10-2를 갖는 제2 MOS 트랜지스터의 채널 폭 방향의 폭 W1은, 3개의 원형의 제1 콘택트 플러그 CP10-1을 갖는 제1 MOS 트랜지스터의 채널 폭 방향의 폭 Wmin보다도 작다. 콘택트 저항은, 3개의 제1 콘택트 플러그 CP10-1이 1개의 제2 콘택트 플러그 CP10-2보다 크다. 즉, 마스크 상의 폭 W1은 폭 Wmin보다도 작게 형성될 수 있다.
도 11a는 실제의 제1 콘택트 플러그 CP10-1과 제2 콘택트 플러그 CP10-2의 저항치의 예를 도시한다. 도 11a는 n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터에 필요한 사양(specification)과, 2개의 원모양의 구멍 콘택트 플러그(제1 콘택트 플러그 CP10-1)의 콘택트 저항과, 1개의 타원형의 구멍 콘택트 플러그(제2 콘택트 플러그 CP10-2)의 콘택트 저항을 나타내는 표다.
도 11a에 도시한 바와 같이 , n채널 MOS 트랜지스터 및 p채널 MOS 트랜지스터의 사양은, 각각 1 내지 2㏀ 이하 및 3 내지 5㏀ 이하의 콘택트 저항을 필요로 한다. 2개의 제1 콘택트 플러그 CP10-1을 p채널 MOS 트랜지스터에 사용한 경우, 그 콘택트 저항은 10 내지 100㏀이 되어, 사양을 만족시킬 수 없다. 그러나, 제1 실시 형태에서는, 제2 콘택트 플러그 CP10-2를 사용하기 때문에, 콘택트 저항이 1 내지 3㏀이 되고, 대폭으로 콘택트 저항을 삭감할 수 있다.
저온 제조 프로세스는 n채널 MOS 트랜지스터에 영향을 거의 끼치지 않는다. 따라서, 2개의 제2 콘택트 플러그 CP10-1을 사용하더라도 n채널 MOS 트랜지스터는 콘택트 저항의 사양을 만족시킬 수 있다.
제1 실시 형태에서는, p채널 MOS 트랜지스터의 콘택트 저항을 줄이면서 n채널 MOS 트랜지스터의 게이트 폭 방향으로의 미세화를 가능하게 한다.
때때로 주변 회로의 미세화에 의해, MOS 트랜지스터의 게이트 폭이 작아지는 경우가 있다. 또한, 도 11b에 도시한 바와 같이, n채널 MOS 트랜지스터는 p채널 MOS 트랜지스터보다도 콘택트 저항이 작다. 즉, 때때로, n채널 MOS 트랜지스터는, 소스 또는 드레인에 하나의 제1 콘택트 플러그를 배치하면 콘택트 저항의 사양을 만족시킨다.
여기서, 하나의 제1 콘택트 플러그를 사용한 n채널 MOS 트랜지스터의 폭 Wmin은, 하나의 제2 콘택트 플러그를 사용한 p채널 MOS 트랜지스터의 폭 W1보다도 짧아진다. 즉, p채널 MOS 트랜지스터의 콘택트 저항을 줄이면서, n채널 MOS 트랜지스터의 게이트 폭 방향으로의 미세화를 가능하게 한다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 따른 반도체 장치에 대해 이하에 설명한다. 제2 실시 형태에서는, 제1 실시 형태의 주변 트랜지스터(6-1)를 NAND형 플래시 메모리(1)의 감지 증폭기에 사용한다. 그 밖의 구성은 제1 실시 형태의 구성과 마찬가지이므로, 설명은 생략한다.
(감지 증폭기의 회로 구성)
감지 증폭기의 회로 구성에 대해서 도 12를 참조하여 설명한다. 도 12는 제2 실시 형태의 감지 증폭기를 도시하는 회로도이다.
도 12에 도시한 바와 같이, 감지 증폭기(60)는, n채널 MOS 트랜지스터(61 내지 68), p채널 MOS 트랜지스터(69 내지 72), 캐패시터 소자(73) 및 래치 회로(74)를 포함한다.
MOS 트랜지스터(61)에서, 전류 경로의 일단부는 비트선 BL 중 하나에 접속되고, 타단부는 노드 COM2에 접속되고, 게이트에 신호 BLC가 인가된다. MOS 트랜지스터(70)에서, 전류 경로의 일단부는 노드 COM2에 접속되고, 타단부는 전압 VSS(예를 들어, OV)가 인가되는 노드 N_VSS에 접속되고, 게이트는 노드 LAT에 접속된다. MOS 트랜지스터(66)에서, 전류 경로의 일단부는 노드 COM2에 접속되고, 타단부는 노드 N_VSS에 접속되고, 게이트는 노드 INV에 접속된다. MOS 트랜지스터(69)에서, 전류 경로의 일단부는 노드 COM2에 접속되고, 타단부는 노드 COM1에 접속되고, 게이트는 노드 INV에 접속된다. MOS 트랜지스터(65)에서, 전류 경로의 일단부는 노드 COM2에 접속되고, 타단부는 노드 COM1에 접속되고, 게이트는 노드 LAT에 접속된다. MOS 트랜지스터(67)에서, 전류 경로의 일단부는 노드 COM1에 접속되고, 타단부는 노드 N_VSS에 접속되고, 게이트에 신호 SET가 입력된다. MOS 트랜지스터(62)에서, 전류 경로의 일단부는 전압 VDD(예를 들어, 1.5V)가 인가되는 노드 N_VDD에 접속되고, 타단부는 노드 COM1에 접속되고, 게이트에 신호 BLX가 입력된다. MOS 트랜지스터(63)에서, 전류 경로의 일단부는 노드 SEN에 접속되고, 타단부는 노드 COM1에 접속되고, 게이트에 신호 XXL이 입력된다. MOS 트랜지스터(64)에서, 전류 경로의 일단부는 노드 N_VDD에 접속되고, 타단부는 노드 SEN에 접속되고, 게이트에 신호 HLL이 입력된다. 캐패시터 소자(73)에서, 한쪽의 전극은 노드 SEN에 접속되고, 다른 쪽의 전극은 노드 N_VSS에 접속된다. MOS 트랜지스터(68)에서, 전류 경로의 일단부는 노드 INV에 접속되고, 타단부는 노드 N_VSS에 접속되고, 게이트에 신호 RST_NCO가 입력된다. MOS 트랜지스터(71)에서, 전류 경로의 일단부는 노드 INV에 접속되고, 게이트는 노드 SEN에 접속된다. MOS 트랜지스터(72)에서, 전류 경로의 일단부는 노드 N_VDD에 접속되고, 타단부는 MOS 트랜지스터(71)의 전류 경로의 일단부에 접속되고, 게이트에 신호 STBn이 입력된다.
래치 회로(74)는 MOS 트랜지스터(68, 71)의 접속 노드인 노드 INV에서의 데이터를 래치한다. 즉. 래치 회로(74)는 n채널 MOS 트랜지스터(75 내지 77) 및 p채널 MOS 트랜지스터(78 내지 80)를 포함한다.
MOS 트랜지스터(75)에서, 전류 경로의 일단부는 노드 INV에 접속되고, 게이트에 신호 STBn이 입력된다. MOS 트랜지스터(76)에서, 전류 경로의 일단부는 노드N_VSS에 접속되고, 타단부는 MOS 트랜지스터(75)의 전류 경로의 일단부에 접속되고, 게이트는 노드 LAT에 접속된다. MOS 트랜지스터(79)에서, 전류 경로의 일단부는 노드 INV에 접속되고, 게이트는 노드 LAT에 접속된다. MOS 트랜지스터(78)에서, 전류 경로의 일단부는 노드 N__VDD에 접속되고, 타단부는 MOS 트랜지스터(79)의 전류 경로의 일단부에 접속되고, 게이트에 신호 RST_PCO가 입력된다. MOS 트랜지스터(77)에서, 전류 경로의 일단부는 노드 N_VSS에 접속되고, 타단부는 노드 LAT에 접속되고, 게이트는 노드 INV에 접속된다. MOS 트랜지스터(80)에서, 전류 경로의 일단부는 노드 N_VDD에 접속되고, 타단부는 노드 LAT에 접속되고, 게이트는 노드 INV에 접속된다.
(감지 증폭기의 평면 및 단면 구성)
감지 증폭기의 일부 영역의 평면 및 단면 구성에 대해 도 13 및 도 14를 참조하여 설명한다. 도 13은 도 12의 영역 AREA1을 도시하는 평면도이며, 도 14는 도 13의 라인 14-14를 따라 절단한 단면도이다. 도 13 및 도 14의 제1 방향 및 제2 방향은 도 2 및 도 3의 제1 방향 및 제2 방향과 항상 일치하는 것은 아니다.
도 13 및 도 14에 도시한 바와 같이, 반도체 기판(10) 내에 제1 방향으로 스트라이프 형상의 소자 영역 AA가 제공되어 있다. 소자 영역 AA의 표면 영역 내에는 n형 웰 영역(90)이 형성되고, n형 웰 영역(90) 상에는, 게이트 절연막(91)을 개재하여, 제1 방향에 직교하는 제2 방향으로 스트라이프 형상의 게이트 전극(92 내지 97)이 형성되어 있다. 제2 방향에서, 각 게이트 전극(92 내지 97)은 소자 영역 AA를 가로지르도록 형성되어 있다.
게이트 전극(94, 95)은 MOS 트랜지스터(72)의 게이트 전극으로서 기능한다. 게이트 전극(94, 95)은 소자 분리 영역 STI 상에서 공통적으로 접속되고, 신호 STBn이 게이트 전극(94, 95)에 인가된다. 즉, 게이트 전극(94, 95)은, 전체적으로 U자형의 형상으로 형성되고, 2 지점에서 소자 영역 AA를 가로지른다. 게이트 전극(93, 96)은 MOS 트랜지스터(71)의 게이트 전극으로서 기능하고, 노드 SEN에 접속된다. 게이트 전극(92, 97)은 MOS 트랜지스터(79)의 게이트 전극으로서 기능하고, 노드 LAT에 접속된다. 게이트 전극들 사이의 웰 영역(90)의 표면 영역 내에는, p+형 불순물 확산층(98)이 형성되어 있다. 이 불순물 확산층(98)은 MOS 트랜지스터(71, 72, 79)의 소스 또는 드레인으로서 기능한다.
MOS 트랜지스터(71, 72, 79)를 피복하도록 반도체 기판(10) 상에 층간 절연막(99)이 형성되어 있다. 층간 절연막(99) 내에는 콘택트 플러그 CP20 내지 CP24가 형성되어 있다. 층간 절연막(99) 상에는 금속 배선층(100 내지 104)이 형성되어 있고, 콘택트 플러그 CP20 내지 CP24에 각각 접속된다.
콘택트 플러그 CP21은, 게이트 전극들(92, 93) 사이의 불순물 확산층(98)에 접속되고, 금속 배선층(101)을 통해 노드 INV에 접속된다. 콘택트 플러그 CP22는, 게이트 전극들(94, 95) 사이의 불순물 확산층(98)에 접속되고, 금속 배선층(102)을 통해 노드 N_VDD에 접속된다. 콘택트 플러그 CP23은, 게이트 전극들(96, 97) 사이의 불순물 확산층(98)에 접속되고, 금속 배선층(103)을 통해 노드 INV에 접속된다. 콘택트 플러그 CP20은, 콘택트 플러그 CP21에 접속되는 불순물 확산층(98)에 대하여 게이트 전극(92)을 사이에 두고 대향하는 불순물 확산층(98)에 접속된다. 콘택트 플러그 CP20은 금속 배선층(101)을 통해 MOS 트랜지스터(78)에 또한 접속된다. 콘택트 플러그 CP24는, 콘택트 플러그 CP23에 접속되는 불순물 확산층(98)에 대하여 게이트 전극(97)을 사이에 두고 대향하는 불순물 확산층(98)에 접속된다. 콘택트 플러그 CP24는, 금속 배선층(104)을 통해 MOS 트랜지스터(78)에 또한 접속된다.
따라서, 소자 영역 AA에서, MOS 트랜지스터(71, 72, 79)는 게이트 전극들(94 및 95) 사이에 위치하는 축에 대해 대칭적으로 형성된다. 바꿔 말하면, MOS 트랜지스터(71, 72, 79)는 상기 축을 중심으로 하는 반사 패턴(reflection pattern)으로서 형성되어 있다. 제1 실시 형태의 주변 트랜지스터(6-1)가 MOS 트랜지스터(71, 72, 79)로서 사용된다. 즉, 콘택트 플러그 CP20 내지 CP24는 주축 dp_rect를 갖는 타원형의 평면 형상으로 형성된다.
(감지 증폭기의 동작)
상기 감지 증폭기의 동작에 대해 도 12를 참조하여 간단하게 설명한다. 이하에서는, 데이터 판독 시에 메모리 셀 트랜지스터 MT가 턴온되는 것을 이진-1 판독(binary-1 read)("1" 판독)이라 칭하고, 데이터 판독 시에 메모리 셀 트랜지스터 MT가 턴오프되는 것을 이진-0 판독("0" 판독)이라 칭한다. 판독 동작 시, 신호 BLX 및 XXL은 각각 Vt+O.9V와 Vt+1.2V로 설정된다. 신호 BLC는 VTN+O.7V로 설정된다. MOS 트랜지스터(62, 63)의 임계치 전압은 Vt이며, MOS 트랜지스터(61)의 임계치 전압은 VTN이다.
리셋 동작 시, 신호 SET과 RST_NCO는 하이 레벨로 될 수 있고, 이에 의해 노드 COM1과 INV는 로우(OV) 레벨로 되고, 노드 LAT는 하이(VDD) 레벨로 된다. 한편, 통상적인 동작 시, 신호 SET과 RST_NCO는 로우 레벨로 되고, MOS 트랜지스터(67, 68)는 턴오프된다. 신호 RST_PCO는, 리셋 동작시에는 하이 레벨로 될 수 있고, 통상적인 동작 시에는 로우 레벨이다.
(사례 I)
"1" 판독을 행하는 사례 I을 이하에 설명한다.
먼저 비트선 BL이 프리차지(pre-charge)된다. 이하의 설명에서는, 프리차지 레벨 VPRE가 O.7V로 설정되었다고 가정한다.
MOS 트랜지스터(62)는 프리차지를 행한다. 즉, 신호 BLX를 인가함으로써 MOS 트랜지스터(62)가 턴온된다. 메모리 셀 유닛(4)이 도통 상태에 있기 때문에, MOS 트랜지스터(65, 61, 69)의 전류 경로 및 노드 COM1과 COM2를 통해 비트선 BL에 전류가 흐른다. 그 결과, 비트선 BL의 전위는 대략 0.7V가 된다. 즉, 비트선 BL에서 소스선 SL로 전류를 흘리면서, 비트선 BL의 전위는 대략 0.7V로 고정된다. 이때, MOS 트랜지스터(66, 70)는 턴오프된다. 신호 HLL을 인가함으로써 캐패시터 소자(73)가 충전되어, 노드 SEN의 전위는 2.5V가 된다.
다음으로, 노드 SEN이 방전된다. 신호 HLL이 로우 레벨이 되어 MOS 트랜지스터(64)를 턴오프한다. 따라서, 노드 SEN에서 비트선 BL로 흐르는 전류에 의해 노드 SEN이 방전되고, 노드 SEN의 전위는 약 0.9V(로우)로 저하한다.
계속해서, 노드 SEN이 방전된다. 이때, 노드 COM1의 전위가 0.9V 이하로 저하될 때, MOS 트랜지스터(62)가 전류를 공급하기 시작한다. 따라서, 노드 COM1의 전위는 0.9V에서 유지된다.
다음으로, 데이터가 감지된다. 신호 STBn이 로우 레벨로 되어 MOS 트랜지스터(72)를 턴온한다. 노드 SEN의 전위가 0.9V이므로, MOS 트랜지스터(71)가 턴온된다. 따라서, 노드 INV가 하이(VDD) 레벨이 되고, 래치 회로(74)는 하이 레벨(VDD)을 래치한다. 노드 INV가 하이 레벨이 될 때, MOS 트랜지스터(77)는 턴온되어 노드 LAT를 로우 레벨로 만들고, 이에 의해 MOS 트랜지스터(65, 69)는 턴오프되고 MOS 트랜지스터(66, 70)는 턴온된다. 그러므로, 비트선 BL은, MOS 트랜지스터(66, 70)의 전류 경로를 통해 노드 N_VSS에 접속되고, 비트선 BL의 전위는 VSS로 고정된다.
(사례 II)
"0" 판독을 행하는 사례 II를 이하에 설명한다.
사례 II에서는, 비트선 BL에 전류가 흐르지 않고, 비트선 BL의 전위는 0.7V에서 유지된다. 노드 SEN의 전위는 약 2.5V(하이)에서 유지된다. 따라서, MOS 트랜지스터(71)는 턴오프되고 노드 INV는 계속 로우 레벨 상태이다. 래치 회로(74)는 노드 INV의 로우 레벨을 래치한다.
제2 실시 형태의 감지 증폭기는, 비트선 BL에 흐르는 전류를 감지하여 판독 동작을 실행한다. 제2 실시 형태에서는, 데이터를 판독할 때, 프리차지에서 감지까지의 처리를 1회 또는 복수회(예를 들어, 2회) 행한다. 감지를 2회 행할 때에는, 우선 1회째의 판독에서, 셀 전류가 흐르기 쉬운 메모리 셀 트랜지스터 MT에 대해 판독을 행하고, 그 다음, 셀 전류가 흐르기 어려운 메모리 셀 트랜지스터 MT에 대해 판독을 행한다. 즉, 1회째의 판독 동작이 사례 1에 상당하는 비트선 BL에 대해서는 2회째의 판독 동작은 행하지 않고, 비트선 BL의 전위를 고정한다. 한편, 1회째의 판독 동작이 사례 II에 상당하는 비트선 BL에 대해서는 2회째의 판독 동작을 실행한다. 이것은, 소스선 SL의 노이즈(전위 변동)의 영향을 억제하기 위해서이다. 2회째의 판독에서는, 1회째의 판독에서 턴온된 메모리 셀 트랜지스터 MT를 턴오프 시키면서 판독을 행한다.
(효과)
상술한 바와 같이, 제1 실시 형태의 주변 트랜지스터(6-1)는 감지 증폭기를 구성하는 p채널 MOS 트랜지스터로서 사용될 수 있다. 특히, 전류 감지형의 감지 증폭기의 경우에는, 감지 증폭기의 MOS 트랜지스터가 전류를 충분히 구동시키는 것이 동작 신뢰성의 관점에서 중요하다. 따라서, 감지 증폭기의 p채널 MOS 트랜지스터로서 주변 트랜지스터(6-1)를 사용하는 것이 바람직하다.
특히, 래치 데이터를 결정하는 노드 INV의 전위의 경우에는, p채널 MOS 트랜지스터(71, 72)의 콘택트 저항을 줄이는 것이 중요하다. p채널 MOS 트랜지스터(71, 72)의 콘택트 저항이 높아지면, 노드 INV의 전위가 낮아지고 노드 SEN의 전위가 로우 레벨임에도 불구하고 노드 INV가 로우 레벨이 되어, 이것은 오 판독을 일으킨다.
도 13에서는, 타원형의 평면 형상을 갖는 콘택트 플러그가 MOS 트랜지스터(71, 72, 79)에 사용된다. 대안적으로, 타원형의 평면 형상을 갖는 콘택트 플러그가 MOS 트랜지스터(69, 70, 78, 80)에 또한 사용될 수 있다는 것이 명백하다.
제1 실시 형태와 제2 실시 형태의 반도체 장치에서는, p채널 MOS 트랜지스터와 접촉하게 되는 콘택트 플러그를 타원형의 평면 형상으로 형성하여, p채널 MOS 트랜지스터의 콘택트 저항을 저감하여, 반도체 장치의 동작 신뢰성을 향상시킬 수 있다. 특히, 제1 및 제2 실시 형태의 구성은 미세화가 진행되는 반도체 장치, 예를 들어 반도체 기억 장치에 유효하게 적용된다.
예를 들어, 반도체 장치에 있어서, 이 타원형의 콘택트 플러그는, 복수의 제1 콘택트 플러그를 구비하는 MOS 트랜지스터에서 인접하는 제1 콘택트 플러그들 간의 면적과 2개의 제1 콘택트 플러그(원형의 평면 형상)의 합과 대략 동일한 콘택트 면적을 필요로 하는 MOS 트랜지스터에서 사용되는 것이 바람직하다. 이 타원형의 콘택트 플러그는, 게이트 폭 방향의 소스 또는 드레인의 폭이, 제1 콘택트 플러그의 평면 크기의 3배와 인접하는 제1 콘택트 플러그들 간의 간격의 2배와의 합보다도 작도록 미세화가 진행된 MOS 트랜지스터에 사용되는 것이 바람직하다. 즉, 디자인 룰에 따르면, 이 타원형의 콘택트 플러그는, 게이트 폭 방향의 소스 또는 드레인에 2개의 제1 콘택트 플러그를 배치할 수 있는 게이트 폭을 갖는 MOS 트랜지스터에 사용되는 것이 바람직하다.
도 13의 콘택트 플러그 CP20 내지 CP24는 종래의 설계상의 레이아웃을 변경하지 않고서 형성될 수 있다. 이 점은 도 15를 참조하여 설명한다. 도 15는 감지 증폭기의 설계 단계에 있어서의 레이아웃이며, 각 콘택트 플러그 CP20 내지 CP24 를 2개의 제1 콘택트 플러그 CP10-1로 설계했을 경우를 도시하고 있다. 이하, 콘택트 플러그 CP20 내지 CP24에 대응하는 제1 콘택트 플러그 CP10-1을 각각 콘택트 플러그 CP20' 내지 CP24'라 칭한다.
제1 콘택트 플러그 CP20 내지 CP24를 형성하기 위해 도 15의 설계 레이아웃으로부터 작성한 마스크 데이터를 변환한다. 즉, 소자 영역 AA와 소스/드레인 불순물 주입 영역 XP가 서로 겹치는 영역 상의 콘택트 플러그 CP20' 내지 CP24'의 크기를 변경한다. 구체적으로는, 콘택트 플러그 CP20' 내지 CP24'의 크기를 Sp_min/2만큼 크게 한다. 그러면, 제2 방향으로 인접하는 2개의 콘택트 플러그들 CP20' 내지 CP24' 각각이 서로 접하게 된다. 여기서, 콘택트 플러그 CP20' 내지 CP24'는 또한 제1 방향으로 Sp_min/2만큼 커지게 되고, 콘택트 플러그 CP20' 내지 CP24'는 2개의 콘택트 플러그 CP20' 내지 CP24' 각각이 서로 접하게 방향에 반대되는 제2 방향으로도 Sp_min/2만큼 커지게 된다. 따라서, 제2 방향으로 인접하는 2개의 콘택트 플러그 CP20' 내지 CP24'를 Sp_min/2만큼 작게 하고, 그 결과, 각각 2개의 콘택트 플러그 CP20' 내지 CP24'에 의해, 제2 콘택트 플러그 CP20 내지 CP24의 마스크 데이터를 작성할 수 있다.
제1 방향으로 인접하는 콘택트 플러그 CP23'과 CP24' 간의 간격 Sp_min2와 제1 방향으로 인접하는 콘택트 플러그 CP20'과 CP21' 간의 간격 Sp_min2는, 콘택트 플러그 CP23'과 CP24' 및 콘택트 플러그 CP20'과 CP21'가 각각 게이트 전극(79, 71)을 개재하여 배치되어 있기 때문에, 간격 Sp_min보다 커진다. 즉, 상기 변환에서는, 제1 방향으로 인접하는 콘택트 플러그들끼리는 서로 접속되지 않는다.
필요한 회로의 필요한 종류의 MOS 트랜지스터의 제1 콘택트 플러그 CP10-1만이, 이러한 마스크 데이터 변환에 의해 제2 콘택트 플러그 CP10-2로 변환될 수 있다. 제2 실시 형태에서는, 감지 증폭기의 MOS 트랜지스터(71, 79)의 소스 및 드레인에 접속되는 제1 콘택트 플러그 CP20', CP21', CP23', CP24' 및 MOS 트랜지스터(72)의 소스 또는 드레인에 접속되는 제1 콘택트 플러그 CP22'가 제2 콘택트 플러그로 변환된다.
n채널 MOS 트랜지스터의 제1 콘택트 플러그 CP10-1이 제2 콘택트 플러그 CP10-2로 변환되는 경우, 소자 영역 AA 및 n채널 MOS 트랜지스터의 소스/드레인 형성용 주입 영역이 서로 겹쳐지는 영역에서의 제1 콘택트 플러그 CP10-1의 크기를 변경할 수 있다.
레이아웃에서는, 제1 콘택트 플러그 1 종류만을 사용할 수 있으며, 이것은 레이아웃의 작성 및 레이아웃의 검증을 용이하게 한다. 적어도 3개의 제1 콘택트 플러그 CP10-1을 조합하여 직사각형의 콘택트를 작성할 수도 있다.
그러나, 상술한 크기는 단지 일례로서 인용한 것이며, 제2 실시 형태의 구성은 크기에 상관없이 저저항화가 요구되는 p채널 MOS 트랜지스터에 적용될 수 있다. 제2 실시 형태의 구성은 p채널 MOS 트랜지스터 뿐만 아니라, n채널 MOS 트랜지스터에도 적용될 수 있다.
제2 콘택트 플러그 CP10-2의 평면 형상이 항상 반드시 완전한 타원형일 필요는 없으며, 제2 콘택트 플러그 CP10-2는 세로와 가로의 크기가 다른 직사각형으로 형성될 수도 있다. 그러나, 상술한 바와 같이, 직사각형의 제2 콘택트 플러그 CP10-2의 코너부는, 마스크를 사용하여 제2 콘택트 플러그 CP10-2를 형성할 때 통상적으로 원호 형상이 된다. 즉, 제2 콘택트 플러그 CP10-2의 평면 형상은, 그 코너부가 둥글게 되는 직사각형 형상이 된다고 말할 수 있다.
제1 및 제2 실시 형태에서, 감지 증폭기는 제2 콘택트 플러그 CP10-2가 형성되는 주변 트랜지스터의 예로서 언급되었다. 대안적으로, 제2 콘택트 플러그 CP10-2는 감지 증폭기 이외의 로우 디코더 또는 칼럼 디코더에 사용될 수도 있다.
도 6에서, 제2 콘택트 플러그 CP10-2가 형성되는 주변 트랜지스터(6-1)에 표면 채널이 형성되어 있다. 대안적으로, 매립된 채널이 주변 회로(6-1)에 형성될 수도 있다. 매립된 채널이 형성될 수 있는 경우를 도 16을 참조하여 설명한다. 도 16은 게이트 길이 방향을 따른 주변 트랜지스터(6-1)를 도시하는 단면도이다. 도 16에 도시한 바와 같이, 도 6의 구조에서의 소스와 드레인 사이의 웰 영역(31)에 얇은 p형 불순물 확산층(50)이 형성되어 있다. 불순물 확산층(50)은 게이트 절연막(34)과 접촉하고 있다. 이 얇은 p형 불순물 확산층(50)은, 게이트 전극(30) 및 불순물 확산층(32, 33)에 OV를 인가한 상태에서 공핍화된다. 이 얇은 p형 불순물 확산층(50)과 n형 웰 영역(31) 사이의 경계 부근에 채널이 형성된다.
선택 트랜지스터 ST1 및 ST2와 마찬가지로, 주변 트랜지스터(5 내지 8)의 게이트 전극(30)은 적층 게이트 구조를 가질 수 있다. 도 17은 주변 트랜지스터(5 내지 8)의 게이트 전극(30)이 적층 게이트 구조를 가질 때 주변 트랜지스터(6)의 게이트 길이 방향을 따른 단면도이다. 도 17에 도시한 바와 같이, 게이트 전극은 게이트 절연막(34) 상에 형성된 도전층(51)과, 도전층(51) 상에 게이트간 절연막(52)을 개재하여 형성된 도전층(53)을 포함한다. 게이트간 절연막(52)의 일부 또는 전부가 제거됨으로써, 도전층(51, 53)은 전기적으로 접속된다. 예를 들어, 도전층(51, 53) 및 게이트간 절연막(52)은, 메모리 셀 어레이(2)의 다결정 실리콘층(14, 16) 및 게이트간 절연막(15)과 동일한 재료로 형성될 수 있다.
제1 및 제2 실시 형태에서는, 프린지리스 콘택트 구조(fringeless contact structure)를 사용한 경우에도 가공 마진(processing margin)을 충분히 확보할 수 있다. 프린지리스 콘택트는 이하에 설명한다. 도 18은 MOS 트랜지스터의 단면도이며, 프린지리스 콘택트가 도 6의 주변 트랜지스터(6-1)에서 사용된 경우를 도시한다. 도 18에 도시된 바와 같이, 금속 배선층(36, 37) 상에 또한 콘택트 플러그 CP30이 형성된다. 도 19는 콘택트 플러그 CP10의 표면, 금속 배선층(36, 37)의 표면 및 콘택트 플러그 CP30의 표면을 도시하는 평면도이다.
도 19에 도시된 바와 같이, 프린지리스 콘택트의 경우, 콘택트 플러그 CP10과 콘택트 플러그 CP30을 접속시키는 금속 배선층(36, 37)에서, 가로의 크기(도 18 및 도 19의 제1 방향)는 콘택트 플러그 CP10의 단축(dp_min)과 동일하고, 세로의 크기(도 18 및 도 19의 제1 방향에 직교하는 제2 방향)는 콘택트 플러그 CP10의 주축(dp_rect)과 동일하다. 즉, 도 18에 나타낸 바와 같이, 금속 배선층(36, 37)은, 각각 콘택트 플러그 CP10와 완전하게 오버랩된다.
통상, 프린지리스 콘택트가 사용되는 경우에는, 콘택트 플러그와 금속 배선층과의 정렬 마진(alignment margin)이 거의 제거되어, 콘택트 플러그의 직경이 작아질수록 가공이 곤란했다. 즉, 정렬 불량(misalignment)이 발생하면, 콘택트 플러그와 금속 배선층과의 사이의 접촉 면적이 작아져, 콘택트 저항이 증대한다.
그러나, 제1 및 제2 실시 형태의 콘택트 플러그 CP10은 평면 형상은 타원형이다. 따라서, 제2 방향으로 정렬 불량이 발생하더라도, 금속 배선층(36, 37)과 콘택트 플러그 CP10과의 사이의 접촉 면적을 충분히 확보할 수 있다. 이 점은 2개의 원형의 콘택트 플러그 CP10을 제2 방향으로 배치했을 경우를 비교예로 하여 이하에 설명한다. 도 20은 도 19의 구성과 비교예에 있어서의 금속 배선층(36, 37)의 표면을 도시하는 평면도이다. 비교예의 콘택트 플러그 CP10에서는, 그 직경이 도 19의 콘택트 플러그 CP10의 단축 dp_min과 동일하고, 인접하는 콘택트 플러그 들 CP10 간의 간격이 Sp_min이다. 비교예의 경우, 제2 방향으로 dp_min만큼 정렬 불량이 발생하면, 콘택트 저항은 도 19의 콘택트 플러그 CP10에 비해 2배가 되어버린다. 이 정렬 마진은 도 9의 실제 치수에 나타낸 바와 같이, 마스크 상의 치수보다 작아진다. 즉, 제1 및 제2 실시 형태의 콘택트 플러그 CP10를 사용하면, 비교예에 비해 제2 방향에서의 정렬 불량에 대한 허용오차(tolerance)를 대폭 크게 할 수 있다. 콘택트 플러그 CP30을 형성하는 경우도 같다. 따라서, 콘택트 저항의 증가를 억제할 수 있다.
제1 및 제2 실시 형태에서는, 반도체 기판(10)으로서 p형 실리콘 기판을 사용한다. 대안적으로, SiGe 혼성결정(mixed crystal), SiGeC 혼성결정과 같은, 실리콘을 포함하는 다른 단결정 반도체 기판을 p형 실리콘 기판 대신 사용할 수도 있다. 게이트 전극의 일부로서 기능하는 도전층(14, 16)은, SiGe 혼성결정, SiGeC 혼성결정, TiSi, NiSi, CoSi, TaSi, WSi, MoSi등의 실리사이드나 폴리사이드, Ti, Al, Cu, TiN, W 등의 금속으로 이루어질 수 있고, 도전층(14, 16)은 다결정일 수 있고, 또는 이것들의 적층체로도 좋다.
제1 및 제2 실시 형태에서는, NAND형 플래시 메모리를 일례로서 언급한다. 그러나, 예를 들어 제1 및 제2 실시 형태의 구성은, NAND형 플래시 메모리에서 메모리 셀 트랜지스터의 수를 1개로 설정한 3Tr-NAND형 플래시 메모리 또는 NOR형 플래시 메모리에도 적용할 수 있다. 또한, 제1 및 제2 실시 형태의 구성은, 3Tr-NAND형 플래시 메모리에서 드레인측의 선택 트랜지스터 ST1을 배제한 2Tr형 플래시 메모리에도 적용할 수 있고, 제1 및 제2 실시 형태의 구성은 적층 게이트 구조를 포함하는 불휘발성 반도체 메모리 전반에 널리 적용 가능하다. 제1 및 제2 실시 형태의 적용은 반도체 메모리에 한정되지 않는다.
제1 및 제2 실시 형태에서는 폴리실리콘층(14)을 부유 게이트로서 사용한 NAND형 메모리 셀에 대해 설명하였다. 제1 및 제2 실시 형태의 구성은, 예를 들어, 실리콘 질화막, 실리콘 산질화막, HfSiO막, HfAl0막, Al0x막, HfO막, TiO막, TaO막 또는 그것들의 적층 구조를 전하 축적층에 사용하는 소위 MONOS 구조를 갖는 NAND형 플래시 메모리에도 적용할 수 있음이 명확하다.
추가의 이점 및 변경은 당업자에게 쉽게 일어날 수 있다. 그러므로, 광범위한 양태에서의 본 발명은 본 명세서에 나타내고 설명된 특정 상세사항과 대표적인 실시 형태에 제한되지 않는다. 따라서, 첨부되는 특허청구범위와 그 동등물에 의해 정의되는 바와 같은 일반적인 발명의 개념의 취지 또는 범위로부터 벗어나지 않고 각종 변경이 행해질 수 있다.
10 : 반도체 기판
30 : 게이트 전극
32, 33 : 불순물 확산층
35 : 층간 절연막
36, 37 : 금속 배선층
AA : 스트라이프 형상의 소자 영역
CP10-1 : 제1 콘택트 플러그
CP10-2 : 제2 콘택트 플러그

Claims (19)

  1. 반도체 장치로서,
    반도체 기판 상에 형성된 메모리 셀 어레이;
    상기 반도체 기판 상에 형성되며, 상기 메모리 셀 어레이에 대한 기입(program) 동작, 판독 동작 및 소거 동작을 제어하도록 구성된 주변 회로;
    상기 반도체 기판 상에 형성된 N형의 제1 MOS 트랜지스터;
    상기 주변 회로 상에 형성된 P형의 복수의 제2 MOS 트랜지스터;
    원형의 평면 형상을 갖는 복수의 제1 콘택트 플러그; 및
    상기 제2 MOS 트랜지스터들 중 하나의 제2 MOS 트랜지스터의 소스 또는 드레인 상에 형성된 타원형의 평면 형상을 갖는 제2 콘택트 플러그 -상기 제1 콘택트 플러그들은 다른 제2 MOS 트랜지스터들 및 상기 제1 MOS 트랜지스터의 소스 또는 드레인 상에 형성됨 -
    를 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 콘택트 플러그는 각 소스 또는 드레인에 형성된 단일의 콘택트 플러그이고,
    상기 제1 콘택트 플러그들 중 3개의 제1 콘택트 플러그는 각 소스 또는 드레인에 형성되어 있고,
    게이트 폭 방향에서, 상기 제2 콘택트 플러그가 형성되어 있는 상기 제2 MOS 트랜지스터들 중 하나의 제2 MOS 트랜지스터의 소스 또는 드레인의 폭은, 상기 제1 MOS 트랜지스터의 소스 또는 드레인의 폭보다 작은, 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 콘택트 플러그는 각 소스 또는 드레인에 형성된 단일의 콘택트 플러그이고,
    상기 제1 콘택트 플러그들 중 하나의 제1 콘택트 플러그는 각 소스 또는 드레인에 형성되어 있고,
    게이트 폭 방향에서, 상기 제1 MOS 트랜지스터의 소스 또는 드레인의 폭은 상기 제2 콘택트 플러그가 형성되어 있는 상기 제2 MOS 트랜지스터의 소스 또는 드레인의 폭보다 작은, 반도체 장치.
  4. 제2항에 있어서, 인접하는 제1 콘택트 플러그들 간의 간격은 상기 제1 콘택트 플러그의 평면 직경보다 큰, 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 MOS 트랜지스터의 소스 및 드레인은 불순물로서 붕소를 포함하는, 반도체 장치.
  6. 제2항에 있어서, 상기 하나의 제2 콘택트 플러그의 평면적은 상기 3개의 제1 콘택트 플러그들의 평면적의 합보다 큰, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 MOS 트랜지스터는 상기 주변 회로 상에 형성되는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 MOS 트랜지스터는 상기 메모리 셀 어레이 상에 형성되는, 반도체 장치.
  9. 제1항에 있어서, 상기 제2 콘택트 플러그가 형성되어 있는 상기 제2 MOS 트랜지스터들 중 하나의 제2 MOS 트랜지스터는 소스와 드레인 사이에 P형의 불순물 확산층을 포함하는, 반도체 장치.
  10. 반도체 장치로서,
    반도체 기판 상에 형성된 메모리 셀 어레이;
    상기 반도체 기판 상에 형성되며, 상기 메모리 셀 어레이에 대한 기입 동작, 판독 동작 및 소거 동작을 제어하도록 구성된 주변 회로;
    상기 반도체 기판 상에 형성된 N형의 제1 MOS 트랜지스터;
    상기 주변 회로 상에 형성된 P형의 제2 MOS 트랜지스터;
    상기 반도체 기판 상에 형성된 P형의 제3 MOS 트랜지스터;
    상기 제1 및 제3 MOS 트랜지스터의 소스 또는 드레인 상에 형성된, 원형의 평면 형상을 갖는 복수의 제1 콘택트 플러그; 및
    상기 제2 MOS 트랜지스터의 소스 또는 드레인 상에 형성된, 타원형의 평면 형상을 갖는 제2 콘택트 플러그
    를 포함하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 제1 콘택트 플러그들 중 3개의 제1 콘택트 플러그는 상기 제1 MOS 트랜지스터의 각 소스 또는 드레인에 형성되어 있고,
    게이트 폭 방향에서, 상기 제2 MOS 트랜지스터의 소스 또는 드레인의 폭은 상기 제1 MOS 트랜지스터의 소스 또는 드레인의 폭보다 작은, 반도체 장치.
  12. 제10항에 있어서,
    상기 제1 콘택트 플러그들 중 하나의 제1 콘택트 플러그는 상기 제1 MOS 트랜지스터의 각 소스 또는 드레인에 형성되어 있고,
    게이트 폭 방향에서, 상기 제2 MOS 트랜지스터의 소스 또는 드레인의 폭은 상기 제1 MOS 트랜지스터의 소스 또는 드레인의 폭보다 큰, 반도체 장치.
  13. 제11항에 있어서, 인접하는 제1 콘택트 플러그들 간의 간격은 상기 제1 콘택트 플러그의 평면 직경보다 큰, 반도체 장치.
  14. 제10항에 있어서,
    상기 제2 MOS 트랜지스터의 소스 및 드레인은 불순물로서 붕소를 포함하는, 반도체 장치.
  15. 제11항에 있어서, 상기 제2 콘택트 플러그의 평면적은 상기 3개의 제1 콘택트 플러그들의 평면적의 합보다 큰, 반도체 장치.
  16. 제12항에 있어서,
    상기 제1 콘택트 플러그들 중 3개의 제1 콘택트 플러그는 제3 MOS 트랜지스터의 각 소스 또는 드레인에 형성되어 있고,
    게이트 폭 방향에서, 상기 제2 MOS 트랜지스터의 상기 소스 또는 드레인의 폭은, 상기 제3 MOS 트랜지스터의 소스 또는 드레인의 폭보다 작은, 반도체 장치.
  17. 제10항에 있어서,
    상기 주변 회로 상에 형성된 N형의 제4 MOS 트랜지스터;
    상기 주변 회로 상에 형성된 P형의 제5 MOS 트랜지스터; 및
    상기 제4 및 제5 MOS 트랜지스터의 소스 또는 드레인 상에 형성된, 상기 원형의 평면 형상을 갖는 복수의 제1 콘택트 플러그
    를 더 포함하고,
    상기 제4 MOS 트랜지스터의 게이트 절연막의 막 두께는 상기 제1 MOS 트랜지스터의 게이트 절연막보다 두껍고,
    상기 제5 MOS 트랜지스터의 게이트 절연막의 막 두께는 상기 제2 및 제3 MOS 트랜지스터의 게이트 절연막보다 두꺼운, 반도체 장치.
  18. 제11항에 있어서,
    상기 제1 및 제3 MOS 트랜지스터는 상기 주변 회로 상에 형성되고,
    상기 제1 MOS 트랜지스터는, 상기 주변 회로에 포함되는 N형의 MOS 트랜지스터들 중, 소스 또는 드레인 상에 형성된 각 콘택트 플러그들의 평면적이 최소이며, 인접하는 콘택트 플러그들 간의 간격이 최소인, 반도체 장치.
  19. 제12항에 있어서,
    상기 제1 및 제3 MOS 트랜지스터는 상기 주변 회로 상에 형성되고,
    상기 제1 MOS 트랜지스터는, 상기 주변 회로에 포함되는 N형의 MOS 트랜지스터들 중, 소스 또는 드레인 상에 형성된 각 콘택트 플러그들의 평면적이 최소이며, 인접하는 콘택트 플러그들 간의 간격이 최소인, 반도체 장치.
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