JP2000269424A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000269424A JP2000269424A JP11071125A JP7112599A JP2000269424A JP 2000269424 A JP2000269424 A JP 2000269424A JP 11071125 A JP11071125 A JP 11071125A JP 7112599 A JP7112599 A JP 7112599A JP 2000269424 A JP2000269424 A JP 2000269424A
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Abstract
(57)【要約】
【課題】導電性金属酸化物をストレージノードに用いな
がら微細化加工を可能とすると同時に半導体装置の高速
化を図ることは困難であった。 【解決手段】ストレージノード２５を構成する金属酸化
物２８を金属膜６７と被膜とを反応させて自己整合的に
形成することにより、微細加工を可能とし、さらに、ス
トレージノード２５を金属膜６７と金属酸化物２８とか
ら構成することにより、低抵抗すなわち高速な半導体装
置を提供する。
がら微細化加工を可能とすると同時に半導体装置の高速
化を図ることは困難であった。 【解決手段】ストレージノード２５を構成する金属酸化
物２８を金属膜６７と被膜とを反応させて自己整合的に
形成することにより、微細加工を可能とし、さらに、ス
トレージノード２５を金属膜６７と金属酸化物２８とか
ら構成することにより、低抵抗すなわち高速な半導体装
置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のキャ
パシタの構造およびその製造方法に関する。
パシタの構造およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化が進むにつれて、キ
ャパシタはより小さな面積で大きな容量を得る必要が生
じてきている。例えばＤＲＡＭ（Dynamic Random Acc
ess Memory）においては、従来はキャパシタ絶縁膜と
してＮＯ膜を利用してきたが、これに代えて、より誘電
率の大きな酸化タンタル膜（Ｔａ２Ｏ５）等が開発され
てきた。さらに誘電率の大きなＢＳＴＯ膜（（Ｂａ，Ｓ
ｒ）ＴｉＯ３）等の高誘電体膜の適用が検討されてい
る。しかし、これら高誘電体膜の性能を最大限に発揮す
るためには、キャパシタの電極材料としてＳＲＯ膜（Ｓ
ｒＲｕＯ３）等の導電性金属酸化物を用いるのが望まし
いことが報告されている。ここで、金属酸化物電極を利
用する場合の第１の従来の技術（図１〜図６）及び第２
の従来の技術（図７〜図１０）について説明する。第１
の従来の技術は、まず、図１に示すように、半導体基板
１上の層間絶縁膜、例えばシリコン酸化膜２にストレー
ジノードコンタクト、例えば窒化チタン膜３を形成す
る。次に、図２に示すように、スパッタリング法を用い
て全面に金属酸化物、例えばＳＲＯ膜４を形成する。次
に、図３に示すように、リソグラフィー法とＲＩＥ法を
用いてＳＲＯ膜４をストレージノードの所望の形状に加
工する。次に、図４に示すように、ＣＶＤ法を用いて全
面に高誘電体膜、例えばＢＳＴＯ膜５を形成する。これ
がキャパシタ絶縁膜となる。次に、図５に示すように、
スパッタリング法を用いて全面に金属酸化物、例えばＳ
ＲＯ膜６を形成する。これがプレート電極となる。次
に、図６に示すように、リソグラフィー法とＲＩＥ法を
用いてＢＳＴＯ膜５及びＳＲＯ膜６を加工する。これに
よりキャパシタが形成される。
ャパシタはより小さな面積で大きな容量を得る必要が生
じてきている。例えばＤＲＡＭ（Dynamic Random Acc
ess Memory）においては、従来はキャパシタ絶縁膜と
してＮＯ膜を利用してきたが、これに代えて、より誘電
率の大きな酸化タンタル膜（Ｔａ２Ｏ５）等が開発され
てきた。さらに誘電率の大きなＢＳＴＯ膜（（Ｂａ，Ｓ
ｒ）ＴｉＯ３）等の高誘電体膜の適用が検討されてい
る。しかし、これら高誘電体膜の性能を最大限に発揮す
るためには、キャパシタの電極材料としてＳＲＯ膜（Ｓ
ｒＲｕＯ３）等の導電性金属酸化物を用いるのが望まし
いことが報告されている。ここで、金属酸化物電極を利
用する場合の第１の従来の技術（図１〜図６）及び第２
の従来の技術（図７〜図１０）について説明する。第１
の従来の技術は、まず、図１に示すように、半導体基板
１上の層間絶縁膜、例えばシリコン酸化膜２にストレー
ジノードコンタクト、例えば窒化チタン膜３を形成す
る。次に、図２に示すように、スパッタリング法を用い
て全面に金属酸化物、例えばＳＲＯ膜４を形成する。次
に、図３に示すように、リソグラフィー法とＲＩＥ法を
用いてＳＲＯ膜４をストレージノードの所望の形状に加
工する。次に、図４に示すように、ＣＶＤ法を用いて全
面に高誘電体膜、例えばＢＳＴＯ膜５を形成する。これ
がキャパシタ絶縁膜となる。次に、図５に示すように、
スパッタリング法を用いて全面に金属酸化物、例えばＳ
ＲＯ膜６を形成する。これがプレート電極となる。次
に、図６に示すように、リソグラフィー法とＲＩＥ法を
用いてＢＳＴＯ膜５及びＳＲＯ膜６を加工する。これに
よりキャパシタが形成される。
【０００３】第２の従来の技術は、まず、図７に示すよ
うに、半導体基板１上の層間絶縁膜、例えばシリコン酸
化膜２にストレージノードコンタクト、例えばタングス
テン膜７を形成する。次に、図８に示すように、ＣＶＤ
法を用いて全面に層間絶縁膜、例えばシリコン酸化膜８
を形成する。そして、リソグラフィー法とＲＩＥ法を用
いてシリコン酸化膜８にコンタクトホール９を形成す
る。次に、図９に示すように、ＣＶＤ法及びＣＭＰ法を
用いてコンタクトホール９内にのみ金属酸化物、例えば
ＳＲＯ膜１０を形成する。これがストレージノードとな
る。次に、図１０に示すように、ＣＶＤ法を用いて、キ
ャパシタ絶縁膜となる高誘電体膜、例えばＢＳＴＯ膜１
１を形成し、さらにプレート電極となる金属酸化物、例
えばＳＲＯ膜１２を形成する。このようにしてキャパシ
タ構造が形成される。
うに、半導体基板１上の層間絶縁膜、例えばシリコン酸
化膜２にストレージノードコンタクト、例えばタングス
テン膜７を形成する。次に、図８に示すように、ＣＶＤ
法を用いて全面に層間絶縁膜、例えばシリコン酸化膜８
を形成する。そして、リソグラフィー法とＲＩＥ法を用
いてシリコン酸化膜８にコンタクトホール９を形成す
る。次に、図９に示すように、ＣＶＤ法及びＣＭＰ法を
用いてコンタクトホール９内にのみ金属酸化物、例えば
ＳＲＯ膜１０を形成する。これがストレージノードとな
る。次に、図１０に示すように、ＣＶＤ法を用いて、キ
ャパシタ絶縁膜となる高誘電体膜、例えばＢＳＴＯ膜１
１を形成し、さらにプレート電極となる金属酸化物、例
えばＳＲＯ膜１２を形成する。このようにしてキャパシ
タ構造が形成される。
【０００４】
【発明が解決しようとする課題】上記のような第１の従
来の技術では、金属酸化物であるＳＲＯ膜の加工を２回
行う必要がある（図３、図６参照）。このうち図６に記
載した加工はプレート電極の加工であるため、微細パタ
ーンである必要はない。そのため、ウェットエッチング
法を用いれば所望の形状を得ることができる。これに対
して、図３に記載した加工はストレージノードを形成す
る工程であるため、一般にメモリセル１ビット分の微細
形状に加工する必要がある。このため、異方性エッチン
グ法、特にＲＩＥを用いるのが望ましい。しかし、金属
酸化物であるＳＲＯ膜のＲＩＥ技術は非常に困難であ
り、ストレージノードの高精度加工が現在の技術では実
現できていない。また、第２の従来の技術では、ストレ
ージノードの形成に際して、シリコン酸化膜２のＲＩＥ
技術とＳＲＯ膜１０のＣＭＰ技術があれば微細加工が可
能となる。これにより、上記したような第１の従来の技
術での問題点は解決される。しかし、半導体装置の更な
る微細化と高速化のためには、以下の問題点がある。ま
ず、半導体装置の高速化にとって、ストレージノードコ
ンタクトやストレージノードの抵抗率をできるだけ低減
する必要がある。上記した第２の従来の技術において
は、ストレージノードコンタクトとして窒化チタン膜よ
りも抵抗率の低いタングステン膜７を用いている。これ
により、半導体装置の高速化を図ることは可能となる
が、タングステン膜７とＳＲＯ膜１０とを直接接触させ
ることとなる。タングステン膜７とＳＲＯ膜１０とを直
接接触させると、その後の熱工程により界面反応が起こ
り、タングステン膜７が酸化されたり、ストロンチウム
とタングステンの化合物（Ｓｒ−Ｗ化合物）が形成され
ることが考えられる。これによりストレージノードコン
タクトの抵抗率が上昇してしまう。このため、ストレー
ジノードコンタクトに抵抗率の低い金属を用いる場合に
は、ストレージノードコンタクトとストレージノードの
界面に薄いバリアメタル層、例えば窒化チタン膜を形成
する必要が生じる。これにより、製造工程数の増加をも
たらすこととなる。
来の技術では、金属酸化物であるＳＲＯ膜の加工を２回
行う必要がある（図３、図６参照）。このうち図６に記
載した加工はプレート電極の加工であるため、微細パタ
ーンである必要はない。そのため、ウェットエッチング
法を用いれば所望の形状を得ることができる。これに対
して、図３に記載した加工はストレージノードを形成す
る工程であるため、一般にメモリセル１ビット分の微細
形状に加工する必要がある。このため、異方性エッチン
グ法、特にＲＩＥを用いるのが望ましい。しかし、金属
酸化物であるＳＲＯ膜のＲＩＥ技術は非常に困難であ
り、ストレージノードの高精度加工が現在の技術では実
現できていない。また、第２の従来の技術では、ストレ
ージノードの形成に際して、シリコン酸化膜２のＲＩＥ
技術とＳＲＯ膜１０のＣＭＰ技術があれば微細加工が可
能となる。これにより、上記したような第１の従来の技
術での問題点は解決される。しかし、半導体装置の更な
る微細化と高速化のためには、以下の問題点がある。ま
ず、半導体装置の高速化にとって、ストレージノードコ
ンタクトやストレージノードの抵抗率をできるだけ低減
する必要がある。上記した第２の従来の技術において
は、ストレージノードコンタクトとして窒化チタン膜よ
りも抵抗率の低いタングステン膜７を用いている。これ
により、半導体装置の高速化を図ることは可能となる
が、タングステン膜７とＳＲＯ膜１０とを直接接触させ
ることとなる。タングステン膜７とＳＲＯ膜１０とを直
接接触させると、その後の熱工程により界面反応が起こ
り、タングステン膜７が酸化されたり、ストロンチウム
とタングステンの化合物（Ｓｒ−Ｗ化合物）が形成され
ることが考えられる。これによりストレージノードコン
タクトの抵抗率が上昇してしまう。このため、ストレー
ジノードコンタクトに抵抗率の低い金属を用いる場合に
は、ストレージノードコンタクトとストレージノードの
界面に薄いバリアメタル層、例えば窒化チタン膜を形成
する必要が生じる。これにより、製造工程数の増加をも
たらすこととなる。
【０００５】また、ＳＲＯ膜１０のような金属酸化物は
一般に純金属よりも抵抗率が高い。そのため、半導体装
置を高速動作させた場合、図１０に示した構造において
ストレージノードであるＳＲＯ膜１０の上部１３で有効
なキャパシタ容量を得られない可能性がある。このた
め、高速動作において予期された容量を得ることができ
ず、半導体装置の信頼性を下げる要因となってしまう。
本発明は、上記欠点に鑑みてなされたものであり、導電
性金属酸化物をストレージノードに用いながら微細化加
工を可能とすることを目的としている。また、半導体装
置の高速化を図ることを目的としている。
一般に純金属よりも抵抗率が高い。そのため、半導体装
置を高速動作させた場合、図１０に示した構造において
ストレージノードであるＳＲＯ膜１０の上部１３で有効
なキャパシタ容量を得られない可能性がある。このた
め、高速動作において予期された容量を得ることができ
ず、半導体装置の信頼性を下げる要因となってしまう。
本発明は、上記欠点に鑑みてなされたものであり、導電
性金属酸化物をストレージノードに用いながら微細化加
工を可能とすることを目的としている。また、半導体装
置の高速化を図ることを目的としている。
【０００６】
【課題を解決するための手段】本発明にかかる半導体装
置は、共通の金属元素を含む複数の導電膜を含む積層構
造である第１のキャパシタ電極と、前記第１のキャパシ
タ電極の表面に形成されたキャパシタ絶縁膜と、前記キ
ャパシタ絶縁膜を挟んで前記第１のキャパシタ電極と対
向して形成された第２のキャパシタ電極とを具備するこ
とを特徴とする。ここで、前記第１のキャパシタ電極
は、導電性酸化物を含む積層構造であることが望まし
い。また、前記第１のキャパシタ電極は、金属膜及び導
電性酸化物からなる積層膜であることが望ましい。ま
た、前記キャパシタ絶縁膜は、高誘電体膜であることが
望ましい。また、前記金属膜はＲｕ（ルテニウム）膜で
あり、前記導電性酸化物はＳＲＯ（ＳｒＲｕＯ３）膜で
あることが望ましい。また、前記金属膜はＲｕ（ルテニ
ウム）膜であり、前記導電性酸化物はＳＲＯ（ＳｒＲｕ
Ｏ ３）膜であり、前記キャパシタ絶縁膜はＢＳＴＯ膜で
あることが望ましい。また、前記導電性酸化物はペロブ
スカイト状構造を有するものであることが望ましい。本
発明にかかる第１の半導体装置の製造方法は、金属を含
む膜を形成する工程と、前記金属を含む膜の表面に被膜
を形成する工程と、熱処理により前記金属を含む膜と前
記被膜とを反応させ、導電性酸化物を形成する工程と、
前記絶縁膜のうち未反応のものを除去する工程と、前記
導電性酸化物の表面に、キャパシタ絶縁膜を形成する工
程と、前記キャパシタ絶縁膜を挟んで前記導電性酸化物
と対向した位置にキャパシタ電極を形成する工程と、を
具備することを特徴とする。
置は、共通の金属元素を含む複数の導電膜を含む積層構
造である第１のキャパシタ電極と、前記第１のキャパシ
タ電極の表面に形成されたキャパシタ絶縁膜と、前記キ
ャパシタ絶縁膜を挟んで前記第１のキャパシタ電極と対
向して形成された第２のキャパシタ電極とを具備するこ
とを特徴とする。ここで、前記第１のキャパシタ電極
は、導電性酸化物を含む積層構造であることが望まし
い。また、前記第１のキャパシタ電極は、金属膜及び導
電性酸化物からなる積層膜であることが望ましい。ま
た、前記キャパシタ絶縁膜は、高誘電体膜であることが
望ましい。また、前記金属膜はＲｕ（ルテニウム）膜で
あり、前記導電性酸化物はＳＲＯ（ＳｒＲｕＯ３）膜で
あることが望ましい。また、前記金属膜はＲｕ（ルテニ
ウム）膜であり、前記導電性酸化物はＳＲＯ（ＳｒＲｕ
Ｏ ３）膜であり、前記キャパシタ絶縁膜はＢＳＴＯ膜で
あることが望ましい。また、前記導電性酸化物はペロブ
スカイト状構造を有するものであることが望ましい。本
発明にかかる第１の半導体装置の製造方法は、金属を含
む膜を形成する工程と、前記金属を含む膜の表面に被膜
を形成する工程と、熱処理により前記金属を含む膜と前
記被膜とを反応させ、導電性酸化物を形成する工程と、
前記絶縁膜のうち未反応のものを除去する工程と、前記
導電性酸化物の表面に、キャパシタ絶縁膜を形成する工
程と、前記キャパシタ絶縁膜を挟んで前記導電性酸化物
と対向した位置にキャパシタ電極を形成する工程と、を
具備することを特徴とする。
【０００７】また、本発明にかかる第２の半導体装置の
製造方法は、金属を含む膜を形成する工程と、前記金属
を含む膜の表面に被膜を形成すると同時に前記金属を含
む膜と前記被膜とを反応させ、導電性酸化物を形成する
工程と、前記導電性酸化物の表面にキャパシタ絶縁膜を
形成する工程と、前記キャパシタ絶縁膜を挟んで前記導
電性酸化物と対向した位置にキャパシタ電極を形成する
工程と、を具備することを特徴とする。ここで、前記金
属を含む膜と前記導電性酸化物とは共通の金属元素を有
することが望ましい。また、前記導電性酸化物と前記キ
ャパシタ絶縁膜とは共にペロブスカイト状構造を有する
ものであることが望ましい。また、前記キャパシタ絶縁
膜は、高誘電体膜であることが望ましい。また、前記金
属はＲｕ（ルテニウム）であり、前記導電性酸化物はＳ
ＲＯ（ＳｒＲｕＯ３）膜であることが望ましい。上記構
成を採用することにより、本発明は、導電性金属酸化物
をストレージノードに用いながら微細化加工を可能とす
ること、及び半導体装置の高速化を図ることを可能とす
る。
製造方法は、金属を含む膜を形成する工程と、前記金属
を含む膜の表面に被膜を形成すると同時に前記金属を含
む膜と前記被膜とを反応させ、導電性酸化物を形成する
工程と、前記導電性酸化物の表面にキャパシタ絶縁膜を
形成する工程と、前記キャパシタ絶縁膜を挟んで前記導
電性酸化物と対向した位置にキャパシタ電極を形成する
工程と、を具備することを特徴とする。ここで、前記金
属を含む膜と前記導電性酸化物とは共通の金属元素を有
することが望ましい。また、前記導電性酸化物と前記キ
ャパシタ絶縁膜とは共にペロブスカイト状構造を有する
ものであることが望ましい。また、前記キャパシタ絶縁
膜は、高誘電体膜であることが望ましい。また、前記金
属はＲｕ（ルテニウム）であり、前記導電性酸化物はＳ
ＲＯ（ＳｒＲｕＯ３）膜であることが望ましい。上記構
成を採用することにより、本発明は、導電性金属酸化物
をストレージノードに用いながら微細化加工を可能とす
ること、及び半導体装置の高速化を図ることを可能とす
る。
【０００８】
【発明の実施の形態】（第1の実施の形態）本発明の第1
の実施の形態について図面（図１１〜図２２）を参照し
て説明する。第1の実施の形態は、本発明をＣＯＢ（Cap
acitor Over Bitline）型ＤＲＡＭに応用したもので
ある。なお、本発明はＣＯＢ型ＤＲＡＭでなくても、他
の構造のＤＲＡＭやＦＲＡＭなどに対しても、その趣旨
を逸脱しない範囲で適用することが可能である。図１１
に示したのは、本発明の第1の実施の形態に係るＣＯＢ
型ＤＲＡＭのメモリセル領域の上面レイアウトである。
ＤＲＡＭセルを構成するＭＯＳトランジスタＭＱのゲー
ト電極は、一方向に連続的に配設されてワード線２１と
なっている。このＭＯＳトランジスタＭＱは、情報転送
用のものである。また、ＤＲＡＭセルを構成するキャパ
シタＭＣのストレージノード２５が配列形成されてい
る。このストレージノード２５は、ストレージノードコ
ンタクト２４を介してＭＯＳトランジスタＭＱのソース
／ドレイン領域の一方と電気的に接続されている。ワー
ド線２１と交差して配設されるビット線２３は、ビット
線コンタクト２２を介してＭＯＳトランジスタＭＱのソ
ース／ドレイン領域の他方と電気的に接続されている。
の実施の形態について図面（図１１〜図２２）を参照し
て説明する。第1の実施の形態は、本発明をＣＯＢ（Cap
acitor Over Bitline）型ＤＲＡＭに応用したもので
ある。なお、本発明はＣＯＢ型ＤＲＡＭでなくても、他
の構造のＤＲＡＭやＦＲＡＭなどに対しても、その趣旨
を逸脱しない範囲で適用することが可能である。図１１
に示したのは、本発明の第1の実施の形態に係るＣＯＢ
型ＤＲＡＭのメモリセル領域の上面レイアウトである。
ＤＲＡＭセルを構成するＭＯＳトランジスタＭＱのゲー
ト電極は、一方向に連続的に配設されてワード線２１と
なっている。このＭＯＳトランジスタＭＱは、情報転送
用のものである。また、ＤＲＡＭセルを構成するキャパ
シタＭＣのストレージノード２５が配列形成されてい
る。このストレージノード２５は、ストレージノードコ
ンタクト２４を介してＭＯＳトランジスタＭＱのソース
／ドレイン領域の一方と電気的に接続されている。ワー
ド線２１と交差して配設されるビット線２３は、ビット
線コンタクト２２を介してＭＯＳトランジスタＭＱのソ
ース／ドレイン領域の他方と電気的に接続されている。
【０００９】図１２は、図１１のＣＯＢ型ＤＲＡＭのＡ
−Ａ’位置の断面と、周辺回路領域の一つのトランジス
タ部の断面を併せて示したものである。セルアレイ領域
において、情報転送用のＭＯＳトランジスタＭＱが形成
されている。ＭＯＳトランジスタＭＱのソース、ドレイ
ン拡散層２６の一方と電気的に接続されたストレージノ
ードコンタクト２４が、例えばシリコン酸化膜からなる
層間絶縁膜２７内に形成されている。このストレージノ
ードコンタクト２４は、例えばタングステン膜４１とチ
タン窒化膜４０との積層膜からなる。ここで、チタン窒
化膜４０はバリアメタル層として機能する。さらに、層
間絶縁膜２７の上面には、ストレージノードコンタクト
２４と電気的に接続されたストレージノード２５が形成
されている。このストレージノード２５は、Ｒｕ（ルテ
ニウム）等の金属膜６７と、金属膜６７の表面に自己整
合的に形成され、金属膜６７と共通の金属元素を有する
ＳＲＯ（ＳｒＲｕＯ３）等の金属酸化物２８からなる。
そして、ストレージノード２５を覆うようにしてＢＳＴ
Ｏ等の高誘電体膜２９が形成されている。この高誘電体
膜２９がキャパシタ絶縁膜となる。さらに、高誘電体膜
２９を覆うようにしてＳＲＯ等の金属酸化物３０が形成
されている。この金属酸化物３０がプレート電極とな
る。このようにして、情報蓄積用のキャパシタはストレ
ージノード２５と高誘電体膜２９と金属酸化物３０とか
ら構成される。
−Ａ’位置の断面と、周辺回路領域の一つのトランジス
タ部の断面を併せて示したものである。セルアレイ領域
において、情報転送用のＭＯＳトランジスタＭＱが形成
されている。ＭＯＳトランジスタＭＱのソース、ドレイ
ン拡散層２６の一方と電気的に接続されたストレージノ
ードコンタクト２４が、例えばシリコン酸化膜からなる
層間絶縁膜２７内に形成されている。このストレージノ
ードコンタクト２４は、例えばタングステン膜４１とチ
タン窒化膜４０との積層膜からなる。ここで、チタン窒
化膜４０はバリアメタル層として機能する。さらに、層
間絶縁膜２７の上面には、ストレージノードコンタクト
２４と電気的に接続されたストレージノード２５が形成
されている。このストレージノード２５は、Ｒｕ（ルテ
ニウム）等の金属膜６７と、金属膜６７の表面に自己整
合的に形成され、金属膜６７と共通の金属元素を有する
ＳＲＯ（ＳｒＲｕＯ３）等の金属酸化物２８からなる。
そして、ストレージノード２５を覆うようにしてＢＳＴ
Ｏ等の高誘電体膜２９が形成されている。この高誘電体
膜２９がキャパシタ絶縁膜となる。さらに、高誘電体膜
２９を覆うようにしてＳＲＯ等の金属酸化物３０が形成
されている。この金属酸化物３０がプレート電極とな
る。このようにして、情報蓄積用のキャパシタはストレ
ージノード２５と高誘電体膜２９と金属酸化物３０とか
ら構成される。
【００１０】ここで、ストレージノード２５と高誘電体
膜２９とは共に酸化物を利用する。このようにすること
で、高誘電体膜の性能を最大限に発揮することが可能と
なるからである。例えばストレージノードをＳＲＯ膜と
して、キャパシタ絶縁膜をＢＳＴＯ膜とすれば、それら
は共に導電性ペロブスカイト状の結晶構造を有するもの
であり、ＢＳＴＯ膜の性能を最大限に発揮することが可
能となる。なお、ＭＯＳトランジスタＭＱのソース／ド
レイン領域２６のうち、ストレージノードコンタクト２
４と接続されていない方は、ビット線コンタクト２２と
電気的に接続されている。周辺回路領域では、ＭＯＳト
ランジスタ３１が形成されている。さらに、層間絶縁膜
２７上にタングステンと窒化チタンの積層膜からなる配
線３３が形成されている。この配線３３は例えばＭＯＳ
トランジスタ３１のソース／ドレイン領域３２と電気的
に接続されている。配線３３の上面にはシリコン窒化膜
等の被覆絶縁膜３４が形成されている。そして、第2の
層間絶縁膜３５内に形成されたコンタクト３６を介して
上層配線３７が形成されている。同様にして、図示した
ように、必要に応じて上層配線が形成されている。
膜２９とは共に酸化物を利用する。このようにすること
で、高誘電体膜の性能を最大限に発揮することが可能と
なるからである。例えばストレージノードをＳＲＯ膜と
して、キャパシタ絶縁膜をＢＳＴＯ膜とすれば、それら
は共に導電性ペロブスカイト状の結晶構造を有するもの
であり、ＢＳＴＯ膜の性能を最大限に発揮することが可
能となる。なお、ＭＯＳトランジスタＭＱのソース／ド
レイン領域２６のうち、ストレージノードコンタクト２
４と接続されていない方は、ビット線コンタクト２２と
電気的に接続されている。周辺回路領域では、ＭＯＳト
ランジスタ３１が形成されている。さらに、層間絶縁膜
２７上にタングステンと窒化チタンの積層膜からなる配
線３３が形成されている。この配線３３は例えばＭＯＳ
トランジスタ３１のソース／ドレイン領域３２と電気的
に接続されている。配線３３の上面にはシリコン窒化膜
等の被覆絶縁膜３４が形成されている。そして、第2の
層間絶縁膜３５内に形成されたコンタクト３６を介して
上層配線３７が形成されている。同様にして、図示した
ように、必要に応じて上層配線が形成されている。
【００１１】図１３は、図１１のＣＯＢ型ＤＲＡＭのＢ
−Ｂ’位置の断面（メモリセル領域のみ）を示したもの
である。層間絶縁膜２７上にタングステンと窒化チタン
の積層膜からなるビット線２３が形成されている。この
ビット線２３は、ビット線コンタクト２２を介して情報
転送用ＭＯＳトランジスタのソース／ドレイン拡散層２
６のうちストレージノードコンタクト２４が接続されて
いない方と電気的に接続されている。このビット線２３
の上面にはシリコン窒化膜等の被覆絶縁膜３４が形成さ
れている。なお、ビット線２３とビット線コンタクト２
２とは、同時に形成されるものであっても構わない。次
に、第1の実施の形態に係るＣＯＢ型ＤＲＡＭの製造方
法について図面（図１４〜図２１）を参酌して説明す
る。以下、特に断りがなければ図１１におけるＡ―Ａ’
での断面図で説明する。まず、図１４に示したように、
半導体基板３８に素子分離領域３９を形成する。この素
子分離領域３９は、本実施の形態ではＳＴＩ構造を利用
しているが、ＬＯＣＯＳ構造を用いても構わない。そし
て、半導体基板３８上にＭＯＳトランジスタＭＱ（メモ
リセル領域）及びＭＯＳトランジスタ３１（周辺回路領
域）を形成する。ＭＯＳトランジスタＭＱ及びＭＯＳト
ランジスタ３１のゲート電極は、ゲート絶縁膜４２とポ
リサイド構造の導電層４３と、導電層４３を覆うように
形成された絶縁膜４４とから構成される。そして、全面
にシリコン酸化膜等の層間絶縁膜２７を形成する。
−Ｂ’位置の断面（メモリセル領域のみ）を示したもの
である。層間絶縁膜２７上にタングステンと窒化チタン
の積層膜からなるビット線２３が形成されている。この
ビット線２３は、ビット線コンタクト２２を介して情報
転送用ＭＯＳトランジスタのソース／ドレイン拡散層２
６のうちストレージノードコンタクト２４が接続されて
いない方と電気的に接続されている。このビット線２３
の上面にはシリコン窒化膜等の被覆絶縁膜３４が形成さ
れている。なお、ビット線２３とビット線コンタクト２
２とは、同時に形成されるものであっても構わない。次
に、第1の実施の形態に係るＣＯＢ型ＤＲＡＭの製造方
法について図面（図１４〜図２１）を参酌して説明す
る。以下、特に断りがなければ図１１におけるＡ―Ａ’
での断面図で説明する。まず、図１４に示したように、
半導体基板３８に素子分離領域３９を形成する。この素
子分離領域３９は、本実施の形態ではＳＴＩ構造を利用
しているが、ＬＯＣＯＳ構造を用いても構わない。そし
て、半導体基板３８上にＭＯＳトランジスタＭＱ（メモ
リセル領域）及びＭＯＳトランジスタ３１（周辺回路領
域）を形成する。ＭＯＳトランジスタＭＱ及びＭＯＳト
ランジスタ３１のゲート電極は、ゲート絶縁膜４２とポ
リサイド構造の導電層４３と、導電層４３を覆うように
形成された絶縁膜４４とから構成される。そして、全面
にシリコン酸化膜等の層間絶縁膜２７を形成する。
【００１２】次いで、メモリセル領域の層間絶縁膜２７
内に、例えばタングステン膜４１とチタン窒化膜４０と
の積層膜からなるストレージノードコンタクト２４を形
成する。ここで、チタン窒化膜４０はバリアメタル層と
して機能する。これと同時に、周辺回路領域の層間絶縁
膜２７内にチタン窒化膜４０とタングステン膜４１との
積層膜からなる配線３３を形成する。この配線３３は、
ＭＯＳトランジスタ３１のソース／ドレイン領域の一方
と電気的に接続されるようにする。ここで、配線３３は
基板コンタクト６８を兼ねている。そして、この配線３
３の上面にはシリコン窒化膜等の被覆絶縁膜３４が形成
される。ここで、図１５は図１１のＢ−Ｂ’での断面図
である。この図１５に示したように、周辺回路領域で基
板コンタクト６８及び配線３３が形成されると同時に、
メモリセル領域ではビット線コンタクト２２及びビット
線２３が形成される。さらに、周辺回路領域で被覆絶縁
膜３４が形成されると同時に、メモリセル領域でも被覆
絶縁膜３４が形成される。ビット線２３は、ビット線コ
ンタクト２２を介して、ＭＯＳトランジスタＭＱのソー
ス／ドレイン領域２６のうちストレージノードコンタク
ト２４が接続されていない方と電気的に接続される。な
お、ビット線２３をビット線コンタクト２２とを同時に
形成しても構わない。
内に、例えばタングステン膜４１とチタン窒化膜４０と
の積層膜からなるストレージノードコンタクト２４を形
成する。ここで、チタン窒化膜４０はバリアメタル層と
して機能する。これと同時に、周辺回路領域の層間絶縁
膜２７内にチタン窒化膜４０とタングステン膜４１との
積層膜からなる配線３３を形成する。この配線３３は、
ＭＯＳトランジスタ３１のソース／ドレイン領域の一方
と電気的に接続されるようにする。ここで、配線３３は
基板コンタクト６８を兼ねている。そして、この配線３
３の上面にはシリコン窒化膜等の被覆絶縁膜３４が形成
される。ここで、図１５は図１１のＢ−Ｂ’での断面図
である。この図１５に示したように、周辺回路領域で基
板コンタクト６８及び配線３３が形成されると同時に、
メモリセル領域ではビット線コンタクト２２及びビット
線２３が形成される。さらに、周辺回路領域で被覆絶縁
膜３４が形成されると同時に、メモリセル領域でも被覆
絶縁膜３４が形成される。ビット線２３は、ビット線コ
ンタクト２２を介して、ＭＯＳトランジスタＭＱのソー
ス／ドレイン領域２６のうちストレージノードコンタク
ト２４が接続されていない方と電気的に接続される。な
お、ビット線２３をビット線コンタクト２２とを同時に
形成しても構わない。
【００１３】次に、図１６に示したように、金属膜、例
えばＲｕ膜４５を全面に形成した後、リソグラフィー法
とエッチング技術を用いて、キャパシタを形成する部分
にのみＲｕ膜４５を残す。この際、Ｒｕ膜４５はストレ
ージノードコンタクト２４の上面と電気的に接続するよ
うに形成される。次に、図１７に示したように、ＣＶＤ
法を用いてストロンチウムを含む被膜、例えば酸化スト
ロンチウム膜４６を全面に形成する。このとき、原料ガ
スとしては例えばＳｒ（ＤＰＭ）２（strontium bis
（dipivaloylmethanate）：Sr[(CH3)3C-COCHCO-(C(CH3)
3)]2）をＴＨＦ（tetra hydrofuran）溶液に溶解し、
気化器にてガス化したものを用い、３００〜５００℃程
度の酸化雰囲気中でＣＶＤを行うと、酸化ストロンチウ
ム膜が堆積される。あるいは、原料ガスとしてＳｒ（Ｄ
ＰＭ）２を昇華法により気化したものを用いてもよい。
ここで、ストロンチウムを含む被膜としては、炭酸スト
ロンチウム膜でも構わない。また、ストロンチウム膜で
も構わない。但し、ストロンチウム膜よりも酸化ストロ
ンチウム膜や炭酸ストロンチウム膜の方が、ＣＶＤ法に
よる堆積が容易である。また、被膜の堆積法としてＣＶ
Ｄ法を例に挙げたが、スパッタ法やゾル・ゲル法でも構
わない。
えばＲｕ膜４５を全面に形成した後、リソグラフィー法
とエッチング技術を用いて、キャパシタを形成する部分
にのみＲｕ膜４５を残す。この際、Ｒｕ膜４５はストレ
ージノードコンタクト２４の上面と電気的に接続するよ
うに形成される。次に、図１７に示したように、ＣＶＤ
法を用いてストロンチウムを含む被膜、例えば酸化スト
ロンチウム膜４６を全面に形成する。このとき、原料ガ
スとしては例えばＳｒ（ＤＰＭ）２（strontium bis
（dipivaloylmethanate）：Sr[(CH3)3C-COCHCO-(C(CH3)
3)]2）をＴＨＦ（tetra hydrofuran）溶液に溶解し、
気化器にてガス化したものを用い、３００〜５００℃程
度の酸化雰囲気中でＣＶＤを行うと、酸化ストロンチウ
ム膜が堆積される。あるいは、原料ガスとしてＳｒ（Ｄ
ＰＭ）２を昇華法により気化したものを用いてもよい。
ここで、ストロンチウムを含む被膜としては、炭酸スト
ロンチウム膜でも構わない。また、ストロンチウム膜で
も構わない。但し、ストロンチウム膜よりも酸化ストロ
ンチウム膜や炭酸ストロンチウム膜の方が、ＣＶＤ法に
よる堆積が容易である。また、被膜の堆積法としてＣＶ
Ｄ法を例に挙げたが、スパッタ法やゾル・ゲル法でも構
わない。
【００１４】次に、図１８に示したように、酸素あるい
はオゾン等の酸化雰囲気中でアニールすることにより、
酸化ストロンチウム膜４６とＲｕ膜４５との間で反応を
生じさせ、自己整合的にＲｕ膜４５の表面に金属酸化物
であるＳＲＯ膜４７を形成する。このようにして形成さ
れたＳＲＯ膜４７は、Ｒｕ膜４５と共通の金属元素を有
するものである。次に、図１９に示したように、水洗、
あるいは希酸中でウェットエッチングすることにより、
未反応の酸化ストロンチウム膜４６を除去する。ここで
残ったＲｕ膜４５とＳＲＯ膜４７とがキャパシタのスト
レージノード２５となる。次に、図２０に示したよう
に、ＣＶＤ法を用いて、高誘電体膜であるＢＳＴＯ膜４
８を全面に形成する。さらにＣＶＤ法を用いて、金属酸
化物であるＳＲＯ膜４９を全面に形成する。このＢＳＴ
Ｏ膜４８がキャパシタ絶縁膜となり、ＳＲＯ膜４９がプ
レート電極となる。次に、図２１に示したように、リソ
グラフィー法とエッチング技術を用いて、プレート電極
であるＳＲＯ膜４９を所望の形状に加工する。これによ
り、キャパシタが形成される。このキャパシタは、スト
レージノード２５が金属膜であるＲｕ膜４５と金属酸化
物であるＳＲＯ膜４７とからなり、キャパシタ絶縁膜は
高誘電体膜であるＢＳＴＯ膜４８であり、プレート電極
は金属酸化物であるＳＲＯ膜４９である。ここで、キャ
パシタ絶縁膜であるＢＳＴＯ膜４８と、プレート電極で
あるＳＲＯ膜４９やストレージノードを構成するＳＲＯ
膜４７とは、共にペロブスカイト状の結晶構造を有する
ものである。これにより、高誘電体膜であるＢＳＴＯ膜
４８は、その性能を最大限に発揮することが可能とな
る。
はオゾン等の酸化雰囲気中でアニールすることにより、
酸化ストロンチウム膜４６とＲｕ膜４５との間で反応を
生じさせ、自己整合的にＲｕ膜４５の表面に金属酸化物
であるＳＲＯ膜４７を形成する。このようにして形成さ
れたＳＲＯ膜４７は、Ｒｕ膜４５と共通の金属元素を有
するものである。次に、図１９に示したように、水洗、
あるいは希酸中でウェットエッチングすることにより、
未反応の酸化ストロンチウム膜４６を除去する。ここで
残ったＲｕ膜４５とＳＲＯ膜４７とがキャパシタのスト
レージノード２５となる。次に、図２０に示したよう
に、ＣＶＤ法を用いて、高誘電体膜であるＢＳＴＯ膜４
８を全面に形成する。さらにＣＶＤ法を用いて、金属酸
化物であるＳＲＯ膜４９を全面に形成する。このＢＳＴ
Ｏ膜４８がキャパシタ絶縁膜となり、ＳＲＯ膜４９がプ
レート電極となる。次に、図２１に示したように、リソ
グラフィー法とエッチング技術を用いて、プレート電極
であるＳＲＯ膜４９を所望の形状に加工する。これによ
り、キャパシタが形成される。このキャパシタは、スト
レージノード２５が金属膜であるＲｕ膜４５と金属酸化
物であるＳＲＯ膜４７とからなり、キャパシタ絶縁膜は
高誘電体膜であるＢＳＴＯ膜４８であり、プレート電極
は金属酸化物であるＳＲＯ膜４９である。ここで、キャ
パシタ絶縁膜であるＢＳＴＯ膜４８と、プレート電極で
あるＳＲＯ膜４９やストレージノードを構成するＳＲＯ
膜４７とは、共にペロブスカイト状の結晶構造を有する
ものである。これにより、高誘電体膜であるＢＳＴＯ膜
４８は、その性能を最大限に発揮することが可能とな
る。
【００１５】この後、既に知られた技術を用いて多層配
線構造を形成することにより、図１２に示したＣＯＢ型
ＤＲＡＭが形成される。ところで、半導体装置の微細化
が進むにつれ、図１６に示した工程でストレージノード
コンタクト２４とストレージノードを構成するＲｕ膜４
５との合わせずれが生じる可能性が高くなってくる。従
来の技術（図１〜図６参照）によると、ストレージノー
ドとなるＳＲＯ膜４がずれて加工された場合、窒化チタ
ン膜３が露出した状態でキャパシタ絶縁膜となるＢＳＴ
Ｏ膜５が形成されることとなる。すると、ＢＳＴＯ膜５
と窒化チタン膜３とが直接接触することとなり、キャパ
シタリーク特性の劣化が生じてしまう。これに対して本
発明の第１の実施の形態によれば、Ｒｕ膜４５を加工し
た後に、全面に酸化ストロンチウム膜４６を形成してい
る（図１７参照）。そのため、Ｒｕ膜４５がずれて加工
され、ストレージノードコンタクト２４が露出した場合
であっても、そのストレージノードコンタクト２４の上
面は酸化ストロンチウム膜４６と接触することとなる。
そして、図１８に既に示したアニール工程により、酸化
ストロンチウム膜４６とストレージノードコンタクト２
４を構成する金属膜との間で反応を生じ、絶縁膜が形成
される。
線構造を形成することにより、図１２に示したＣＯＢ型
ＤＲＡＭが形成される。ところで、半導体装置の微細化
が進むにつれ、図１６に示した工程でストレージノード
コンタクト２４とストレージノードを構成するＲｕ膜４
５との合わせずれが生じる可能性が高くなってくる。従
来の技術（図１〜図６参照）によると、ストレージノー
ドとなるＳＲＯ膜４がずれて加工された場合、窒化チタ
ン膜３が露出した状態でキャパシタ絶縁膜となるＢＳＴ
Ｏ膜５が形成されることとなる。すると、ＢＳＴＯ膜５
と窒化チタン膜３とが直接接触することとなり、キャパ
シタリーク特性の劣化が生じてしまう。これに対して本
発明の第１の実施の形態によれば、Ｒｕ膜４５を加工し
た後に、全面に酸化ストロンチウム膜４６を形成してい
る（図１７参照）。そのため、Ｒｕ膜４５がずれて加工
され、ストレージノードコンタクト２４が露出した場合
であっても、そのストレージノードコンタクト２４の上
面は酸化ストロンチウム膜４６と接触することとなる。
そして、図１８に既に示したアニール工程により、酸化
ストロンチウム膜４６とストレージノードコンタクト２
４を構成する金属膜との間で反応を生じ、絶縁膜が形成
される。
【００１６】すなわち、図２２に示したように、タング
ステン膜４１によりストレージノードコンタクト２４を
構成するとすれば、タングステン膜４１と酸化ストロン
チウム膜４６とが反応してＳｒＷＯ４膜のような絶縁膜
が形成されることとなる。これにより、ストレージノー
ドコンタクト２４とキャパシタ絶縁膜であるＢＳＴＯ膜
４８とが直接接触することを防止でき、キャパシタリー
ク特性の劣化を防止することが可能となる。以上のよう
にして、本発明の第１の実施の形態によれば以下の効果
を奏することが可能となる。まず、ストレージノード２
５の加工を金属膜であるＲｕ膜４５の工程で実質的に行
ない、このＲｕ膜４５と酸化ストロンチウム膜４６との
反応により金属酸化物であるＳＲＯ膜４７を自己整合的
に形成している（図１６参照）。このため、例えば酸素
＋塩素の混合ガス中でＲｕ膜４５をエッチングするな
ど、ストレージノード２５の加工は容易なものとなる。
このように、ＳＲＯ膜などの金属酸化物をストレージノ
ードとして用いても、その加工が困難になることを防止
でき、微細加工が可能となる。結果として、信頼性が高
く、高密度な半導体装置を形成することが可能となる。
ステン膜４１によりストレージノードコンタクト２４を
構成するとすれば、タングステン膜４１と酸化ストロン
チウム膜４６とが反応してＳｒＷＯ４膜のような絶縁膜
が形成されることとなる。これにより、ストレージノー
ドコンタクト２４とキャパシタ絶縁膜であるＢＳＴＯ膜
４８とが直接接触することを防止でき、キャパシタリー
ク特性の劣化を防止することが可能となる。以上のよう
にして、本発明の第１の実施の形態によれば以下の効果
を奏することが可能となる。まず、ストレージノード２
５の加工を金属膜であるＲｕ膜４５の工程で実質的に行
ない、このＲｕ膜４５と酸化ストロンチウム膜４６との
反応により金属酸化物であるＳＲＯ膜４７を自己整合的
に形成している（図１６参照）。このため、例えば酸素
＋塩素の混合ガス中でＲｕ膜４５をエッチングするな
ど、ストレージノード２５の加工は容易なものとなる。
このように、ＳＲＯ膜などの金属酸化物をストレージノ
ードとして用いても、その加工が困難になることを防止
でき、微細加工が可能となる。結果として、信頼性が高
く、高密度な半導体装置を形成することが可能となる。
【００１７】また、ストレージノードコンタクト２４を
構成するタングステン膜４１とストレージノード２５を
構成するＳＲＯ膜４７との間に金属膜であるＲｕ膜が形
成されている。そのため、タングステン膜４１とＳＲＯ
膜４７とが直接接触することがないので、その界面に薄
いバリアメタル層を形成する必要がない。これにより、
製造工程数の増加を防止することが可能となる。また、
ストレージノード２５は主に金属膜であるＲｕ膜４５か
ら構成されていて、高誘電体膜であるＢＳＴＯ膜４８と
接触する部分については金属酸化物であるＳＲＯ膜４７
が形成されている。プレート電極としては、金属酸化物
であるＳＲＯ膜４９が採用されている。このように、高
誘電体膜を金属酸化物で挟みこむことにより、高誘電体
膜の性能を最大限に発揮することが可能となる。さら
に、ストレージノード２５が主として金属膜から構成さ
れているため、金属酸化物のみによって構成される場合
に比べて抵抗率が低くすることが可能となる。これによ
り、半導体装置の高速化を図ることが可能となる。ま
た、上述したように、ストレージノード２５を構成する
Ｒｕ膜４５の加工において、合わせずれが生じても、キ
ャパシタ電流のリーク特性の劣化を防止することが可能
となり、信頼性の高い半導体装置を提供することが可能
となる。
構成するタングステン膜４１とストレージノード２５を
構成するＳＲＯ膜４７との間に金属膜であるＲｕ膜が形
成されている。そのため、タングステン膜４１とＳＲＯ
膜４７とが直接接触することがないので、その界面に薄
いバリアメタル層を形成する必要がない。これにより、
製造工程数の増加を防止することが可能となる。また、
ストレージノード２５は主に金属膜であるＲｕ膜４５か
ら構成されていて、高誘電体膜であるＢＳＴＯ膜４８と
接触する部分については金属酸化物であるＳＲＯ膜４７
が形成されている。プレート電極としては、金属酸化物
であるＳＲＯ膜４９が採用されている。このように、高
誘電体膜を金属酸化物で挟みこむことにより、高誘電体
膜の性能を最大限に発揮することが可能となる。さら
に、ストレージノード２５が主として金属膜から構成さ
れているため、金属酸化物のみによって構成される場合
に比べて抵抗率が低くすることが可能となる。これによ
り、半導体装置の高速化を図ることが可能となる。ま
た、上述したように、ストレージノード２５を構成する
Ｒｕ膜４５の加工において、合わせずれが生じても、キ
ャパシタ電流のリーク特性の劣化を防止することが可能
となり、信頼性の高い半導体装置を提供することが可能
となる。
【００１８】また、ＣＶＤ法を用いて酸化ストロンチウ
ム膜４６を形成するＣＶＤ工程（図１７参照）は、３０
０〜５００℃程度の比較的低温の酸化雰囲気中で行われ
る。このため、トランジスタの最適化やシリサイド構造
の採用に対して問題となる高温の熱工程を削減すること
が可能となる。 （第１の実施の形態の変形例１）本発明の第１の実施の
形態の変形例１について図２３を参酌して説明する。こ
の変形例１では、ストレージノードコンタクト２４の上
部に金属膜、例えばＲｕ膜５２を形成しておくものであ
る。このようにしておけば、図２３のようにストレージ
ノードを構成するＲｕ膜４５の加工時に合わせずれが生
じてＲｕ膜５２が露出した場合にはＲｕ膜５２が酸化ス
トロンチウム膜４６と接触することとなる（図１８参
照）。そして、図１８に既に示したアニール工程によ
り、Ｒｕ膜５２と酸化ストロンチウム膜４６との間で反
応を生じ、金属酸化物であるＳＲＯ膜５３が形成され
る。このため、ストレージノード２４を構成するタング
ステン膜４１とＢＳＴＯ膜４８とが直接接触することを
防止することが可能となる。さらに、ＳＲＯ膜５３もス
トレージノードの一部として活用することが可能とな
る。
ム膜４６を形成するＣＶＤ工程（図１７参照）は、３０
０〜５００℃程度の比較的低温の酸化雰囲気中で行われ
る。このため、トランジスタの最適化やシリサイド構造
の採用に対して問題となる高温の熱工程を削減すること
が可能となる。 （第１の実施の形態の変形例１）本発明の第１の実施の
形態の変形例１について図２３を参酌して説明する。こ
の変形例１では、ストレージノードコンタクト２４の上
部に金属膜、例えばＲｕ膜５２を形成しておくものであ
る。このようにしておけば、図２３のようにストレージ
ノードを構成するＲｕ膜４５の加工時に合わせずれが生
じてＲｕ膜５２が露出した場合にはＲｕ膜５２が酸化ス
トロンチウム膜４６と接触することとなる（図１８参
照）。そして、図１８に既に示したアニール工程によ
り、Ｒｕ膜５２と酸化ストロンチウム膜４６との間で反
応を生じ、金属酸化物であるＳＲＯ膜５３が形成され
る。このため、ストレージノード２４を構成するタング
ステン膜４１とＢＳＴＯ膜４８とが直接接触することを
防止することが可能となる。さらに、ＳＲＯ膜５３もス
トレージノードの一部として活用することが可能とな
る。
【００１９】（第１の実施の形態の変形例２）本発明の
第１の実施の形態の変形例２について図２４を参酌して
説明する。この変形例２では、ストレージノードコンタ
クト２４として金属膜であるＲｕ膜５４を用いている。
このようにしておけば、図２４のようにストレージノー
ドを構成するＲｕ膜４５の加工時に合わせずれが生じて
Ｒｕ膜５４が露出した場合にはＲｕ膜５４が酸化ストロ
ンチウム膜４６と接触することとなる（図１８参照）。
そして、図１８に既に示したアニール工程により、Ｒｕ
膜５４と酸化ストロンチウム膜４６との間で反応を生
じ、金属酸化物であるＳＲＯ膜５３が形成される。この
ため、合わせずれが生じてもＳＲＯ膜５３もストレージ
ノードの一部として活用することが可能となり、従来技
術のような問題は生じない。 （第２の実施の形態）本発明の第２の実施の形態につい
て図面（図２５〜図３０）を参酌して説明する。ここで
は、半導体装置のキャパシタ部のみ図面を用いて説明す
る。つまり、ＣＯＢ型ＤＲＡＭであれば、図１２のキャ
パシタＭＣの部分に本実施の形態を適用することとな
る。まず、図２５に示したように、層間絶縁膜２７内に
ストレージノードコンタクト２４を形成する。
第１の実施の形態の変形例２について図２４を参酌して
説明する。この変形例２では、ストレージノードコンタ
クト２４として金属膜であるＲｕ膜５４を用いている。
このようにしておけば、図２４のようにストレージノー
ドを構成するＲｕ膜４５の加工時に合わせずれが生じて
Ｒｕ膜５４が露出した場合にはＲｕ膜５４が酸化ストロ
ンチウム膜４６と接触することとなる（図１８参照）。
そして、図１８に既に示したアニール工程により、Ｒｕ
膜５４と酸化ストロンチウム膜４６との間で反応を生
じ、金属酸化物であるＳＲＯ膜５３が形成される。この
ため、合わせずれが生じてもＳＲＯ膜５３もストレージ
ノードの一部として活用することが可能となり、従来技
術のような問題は生じない。 （第２の実施の形態）本発明の第２の実施の形態につい
て図面（図２５〜図３０）を参酌して説明する。ここで
は、半導体装置のキャパシタ部のみ図面を用いて説明す
る。つまり、ＣＯＢ型ＤＲＡＭであれば、図１２のキャ
パシタＭＣの部分に本実施の形態を適用することとな
る。まず、図２５に示したように、層間絶縁膜２７内に
ストレージノードコンタクト２４を形成する。
【００２０】次に、図２６に示したように、スパッタ法
を用いて全面に金属膜、例えばＲｕ膜５５を形成する。
次に、図２７に示したように、リソグラフィー法とＲＩ
Ｅ法を用いてＲｕ膜５５をストレージノードとして所望
の形状に加工する。次に、図２８に示したように、例え
ばＣＶＤ法を用いて被膜として酸化ストロンチウム膜５
６を形成する。このとき、原料ガスとしては例えばＳｒ
（ＤＰＭ） ２（strontium bis（dipivaloylmethanat
e）：Sr[(CH3)3C-COCHCO-(C(CH3)3)]2）をＴＨＦ（tetr
a hydrofuran）溶液に溶解し、気化器にてガス化した
ものを用い、５００〜７００℃程度の酸化雰囲気中でＣ
ＶＤを行う。すると、酸化ストロンチウム膜が堆積と同
時に、金属膜であるＲｕ膜５５と酸化ストロンチウム膜
５６との界面で反応が生じて、金属酸化物であるＳＲＯ
膜５７が自己整合的に形成される。このようにして形成
されたＳＲＯ膜５７は、Ｒｕ膜５５と共通の金属元素を
有するものである。ここで、ＣＶＤの原料ガスとしてＳ
ｒ（ＤＰＭ）２を昇華法により気化したものを用いても
よい。また、被膜として炭酸ストロンチウム膜を用いて
も構わない。また、ストロンチウム膜でも構わない。但
し、ストロンチウム膜よりも酸化ストロンチウム膜や炭
酸ストロンチウム膜の方が、ＣＶＤ法による堆積が容易
である。また、被膜の堆積法としてＣＶＤ法を例に挙げ
たが、スパッタ法やゾル・ゲル法でも構わない。
を用いて全面に金属膜、例えばＲｕ膜５５を形成する。
次に、図２７に示したように、リソグラフィー法とＲＩ
Ｅ法を用いてＲｕ膜５５をストレージノードとして所望
の形状に加工する。次に、図２８に示したように、例え
ばＣＶＤ法を用いて被膜として酸化ストロンチウム膜５
６を形成する。このとき、原料ガスとしては例えばＳｒ
（ＤＰＭ） ２（strontium bis（dipivaloylmethanat
e）：Sr[(CH3)3C-COCHCO-(C(CH3)3)]2）をＴＨＦ（tetr
a hydrofuran）溶液に溶解し、気化器にてガス化した
ものを用い、５００〜７００℃程度の酸化雰囲気中でＣ
ＶＤを行う。すると、酸化ストロンチウム膜が堆積と同
時に、金属膜であるＲｕ膜５５と酸化ストロンチウム膜
５６との界面で反応が生じて、金属酸化物であるＳＲＯ
膜５７が自己整合的に形成される。このようにして形成
されたＳＲＯ膜５７は、Ｒｕ膜５５と共通の金属元素を
有するものである。ここで、ＣＶＤの原料ガスとしてＳ
ｒ（ＤＰＭ）２を昇華法により気化したものを用いても
よい。また、被膜として炭酸ストロンチウム膜を用いて
も構わない。また、ストロンチウム膜でも構わない。但
し、ストロンチウム膜よりも酸化ストロンチウム膜や炭
酸ストロンチウム膜の方が、ＣＶＤ法による堆積が容易
である。また、被膜の堆積法としてＣＶＤ法を例に挙げ
たが、スパッタ法やゾル・ゲル法でも構わない。
【００２１】次に、図２９に示したように、水洗、ある
いは希酸中でウェットエッチングすることにより、未反
応の酸化ストロンチウム膜５６を除去する。ここで残っ
たＲｕ膜５５とＳＲＯ膜５７とがキャパシタのストレー
ジノードとなる。次に、図３０に示したように、ＣＶＤ
法を用いて、高誘電体膜であるＢＳＴＯ膜５８を全面に
形成する。さらにＣＶＤ法を用いて、金属酸化物である
ＳＲＯ膜５９を全面に形成する。このＢＳＴＯ膜５８が
キャパシタ絶縁膜となり、ＳＲＯ膜５９がプレート電極
となる。次に、図示していないが、リソグラフィー法と
エッチング技術を用いて、プレート電極であるＳＲＯ膜
５９を所望の形状に加工する。これにより、キャパシタ
が形成される。このキャパシタは、ストレージノード２
５が金属膜であるＲｕ膜５５と金属酸化物であるＳＲＯ
膜５７とからなり、キャパシタ絶縁膜は高誘電体膜であ
るＢＳＴＯ膜５８であり、プレート電極は金属酸化物で
あるＳＲＯ膜５９である。ここで、キャパシタ絶縁膜で
あるＢＳＴＯ膜５８と、プレート電極であるＳＲＯ膜５
９と、ストレージノードを構成するＳＲＯ膜５７とは、
共にペロブスカイト状の結晶構造を有するものである。
これにより、高誘電体膜であるＢＳＴＯ膜５８は、その
性能を最大限に発揮することが可能となる。
いは希酸中でウェットエッチングすることにより、未反
応の酸化ストロンチウム膜５６を除去する。ここで残っ
たＲｕ膜５５とＳＲＯ膜５７とがキャパシタのストレー
ジノードとなる。次に、図３０に示したように、ＣＶＤ
法を用いて、高誘電体膜であるＢＳＴＯ膜５８を全面に
形成する。さらにＣＶＤ法を用いて、金属酸化物である
ＳＲＯ膜５９を全面に形成する。このＢＳＴＯ膜５８が
キャパシタ絶縁膜となり、ＳＲＯ膜５９がプレート電極
となる。次に、図示していないが、リソグラフィー法と
エッチング技術を用いて、プレート電極であるＳＲＯ膜
５９を所望の形状に加工する。これにより、キャパシタ
が形成される。このキャパシタは、ストレージノード２
５が金属膜であるＲｕ膜５５と金属酸化物であるＳＲＯ
膜５７とからなり、キャパシタ絶縁膜は高誘電体膜であ
るＢＳＴＯ膜５８であり、プレート電極は金属酸化物で
あるＳＲＯ膜５９である。ここで、キャパシタ絶縁膜で
あるＢＳＴＯ膜５８と、プレート電極であるＳＲＯ膜５
９と、ストレージノードを構成するＳＲＯ膜５７とは、
共にペロブスカイト状の結晶構造を有するものである。
これにより、高誘電体膜であるＢＳＴＯ膜５８は、その
性能を最大限に発揮することが可能となる。
【００２２】以上のようにして、本発明の第２の実施の
形態によれば以下の効果を奏することが可能となる。ま
ず、ストレージノードの加工を金属膜であるＲｕ膜５５
の工程で実質的に行ない、このＲｕ膜５５と酸化ストロ
ンチウム膜５６との反応により金属酸化物であるＳＲＯ
膜５７を自己整合的に形成している（図２８参照）。こ
のため、例えば酸素＋塩素の混合ガス中でＲｕ膜５５を
エッチングするなど、ストレージノード２５の加工は容
易なものとなる。このように、ＳＲＯ膜などの金属酸化
物をストレージノードとして用いても、その加工が困難
になることを防止でき、微細加工が可能となる。結果と
して、信頼性が高く、高密度な半導体装置を形成するこ
とが可能となる。さらに、ＣＶＤ法を用いて酸化ストロ
ンチウム膜５６を形成するＣＶＤ工程（図２８参照）
は、５００〜７００℃程度の比較的高温の酸化雰囲気中
で行われる。このため、酸化ストロンチウム膜５６の堆
積と同時にＳＲＯ膜５７を形成することが可能となり、
第１の実施の形態に比べて工程数の削減が可能となる。
また、ストレージノードコンタクト２４とストレージノ
ードを構成するＳＲＯ膜５７との間に金属膜であるＲｕ
膜５５が形成されている。そのため、ストレージノード
コンタクトとして低抵抗な金属膜であるタングステン膜
を利用しても、ストレージノードコンタクト２４とＳＲ
Ｏ膜５７とが直接接触することがない。そのため、その
界面に薄いバリアメタル層を形成する必要がない。これ
により、製造工程数の増加を防止することが可能とな
る。
形態によれば以下の効果を奏することが可能となる。ま
ず、ストレージノードの加工を金属膜であるＲｕ膜５５
の工程で実質的に行ない、このＲｕ膜５５と酸化ストロ
ンチウム膜５６との反応により金属酸化物であるＳＲＯ
膜５７を自己整合的に形成している（図２８参照）。こ
のため、例えば酸素＋塩素の混合ガス中でＲｕ膜５５を
エッチングするなど、ストレージノード２５の加工は容
易なものとなる。このように、ＳＲＯ膜などの金属酸化
物をストレージノードとして用いても、その加工が困難
になることを防止でき、微細加工が可能となる。結果と
して、信頼性が高く、高密度な半導体装置を形成するこ
とが可能となる。さらに、ＣＶＤ法を用いて酸化ストロ
ンチウム膜５６を形成するＣＶＤ工程（図２８参照）
は、５００〜７００℃程度の比較的高温の酸化雰囲気中
で行われる。このため、酸化ストロンチウム膜５６の堆
積と同時にＳＲＯ膜５７を形成することが可能となり、
第１の実施の形態に比べて工程数の削減が可能となる。
また、ストレージノードコンタクト２４とストレージノ
ードを構成するＳＲＯ膜５７との間に金属膜であるＲｕ
膜５５が形成されている。そのため、ストレージノード
コンタクトとして低抵抗な金属膜であるタングステン膜
を利用しても、ストレージノードコンタクト２４とＳＲ
Ｏ膜５７とが直接接触することがない。そのため、その
界面に薄いバリアメタル層を形成する必要がない。これ
により、製造工程数の増加を防止することが可能とな
る。
【００２３】また、ストレージノードは主に金属膜であ
るＲｕ膜５５から構成されていて、高誘電体膜であるＢ
ＳＴＯ膜５８と接触する部分については金属酸化物であ
るＳＲＯ膜５７が形成されている。プレート電極として
は、金属酸化物であるＳＲＯ膜５９が採用されている。
このように、高誘電体膜を金属酸化物で挟みこむことに
より、高誘電体膜の性能を最大限に発揮することが可能
となる。さらに、ストレージノード２５が主として金属
膜から構成されているため、金属酸化物のみによって構
成される場合に比べて抵抗率が低くすることが可能とな
る。これにより、半導体装置の高速化を図ることが可能
となる。また、第１の実施の形態で説明したように、ス
トレージノードを構成するＲｕ膜５５の加工において、
合わせずれが生じても、キャパシタリーク特性の劣化を
防止することが可能となり、信頼性の高い半導体装置を
提供することが可能となる。 （第２の実施の形態の変形例）本発明の第２の実施の形
態の変形例について図３１を参酌して説明する。この変
形例では、図２８に示した酸化ストロンチウム膜５６を
形成する工程で、酸化ストロンチウム膜５６の堆積膜厚
を薄くして最適化する。これにより、酸化ストロンチウ
ム膜５６の堆積時にＲｕ膜５５との間で起こる反応を酸
化ストロンチウム膜５６の表面にまで進ませる。このよ
うにすると、図２９で示したような未反応の酸化ストロ
ンチウム膜５６を除去する工程を省略することが可能と
なる。
るＲｕ膜５５から構成されていて、高誘電体膜であるＢ
ＳＴＯ膜５８と接触する部分については金属酸化物であ
るＳＲＯ膜５７が形成されている。プレート電極として
は、金属酸化物であるＳＲＯ膜５９が採用されている。
このように、高誘電体膜を金属酸化物で挟みこむことに
より、高誘電体膜の性能を最大限に発揮することが可能
となる。さらに、ストレージノード２５が主として金属
膜から構成されているため、金属酸化物のみによって構
成される場合に比べて抵抗率が低くすることが可能とな
る。これにより、半導体装置の高速化を図ることが可能
となる。また、第１の実施の形態で説明したように、ス
トレージノードを構成するＲｕ膜５５の加工において、
合わせずれが生じても、キャパシタリーク特性の劣化を
防止することが可能となり、信頼性の高い半導体装置を
提供することが可能となる。 （第２の実施の形態の変形例）本発明の第２の実施の形
態の変形例について図３１を参酌して説明する。この変
形例では、図２８に示した酸化ストロンチウム膜５６を
形成する工程で、酸化ストロンチウム膜５６の堆積膜厚
を薄くして最適化する。これにより、酸化ストロンチウ
ム膜５６の堆積時にＲｕ膜５５との間で起こる反応を酸
化ストロンチウム膜５６の表面にまで進ませる。このよ
うにすると、図２９で示したような未反応の酸化ストロ
ンチウム膜５６を除去する工程を省略することが可能と
なる。
【００２４】このようにすると、図３１に示したような
構成となる。つまり、層間絶縁膜２７の上面のうちＲｕ
膜５５又はＳＲＯ膜５７が形成されていない部分に酸化
ストロンチウム膜５６が残存することとなる。このよう
にすることで、第２の実施の形態に比べてさらに工程数
を減らすことが可能となる。 （第３の実施の形態）本発明の第３の実施の形態につい
て図面（図３２〜図３９）を参酌して説明する。ここで
は、半導体装置のキャパシタ部のみ図面を用いて説明す
る。つまり、ＣＯＢ型ＤＲＡＭであれば、図１２のキャ
パシタＭＣの部分に本実施の形態を適用することとな
る。まず、図３２に示したように、層間絶縁膜２７内に
ストレージノードコンタクト２４を形成する。次に、図
３３に示したように、ＣＶＤ法により、例えばシリコン
酸化膜からなる層間絶縁膜６０を形成する。さらに、リ
ソグラフィー法とＲＩＥ法を用いてコンタクトホール６
１を形成する。このコンタクトホール６１は、ストレー
ジノードコンタクト２４の上面が露出するように形成す
る。このコンタクトホール６１は、後にキャパシタが形
成される領域となる。次に、図３４に示したように、Ｃ
ＶＤ法を用いて全面に金属膜、例えばＲｕ膜６２を形成
する。これにより、Ｒｕ膜６２はストレージノードコン
タクト２４と接触する。
構成となる。つまり、層間絶縁膜２７の上面のうちＲｕ
膜５５又はＳＲＯ膜５７が形成されていない部分に酸化
ストロンチウム膜５６が残存することとなる。このよう
にすることで、第２の実施の形態に比べてさらに工程数
を減らすことが可能となる。 （第３の実施の形態）本発明の第３の実施の形態につい
て図面（図３２〜図３９）を参酌して説明する。ここで
は、半導体装置のキャパシタ部のみ図面を用いて説明す
る。つまり、ＣＯＢ型ＤＲＡＭであれば、図１２のキャ
パシタＭＣの部分に本実施の形態を適用することとな
る。まず、図３２に示したように、層間絶縁膜２７内に
ストレージノードコンタクト２４を形成する。次に、図
３３に示したように、ＣＶＤ法により、例えばシリコン
酸化膜からなる層間絶縁膜６０を形成する。さらに、リ
ソグラフィー法とＲＩＥ法を用いてコンタクトホール６
１を形成する。このコンタクトホール６１は、ストレー
ジノードコンタクト２４の上面が露出するように形成す
る。このコンタクトホール６１は、後にキャパシタが形
成される領域となる。次に、図３４に示したように、Ｃ
ＶＤ法を用いて全面に金属膜、例えばＲｕ膜６２を形成
する。これにより、Ｒｕ膜６２はストレージノードコン
タクト２４と接触する。
【００２５】次に、図３５に示したように、平坦化技
術、例えばＣＭＰ法を用いてＲｕ膜６２のうち、層間絶
縁膜６０の上面よりも上方の部分を除去する。次に、図
３６に示したように、例えばＣＶＤ法を用いて、ストロ
ンチウムを含む被膜である酸化ストロンチウム膜６３を
堆積する。このとき、原料ガスとしては例えばＳｒ（Ｄ
ＰＭ）２（strontium bis（dipivaloylmethanate）：S
r[(CH3)3C-COCHCO-(C(CH3)3)]2）をＴＨＦ（tetra hyd
rofuran）溶液に溶解し、気化器にてガス化したものを
用い、３００〜５００℃程度の酸化雰囲気中でＣＶＤを
行うと、酸化ストロンチウム膜６３が堆積される。ある
いは、原料ガスとしてＳｒ（ＤＰＭ）２を昇華法により
気化したものを用いてもよい。ここで、ストロンチウム
を含む被膜としては、炭酸ストロンチウム膜でも構わな
い。また、ストロンチウム膜でも構わない。但し、スト
ロンチウム膜よりも酸化ストロンチウム膜や炭酸ストロ
ンチウム膜の方が、ＣＶＤ法による堆積が容易である。
また、被膜の堆積法としてＣＶＤ法を例に挙げたが、ス
パッタ法やゾル・ゲル法でも構わない。
術、例えばＣＭＰ法を用いてＲｕ膜６２のうち、層間絶
縁膜６０の上面よりも上方の部分を除去する。次に、図
３６に示したように、例えばＣＶＤ法を用いて、ストロ
ンチウムを含む被膜である酸化ストロンチウム膜６３を
堆積する。このとき、原料ガスとしては例えばＳｒ（Ｄ
ＰＭ）２（strontium bis（dipivaloylmethanate）：S
r[(CH3)3C-COCHCO-(C(CH3)3)]2）をＴＨＦ（tetra hyd
rofuran）溶液に溶解し、気化器にてガス化したものを
用い、３００〜５００℃程度の酸化雰囲気中でＣＶＤを
行うと、酸化ストロンチウム膜６３が堆積される。ある
いは、原料ガスとしてＳｒ（ＤＰＭ）２を昇華法により
気化したものを用いてもよい。ここで、ストロンチウム
を含む被膜としては、炭酸ストロンチウム膜でも構わな
い。また、ストロンチウム膜でも構わない。但し、スト
ロンチウム膜よりも酸化ストロンチウム膜や炭酸ストロ
ンチウム膜の方が、ＣＶＤ法による堆積が容易である。
また、被膜の堆積法としてＣＶＤ法を例に挙げたが、ス
パッタ法やゾル・ゲル法でも構わない。
【００２６】次に、図３７に示したように、酸素あるい
はオゾン等の酸化雰囲気中でアニールすることにより、
酸化ストロンチウム膜６３とＲｕ膜６２との間で反応を
生じさせ、金属酸化物であるＳＲＯ膜６４を自己整合的
に形成する。このようにして形成されたＳＲＯ膜６４
は、Ｒｕ膜６２と共通の金属元素を有するものである。
ここで、酸化ストロンチウム膜６３のＣＶＤ工程（図３
６参照）を５００〜７００℃程度の酸化雰囲気中で行う
と、酸化ストロンチウム膜６３が堆積と同時に、金属膜
であるＲｕ膜６２と酸化ストロンチウム膜６３との界面
で反応が生じて、金属酸化物であるＳＲＯ膜が自己整合
的に形成される。このようにすれば、図３７に示したア
ニール工程を省略することが可能となる。次に、図３８
に示したように、水洗、あるいは希酸中でウェットエッ
チングすることにより、未反応の酸化ストロンチウム膜
６３を除去する。ここで残ったＲｕ膜６２とＳＲＯ膜６
４とがキャパシタのストレージノードとなる。次に、図
３９に示したように、ＣＶＤ法を用いて、高誘電体膜で
あるＢＳＴＯ膜６５を全面に形成する。さらにＣＶＤ法
を用いて、金属酸化物であるＳＲＯ膜６６を全面に形成
する。このＢＳＴＯ膜６５がキャパシタ絶縁膜となり、
ＳＲＯ膜６６がプレート電極となる。
はオゾン等の酸化雰囲気中でアニールすることにより、
酸化ストロンチウム膜６３とＲｕ膜６２との間で反応を
生じさせ、金属酸化物であるＳＲＯ膜６４を自己整合的
に形成する。このようにして形成されたＳＲＯ膜６４
は、Ｒｕ膜６２と共通の金属元素を有するものである。
ここで、酸化ストロンチウム膜６３のＣＶＤ工程（図３
６参照）を５００〜７００℃程度の酸化雰囲気中で行う
と、酸化ストロンチウム膜６３が堆積と同時に、金属膜
であるＲｕ膜６２と酸化ストロンチウム膜６３との界面
で反応が生じて、金属酸化物であるＳＲＯ膜が自己整合
的に形成される。このようにすれば、図３７に示したア
ニール工程を省略することが可能となる。次に、図３８
に示したように、水洗、あるいは希酸中でウェットエッ
チングすることにより、未反応の酸化ストロンチウム膜
６３を除去する。ここで残ったＲｕ膜６２とＳＲＯ膜６
４とがキャパシタのストレージノードとなる。次に、図
３９に示したように、ＣＶＤ法を用いて、高誘電体膜で
あるＢＳＴＯ膜６５を全面に形成する。さらにＣＶＤ法
を用いて、金属酸化物であるＳＲＯ膜６６を全面に形成
する。このＢＳＴＯ膜６５がキャパシタ絶縁膜となり、
ＳＲＯ膜６６がプレート電極となる。
【００２７】次に、図示していないが、リソグラフィー
法とエッチング技術を用いて、プレート電極であるＳＲ
Ｏ膜６６を所望の形状に加工する。これにより、キャパ
シタが形成される。このキャパシタは、ストレージノー
ドが金属膜であるＲｕ膜６２と金属酸化物であるＳＲＯ
膜６４とからなり、キャパシタ絶縁膜は高誘電体膜であ
るＢＳＴＯ膜６５であり、プレート電極は金属酸化物で
あるＳＲＯ膜６６である。ここで、キャパシタ絶縁膜で
あるＢＳＴＯ膜６５と、プレート電極であるＳＲＯ膜６
６やストレージノードを構成するＳＲＯ膜６４とは、共
にペロブスカイト状の結晶構造を有するものである。こ
れにより、高誘電体膜であるＢＳＴＯ膜６５は、その性
能を最大限に発揮することが可能となる。以上のように
して、本発明の第３の実施の形態によれば以下の効果を
奏することが可能となる。まず、第３の実施の形態によ
ると、層間絶縁膜６０を堆積した後、これをＲＩＥ法な
どでエッチングしてコンタクトホール６１を形成するこ
とによりストレージノードの領域を決めてしまう（図３
３参照）。そして、このコンタクトホール６１内にＲｕ
膜６２を形成することにより（図３４、図３５参照）、
ストレージノードの加工を実質的に行ない、このＲｕ膜
６２と酸化ストロンチウム膜６３との反応により金属酸
化物であるＳＲＯ膜６４を自己整合的に形成している
（図３７参照）。これによれば、層間絶縁膜６０のエッ
チング技術と、金属膜であるＲｕ膜６２のＣＭＰ技術に
よってストレージノードを加工することが可能となる。
このように、ＳＲＯ膜などの金属酸化物をストレージノ
ードとして用いても、その加工が困難になることを防止
でき、微細加工が可能となる。結果として、信頼性が高
く、高密度な半導体装置を形成することが可能となる。
法とエッチング技術を用いて、プレート電極であるＳＲ
Ｏ膜６６を所望の形状に加工する。これにより、キャパ
シタが形成される。このキャパシタは、ストレージノー
ドが金属膜であるＲｕ膜６２と金属酸化物であるＳＲＯ
膜６４とからなり、キャパシタ絶縁膜は高誘電体膜であ
るＢＳＴＯ膜６５であり、プレート電極は金属酸化物で
あるＳＲＯ膜６６である。ここで、キャパシタ絶縁膜で
あるＢＳＴＯ膜６５と、プレート電極であるＳＲＯ膜６
６やストレージノードを構成するＳＲＯ膜６４とは、共
にペロブスカイト状の結晶構造を有するものである。こ
れにより、高誘電体膜であるＢＳＴＯ膜６５は、その性
能を最大限に発揮することが可能となる。以上のように
して、本発明の第３の実施の形態によれば以下の効果を
奏することが可能となる。まず、第３の実施の形態によ
ると、層間絶縁膜６０を堆積した後、これをＲＩＥ法な
どでエッチングしてコンタクトホール６１を形成するこ
とによりストレージノードの領域を決めてしまう（図３
３参照）。そして、このコンタクトホール６１内にＲｕ
膜６２を形成することにより（図３４、図３５参照）、
ストレージノードの加工を実質的に行ない、このＲｕ膜
６２と酸化ストロンチウム膜６３との反応により金属酸
化物であるＳＲＯ膜６４を自己整合的に形成している
（図３７参照）。これによれば、層間絶縁膜６０のエッ
チング技術と、金属膜であるＲｕ膜６２のＣＭＰ技術に
よってストレージノードを加工することが可能となる。
このように、ＳＲＯ膜などの金属酸化物をストレージノ
ードとして用いても、その加工が困難になることを防止
でき、微細加工が可能となる。結果として、信頼性が高
く、高密度な半導体装置を形成することが可能となる。
【００２８】また、ストレージノードコンタクト２４と
ストレージノードを構成するＳＲＯ膜６４との間に金属
膜であるＲｕ膜６２が形成されている。そのため、スト
レージノードコンタクト２４として低抵抗な金属膜であ
るタングステン膜を利用しても、ストレージノードコン
タクト２４とＳＲＯ膜６４とが直接接触することがな
い。このため、その界面に薄いバリアメタル層を形成す
る必要がない。これにより、製造工程数の増加を防止す
ることが可能となる。ここで、ストレージノードコンタ
クトを構成するタングステン膜とストレージノードを構
成するＳＲＯ膜との接触を防止すべく、ストレージノー
ドをＳＲＯ膜と窒化チタン膜（バリアメタルとして機
能）の積層膜とすることも考えられる。しかし、単にス
トレージノードを積層膜としただけでは、窒化チタン膜
とＢＳＴＯ膜６５とが接触することとなり、キャパシタ
電流のリーク特性を劣化させてしまう。これに対して本
発明の第３の実施の形態によればそのような問題を解決
することが可能となる。また、ストレージノードは主に
金属膜であるＲｕ膜６２から構成されていて、高誘電体
膜であるＢＳＴＯ膜６５と接触する部分については金属
酸化物であるＳＲＯ膜６４が形成されている。プレート
電極としては、金属酸化物であるＳＲＯ膜６６が採用さ
れている。このように、高誘電体膜を金属酸化物で挟み
こむことにより、高誘電体膜の性能を最大限に発揮する
ことが可能となる。さらに、ストレージノードが主とし
て金属膜から構成されているため、金属酸化物のみによ
って構成される場合に比べて抵抗率が低くすることが可
能となる。これにより、半導体装置の高速化を図ること
が可能となる。
ストレージノードを構成するＳＲＯ膜６４との間に金属
膜であるＲｕ膜６２が形成されている。そのため、スト
レージノードコンタクト２４として低抵抗な金属膜であ
るタングステン膜を利用しても、ストレージノードコン
タクト２４とＳＲＯ膜６４とが直接接触することがな
い。このため、その界面に薄いバリアメタル層を形成す
る必要がない。これにより、製造工程数の増加を防止す
ることが可能となる。ここで、ストレージノードコンタ
クトを構成するタングステン膜とストレージノードを構
成するＳＲＯ膜との接触を防止すべく、ストレージノー
ドをＳＲＯ膜と窒化チタン膜（バリアメタルとして機
能）の積層膜とすることも考えられる。しかし、単にス
トレージノードを積層膜としただけでは、窒化チタン膜
とＢＳＴＯ膜６５とが接触することとなり、キャパシタ
電流のリーク特性を劣化させてしまう。これに対して本
発明の第３の実施の形態によればそのような問題を解決
することが可能となる。また、ストレージノードは主に
金属膜であるＲｕ膜６２から構成されていて、高誘電体
膜であるＢＳＴＯ膜６５と接触する部分については金属
酸化物であるＳＲＯ膜６４が形成されている。プレート
電極としては、金属酸化物であるＳＲＯ膜６６が採用さ
れている。このように、高誘電体膜を金属酸化物で挟み
こむことにより、高誘電体膜の性能を最大限に発揮する
ことが可能となる。さらに、ストレージノードが主とし
て金属膜から構成されているため、金属酸化物のみによ
って構成される場合に比べて抵抗率が低くすることが可
能となる。これにより、半導体装置の高速化を図ること
が可能となる。
【００２９】また、ＣＶＤ法を用いて酸化ストロンチウ
ム膜６３を形成するＣＶＤ工程（図３６参照）を３００
〜５００℃程度の比較的低温の酸化雰囲気中で行えば、
トランジスタの最適化やシリサイド構造の採用に対して
問題となる高温の熱工程を削減することが可能となる。
これに対して、そのＣＶＤ工程を５００〜７００℃程度
の比較的高温の酸化雰囲気中で行えば、酸化ストロンチ
ウム膜６３の堆積と同時にＳＲＯ膜６４を形成すること
が可能となり、工程数の削減が可能となる。なお、上記
各実施の形態において、キャパシタ形状として平面型、
内堀型、外堀型について説明したが、その他の構造、例
えばクラウン型やフィン型にも適用することが可能であ
る。さらに、本発明はＤＲＡＭに限らず、ＦＲＡＭ等キ
ャパシタ構造を有する半導体装置一般に適用することが
可能である。また、ストレージノードを構成する金属膜
と、金属酸化物を形成するために金属膜の上部に堆積さ
れる被膜との組み合わせは、上記のようにＲｕ（ルテニ
ウム）膜と酸化ストロンチウム膜の組み合わせの他に
も、導電性金属酸化物（あるいは導電性ペロブスカイト
状構造物質）を形成する金属と被膜との組み合わせであ
れば良い。
ム膜６３を形成するＣＶＤ工程（図３６参照）を３００
〜５００℃程度の比較的低温の酸化雰囲気中で行えば、
トランジスタの最適化やシリサイド構造の採用に対して
問題となる高温の熱工程を削減することが可能となる。
これに対して、そのＣＶＤ工程を５００〜７００℃程度
の比較的高温の酸化雰囲気中で行えば、酸化ストロンチ
ウム膜６３の堆積と同時にＳＲＯ膜６４を形成すること
が可能となり、工程数の削減が可能となる。なお、上記
各実施の形態において、キャパシタ形状として平面型、
内堀型、外堀型について説明したが、その他の構造、例
えばクラウン型やフィン型にも適用することが可能であ
る。さらに、本発明はＤＲＡＭに限らず、ＦＲＡＭ等キ
ャパシタ構造を有する半導体装置一般に適用することが
可能である。また、ストレージノードを構成する金属膜
と、金属酸化物を形成するために金属膜の上部に堆積さ
れる被膜との組み合わせは、上記のようにＲｕ（ルテニ
ウム）膜と酸化ストロンチウム膜の組み合わせの他に
も、導電性金属酸化物（あるいは導電性ペロブスカイト
状構造物質）を形成する金属と被膜との組み合わせであ
れば良い。
【００３０】
【発明の効果】上記のように、本発明は、導電性金属酸
化物をキャパシタ蓄積電極に用いながら微細化加工を可
能とする。また、半導体装置の高速化を図ることを可能
とする。
化物をキャパシタ蓄積電極に用いながら微細化加工を可
能とする。また、半導体装置の高速化を図ることを可能
とする。
【図１】従来のキャパシタ電極の製造工程断面図。
【図２】従来のキャパシタ電極の製造工程断面図。
【図３】従来のキャパシタ電極の製造工程断面図。
【図４】従来のキャパシタ電極の製造工程断面図。
【図５】従来のキャパシタ電極の製造工程断面図。
【図６】従来のキャパシタ電極の製造工程断面図。
【図７】従来のキャパシタ電極の製造工程断面図。
【図８】従来のキャパシタ電極の製造工程断面図。
【図９】従来のキャパシタ電極の製造工程断面図。
【図１０】従来のキャパシタ電極の製造工程断面図。
【図１１】本発明の第１の実施の形態にかかる半導体装
置の上面レイアウト図。
置の上面レイアウト図。
【図１２】本発明の第１の実施の形態にかかる半導体装
置の断面図。
置の断面図。
【図１３】本発明の第１の実施の形態にかかる半導体装
置の断面図。
置の断面図。
【図１４】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図１５】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図１６】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図１７】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図１８】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図１９】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図２０】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図２１】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図２２】本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図２３】本発明の第１の実施の形態の変形例にかかる
半導体装置の断面図。
半導体装置の断面図。
【図２４】本発明の第１の実施の形態の変形例にかかる
半導体装置の断面図。
半導体装置の断面図。
【図２５】本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図２６】本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図２７】本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図２８】本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図２９】本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３０】本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３１】本発明の第２の実施の形態の変形例にかかる
半導体装置の断面図。
半導体装置の断面図。
【図３２】本発明の第３の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３３】本発明の第３の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３４】本発明の第３の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３５】本発明の第３の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３６】本発明の第３の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３７】本発明の第３の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３８】本発明の第３の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
【図３９】本発明の第３の実施の形態にかかる半導体装
置の製造工程断面図。
置の製造工程断面図。
１・…半導体基板 ２・…シリコン酸化膜 ３・…窒化チタン膜 ４・…ＳＲＯ膜 ５・…ＢＳＴＯ膜 ６・…ＳＲＯ膜 ７・…タングステン膜 ８・…シリコン酸化膜 ９・…コンタクトホール １０・…ＳＲＯ膜 １１・…ＢＳＴＯ膜 １２・…ＳＲＯ膜 １３・…ＳＲＯ膜１０の上部 ＭＣ・…キャパシタ ＭＱ・…ＭＯＳトランジスタ ２１・…ワード線 ２２・…ビット線コンタクト ２３・…ビット線 ２４・…ストレージノードコンタクト ２５・…ストレージノード ２６・…ソース／ドレイン拡散層 ２７・…層間絶縁膜 ２８・…金属酸化物 ２９・…高誘電体膜 ３０・…金属酸化物 ３１・…ＭＯＳトランジスタ ３２・…ソース／ドレイン領域 ３３・…配線 ３４・…被覆絶縁膜 ３５・…第２の層間絶縁膜 ３６・…コンタクト ３７・…上層配線 ３８・…半導体基板 ３９・…素子分離領域 ４０・…チタン窒化膜 ４１・…タングステン膜 ４２・…ゲート絶縁膜 ４３・…導電層 ４４・…絶縁膜 ４５・…Ｒｕ膜 ４６・…酸化ストロンチウム膜 ４７・…ＳＲＯ膜 ４８・…ＢＳＴＯ膜 ４９・…ＳＲＯ膜 ５０・…キャパシタ ５１・…ＳｒＷＯ３ ５２・…Ｒｕ膜 ５３・…ＳＲＯ膜 ５４・…Ｒｕ膜 ５５・…Ｒｕ膜 ５６・…酸化ストロンチウム膜 ５７・…ＳＲＯ膜 ５８・…ＢＳＴＯ膜 ５９・…ＳＲＯ膜 ６０・…層間絶縁膜 ６１・…コンタクトホール ６２・…Ｒｕ膜 ６３・…酸化ストロンチウム膜 ６４・…ＳＲＯ膜 ６５・…ＢＳＴＯ膜 ６６・…ＳＲＯ膜 ６７・…金属膜
Claims (14)
- 【請求項１】 共通の金属元素を含む複数の導電膜を含
む積層構造である第１のキャパシタ電極と、 前記第１のキャパシタ電極の表面に形成されたキャパシ
タ絶縁膜と、 前記キャパシタ絶縁膜を挟んで前記第１のキャパシタ電
極と対向して形成された第２のキャパシタ電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記第１のキャパシタ電極は、導電性酸
化物を含む積層構造であることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記第１のキャパシタ電極は、金属膜及
び導電性酸化物からなる積層膜であることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記キャパシタ絶縁膜は、高誘電体膜で
あることを特徴とする請求項１乃至３記載の半導体装
置。 - 【請求項５】 前記金属膜はＲｕ（ルテニウム）膜であ
り、前記導電性酸化物はＳＲＯ（ＳｒＲｕＯ３）膜であ
ることを特徴とする請求項３又は４記載の半導体装置。 - 【請求項６】 前記金属膜はＲｕ（ルテニウム）膜であ
り、前記導電性酸化物はＳＲＯ（ＳｒＲｕＯ３）膜であ
り、前記キャパシタ絶縁膜はＢＳＴＯ膜であることを特
徴とする請求項２又は３記載の半導体装置。 - 【請求項７】 前記導電性酸化物はペロブスカイト状構
造を有するものであることを特徴とする請求項２又は３
記載の半導体装置。 - 【請求項８】 金属を含む膜を形成する工程と、 前記金属を含む膜の表面に被膜を形成する工程と、 熱処理により前記金属を含む膜と前記被膜とを反応さ
せ、導電性酸化物を形成する工程と、 前記導電性酸化物の表面に、キャパシタ絶縁膜を形成す
る工程と、 前記キャパシタ絶縁膜を挟んで前記導電性酸化物と対向
した位置にキャパシタ電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項９】 金属を含む膜を形成する工程と、 前記金属を含む膜の表面に被膜を形成すると同時に前記
金属を含む膜と前記被膜とを反応させ、導電性酸化物を
形成する工程と、 前記導電性酸化物の表面にキャパシタ絶縁膜を形成する
工程と、 前記キャパシタ絶縁膜を挟んで前記導電性酸化物と対向
した位置にキャパシタ電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記絶縁膜のうち未反応のものを除去
する工程をさらに具備することを特徴とする請求項８又
は９記載の半導体装置の製造方法。 - 【請求項１１】 前記金属を含む膜と前記導電性酸化物
とは共通の金属元素を有することを特徴とする請求項８
乃至１０記載の半導体装置の製造方法。 - 【請求項１２】前記導電性酸化物と前記キャパシタ絶縁
膜とは共にペロブスカイト状構造を有するものであるこ
とを特徴とする請求項８乃至１１記載の半導体装置の製
造方法。 - 【請求項１３】 前記キャパシタ絶縁膜は、高誘電体膜
であることを特徴とする請求項８乃至１２記載の半導体
装置の製造方法。 - 【請求項１４】 前記金属はＲｕ（ルテニウム）であ
り、前記導電性酸化物はＳＲＯ（ＳｒＲｕＯ３）膜であ
ることを特徴とする請求項８乃至又は１３記載の半導体
装置の製造方法。
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| JP2012523704A (ja) * | 2009-04-10 | 2012-10-04 | マイクロン テクノロジー， インク． | 酸化ストロンチウムルテニウム界面 |
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