KR101070798B1

KR101070798B1 - 인쇄회로기판 및 그 제조방법

Info

Publication number: KR101070798B1
Application number: KR1020080004387A
Authority: KR
Inventors: 김운천; 이성
Original assignee: 삼성전기주식회사
Priority date: 2008-01-15
Filing date: 2008-01-15
Publication date: 2011-10-06
Also published as: US20090178840A1; US7992296B2; JP4972753B2; KR20090078518A; JP2009170911A

Abstract

인쇄회로기판 및 그 제조방법이 개시된다. 제1 절연층, 제1 회로 패턴, 제2 절연층 및 수지층이 차례로 적층된 기판을 제공하는 단계; 기판을 관통하는 관통홀을 천공하는 단계; 디스미어(desmear) 공정을 통하여 수지층에 조도를 형성하는 단계; 관통홀을 통하여 층간 도통을 수행하는 비아를 형성하는 단계; 및 조도가 형성된 수지층에 제2 회로 패턴을 형성하는 단계를 포함하는 인쇄회로기판 제조방법은, 디스미어로 조도 형성이 가능한 수지층을 이용하여 인쇄회로기판 제조공정을 진행함으로써, 미세한 제2 회로 패턴을 보다 용이하게 형성할 수 있다.

인쇄회로기판, 미세 패턴, 수지층, 조도(roughness)

Description

인쇄회로기판 및 그 제조방법{PCB and manufacturing method thereof}

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.

전자기기의 소형화, 경량화, 고속화에 따라 인쇄회로기판의 회로 패턴 또한 고밀도화를 요구하고 있다.

미세 패턴 형성을 위해 기존에는 ABF(Ajinomoto Build-up film)를 적층한 후 도금층과의 접착력 향상을 위해 조도 형성 목적의 디스미어(desmear)를 한 후 무전해 또는 전해 도금을 이용하여 에디티브(additive) 방식으로 미세회로를 형성하였다.

그런데, 강도를 요구하고, 휨(warpage) 문제가 발생할 수 있는 곳에서는 ABF를 사용할 수 없고 프리프레그(Prepreg)를 사용해야 한다. 프리프레그를 적층재로 사용할 경우 디스미어를 통한 조도 형성이 불가능하므로, 이를 해결하기 위하여 동박과 프리프레그를 같이 적층한 후 동박을 에칭하여 회로를 형성하였다. 그러나, 이러한 방법은 ABF를 이용한 방법에 비해서 미세 패턴을 형성하는데 한계가 있다.

종래, 미세 패턴을 형성하기 위한 방법으로 도 1 내지 도 5에 따른 방법이 있다.

미세 패턴을 형성하기 어려운 프리프레그와 같은 절연층(12) 위에 미세 패턴 형성을 위해 기존에는 도 1과 같이, 동박(111)에 조도 형성이 불가능한 박막 수지층 (112)이 적층된 판부재(11)를 사용하였다. 이 박막 수지층(112)은 절연층(12)에 적층된 후 동박(111)을 제거하였을 때 동박(111)의 조도가 박막 수지층(112)에 전사되도록 하기 위한 목적이다. 따라서, 조도가 큰 동박(111)을 사용하여 수지층(112)에 전사된 조도를 증가시킴으로써 박막 수지층(112)과 에디티브 방식에 따라 무전해 및 전해 도금으로 형성된 도금층과 충분한 접착력을 얻을 수 있으나, 다음에서 설명하는 바와 같이, 코어 동박(131, 133)이 손상되는 심각한 문제가 생긴다.

도 1 내지 도 5에 따른 미세 패턴 형성 방법은, 먼저, 판부재(11)와 절연층(12), 회로가 형성된 동박적층판(13)을 순차적으로 적층한 뒤, 프레스하여 도 2와 같은 형태를 만든다. 이후, 도 3과 같이, 관통홀(14)을 형성한 후, 도 4와 같이, 박막 수지층(112)을 보호하기 위해 동박(111)을 제거하지 않은 상태에서 디스미어 공정을 거친다. 만약, 동박(111)을 먼저 제거한 후 디스미어를 하게 되면 디스미어 액에 박막 수지층(112)이 노출되게 되면서 박막수지층이 손상을 입어 박막 수지층(112)에 형성된 조도가 감소하게 되므로 접착력에 문제가 생긴다.

이후, 도 5와 같이, 동박(111)을 제거하는 공정을 진행하는데, 이때, 관통홀(14) 내부로 에칭액이 스며들어 내부의 동박(131, 133)이 손상되는 심각한 문제가 발생한다. 결론적으로, 조도 형성이 불가능한 박막 수지층(112)이 적층된 판부재(11)를 사용하여 미세 패턴을 형성하기 어려운 절연층(12) 위에 미세 패턴을 형 성할 수는 있으나 코어 동박(131, 133)이 손상을 입는 심각한 문제를 일으키는 단점을 가지고 있다.

본 발명은 디스미어로 조도 형성이 가능한 수지층을 이용하여 보다 용이하게 미세한 회로 패턴을 형성할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 제1 절연층, 제1 회로 패턴, 제2 절연층 및 수지층이 차례로 적층된 기판을 제공하는 단계; 기판을 관통하는 관통홀을 천공하는 단계; 디스미어(desmear) 공정을 통하여 수지층에 조도를 형성하는 단계; 관통홀을 통하여 층간 도통을 수행하는 비아를 형성하는 단계; 및 조도가 형성된 수지층에 제2 회로 패턴을 형성하는 단계를 포함하는 인쇄회로기판 제조방법을 제공한다.

비아를 형성하는 단계와 제2 회로 패턴을 형성하는 단계는, 조도를 형성하는 단계 이후에, 수지층 및 관통홀의 내벽에 시드층을 형성하는 단계; 시드층에 비아 및 제2 회로 패턴과 상응하는 도금 레지스트를 형성하는 단계; 전해 도금을 수행하는 단계; 도금 레지스트를 제거하는 단계; 및 플래시 에칭을 수행하는 단계를 포함하는 방법을 통하여 동시에 수행될 수 있다.

한편, 기판은, 제1 절연층과 제1 회로 패턴이 적층된 제1 기재를 제공하는 단계; 수지층과 금속층이 적층된 제2 기재를 제공하는 단계; 제2 절연층을 개재하여, 제1 회로 패턴과 수지층이 대향하도록, 제1 기재와 제2 기재를 압착하는 단계; 및 금속층을 제거하는 단계를 통하여 제조될 수도 있다.

이 때, 제2 절연층은 반경화(B-stage)상태일 수 있고, 금속층을 제거하는 단계는 습식 에칭을 통하여 수행될 수 있다.

본 발명의 다른 측면에 따르면, 제1 절연층; 제1 절연층에 적층되는 제1 회로 패턴; 제1 회로 패턴을 커버하도록 제1 절연층에 적층되는 제2 절연층; 제2 절연층에 적층되며 조도가 형성된 수지층; 수지층에 형성되는 제2 회로 패턴; 및 제2 회로 패턴과 전기적으로 연결되며, 제1 절연층과 제1 회로 패턴 및 제2 절연층을 관통하는 비아를 포함하는 인쇄회로기판을 제공할 수 있다.

본 발명의 실시예에 따르면, 디스미어로 조도 형성이 가능한 수지층을 이용함으로써, 미세한 회로 패턴을 보다 용이하게 형성할 수 있다.

이하에서는, 첨부된 도면을 참조하여 본 발명에 따른 인쇄회로기판의 제조방법의 실시예에 대하여 보다 상세하게 설명하도록 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 6은 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법의 제1 실시예를 나타낸 순서도이고, 도 7 내지 도 16은 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법 제1 실시예의 각 공정을 나타낸 단면도이다. 도 7 내지 도 16을 참조하면, 금속층(211), 수지층(212, 212'), 제2 기재(21), 제1 기재(23), 제1 절연층(232), 제1 회로 패턴(231), 제2 절연층(22), 관통홀(24), 시드층(26), 도금 레지스트(27), 제2 회로 패턴(28), 비아(29)가 도시되어 있다.

먼저, 도 7 내지 도9와 같이, 제1 절연층(232), 제1 회로 패턴(231), 제2 절연층(22) 및 수지층(212)이 차례로 적층된 기판을 제공한다(S110). 이와 같은 기판을 제공하는 단계는 다음과 같이 나누어 설명할 수 있다.

우선, 도 7과 같이, 제1 절연층(232)과 제1 회로 패턴(231)이 적층된 제1 기재(23)를 제공하고(S112), 수지층(212)과 금속층(211)이 적층된 제2 기재(21)를 제공한다(S114).

제1 기재(23)은 제1 절연층(232)과 제1 회로 패턴(231)이 적층된 형태일 수 있다. 본 실시예의 경우, 동박적층판(CCL, copper clad laminate)의 구리층의 일부를 에칭에 의하여 제거함으로써, 제1 절연층(232)의 일면에 제1 회로 패턴(231)이 형성된 제1 기재(21)를 제공할 수 있다.

제2 기재(21)는 금속층(211)에 디스미어로 조도 형성이 가능한 수지층(212)이 적층된 형태이다. 금속층(211)은 동박일 수 있으며, 캐리어(carrier) 역할을 한다. 디스미어로 조도 형성이 가능한 수지층(211)은 수지 종류로서, 디스미 어(desmear) 공정에 노출되더라도 내성이 있어 완전히 제거되지 않는 물질이다. 경우에 따라서 디스미어 공정을 진행하면 표면에 조도 정도는 형성될 수 있는 물질이다.

이 때, 수지층(211)은 박막 형태로 이용할 수 있으며, 이에 따라, 기판 전체의 두께에 큰 변화를 주지 않으면서 표면에 조도를 형성할 수 있다.

이러한 디스미어로 조도 형성이 가능한 박막 수지층(211)은 한국특허공개 10-2007-0078086(출원인: 미쯔비시 가스 케미칼 컴퍼니)의 특허에 언급된 접착제를 사용할 수도 있다. 상기 공개특허에 표시된 상기 접착제는 디스미어 공정에 노출되더라도 완전히 제거되지 않는 성질이 있다.

이러한 디스미어로 조도 형성이 가능한 수지층(212)은 코팅에 의하여 금속층(211)에 적층될 수 있다.

이어서, 도 8과 같이, 제2 절연층(22)(반경화 상태)을 개재하여, 제1 회로 패턴(231)과 수지층(212)이 대향하도록, 제1 기재(23)와 제2 기재(21)를 압착한다(S116). 제2 기재(21)를 제1 기재(23)에 적층할 때에, 제2 기재(21)의, 디스미어로 조도 형성이 가능한 수지층(212)이 제1 기재(23) 방향으로 향하도록 하여 디스미어로 조도 형성이 가능한 수지층(212)이 외부로 노출되지 않도록 한다. 결과적으로 금속층(211)은 캐리어의 역할을 함과 동시에 디스미어로 조도 형성이 가능한 수지층(212)을 보호하는 역할도 할 수 있다.

이 경우, 제2 절연층(22)은, 반경화 상태(B-stage)의 물질을 이용할 수 있으며, 디스미어 공정에 의해서도 표면에 충분한 조도가 형성되지 않는 물질을 이용하 는 경우에도, 수지층(212)을 디스미어 함으로써, 표면의 접착력을 증가시켜 세미 에디티브 공정(semi-additive process)에 의해 미세한 제2 회로 패턴(28)을 형성할 수 있다.

이후, 도 9와 같이, 금속층(211)을 습식 에칭에 의하여 제거한다(S118). 금속층(211)은 동박일 수 있으며, 에칭액에 노출시킴으로써 제거할 수 있다. 결과적으로, 도 9와 같이 제2 기재(21)는 디스미어로 조도 형성이 가능한 박막의 수지층(212)만이 남게 된다.

다음으로, 도 10과 같이, 기판을 관통하는 관통홀(24)을 천공한다(S120). 관통홀(24)은 이후의 공정에서 동 도금이 이루어짐으로써 비아(29)가 형성될 수 있다. 관통홀(24)의 동 도금에 의하여 형성되는 비아(29)는 제 및 제2 회로 패턴(231, 28)을 전기적으로 연결할 수 있다. 한편, 관통홀(24)은 드릴로 천공하기 때문에, 내부에는 스미어(smear)가 생성된다.

다음으로, 도 11과 같이, 디스미어(desmear) 공정을 통하여 수지층(212')에 조도를 형성한다(S130). 스미어를 제거하기 위하여, 본 공정을 진행하면, 도 11과 같이 디스미어로 조도 형성이 가능한 수지층(212')에는 조도(roughness)가 형성될 수 있다. 이러한 조도는 추후에 시드층(26)을 적층할 경우 표면적을 넓혀주는 장점이 있어 시드층(26)의 접착력이 좋아진다. 디스미어로 조도 형성이 가능한 수지층(212')은, 전술한 바와 같이, 디스미어 공정에 노출되더라도 모두 제거되지는 않는다.

전술한 바와 같이, S118 단계에서 금속층(211)의 에칭이 이루어진 이후에, S120 단계에서 관통홀(24)을 형성하고, S130 단계에서 디스미어 공정을 진행함으로써, 관통홀(24) 내부에 노출되는 제1 회로 패턴(231)은 에칭액에 의해서 손상되지 않는다. 따라서, 제1 회로 패턴(231)의 손상에 따른 인쇄회로기판의 신뢰성의 저하는 일어나지 않게 된다.

다음으로, 도 12 내지 도 16과 같이, 관통홀(24)을 통하여 층간 도통을 수행하는 비아(29)를 형성하고, 조도가 형성된 수지층(212')에 제2 회로 패턴을 형성한다(S140). 비아(29) 및 제2 회로 패턴(28)을 형성하는 단계는 다음과 같이 나누어 설명할 수 있다.

우선, 도 12와 같이, 수지층(212') 및 관통홀(24)의 내벽에 시드층(26)을 형성한다(S142). 즉, 세미 에디티브 방식으로 제2 회로 패턴(28) 및 비아(29)를 형성하기 위하여, 수지층(212') 및 관통홀(24)의 내벽에 전해 도금을 위한 기초적인 층으로서, 시드층(26)을 형성하는 것이다.

이어서, 도 13과 같이, 시드층(26)에 비아(29) 및 제2 회로 패턴(28)과 상응하는 도금 레지스트(28)을 형성한다(S144). 즉, 시드층(26)에 감광성 물질을 도포하고, 제2 회로 패턴(28) 및 비아(29)가 형성될 위치를 고려하여, 노광 및 현상하면, 도금 레지스트(27)가 형성될 수 있다.

이후, 도 14와 같이, 전해 도금을 수행한 후(S146), 도 15와 같이, 도금 레지스트를 제거하고(S148), 도 16과 같이, 플래시 에칭을 수행한다(S149). 즉, 전해 도금 이후 도금 레지스트(27)을 박리하고, 시드층(26)을 플래시 에칭함으로써, 인쇄회로기판이 완성된다.

본 실시예는 시드층(26)을 이용하여 세미 에디티브 방식으로 제2 회로 패턴(28)을 형성하는 실시예를 설명하나, 공지된 다양한 방법으로 제2 회로 패턴(28)을 형성할 수 있음은 물론이다.

다음으로, 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법의 제2 실시예에 대하여 설명하도록 한다.

도 17은 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법의 제2 실시예를 나타낸 순서도이고, 도 18 내지 도 26은 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법 제2 실시예의 각 공정을 나타낸 단면도이다. 도 17 내지 도 26을 참조하면, 수지층(312, 312'), 제2 절연층(32), 제3 기재(35), 제1 절연층(332), 제1 회로 패턴(331), 제1 기재(33), 관통홀(34), 시드층(36), 도금 레지스트(37), 제2 회로 패턴(38), 비아(39)가 도시되어 있다.

먼저, 도 18 및 도 19와 같이, 제1 절연층(332), 제1 회로 패턴(331), 제2 절연층(32) 및 수지층(312)이 차례로 적층된 기판을 제공한다(S210). 이는 다음과 같은 공정으로 나눌 수 있다.

우선, 도 18과 같이, 제1 절연층(332)과 제1 회로 패턴(331)이 적층된 제1 기재(33)를 제공하고(S212), 제2 절연층(32)과 수지층(312)이 적층된 제3 기재(35)를 제공한 후(S214), 도 19와 같이, 제1 회로 패턴(331)과 제2 절연층(32)이 대향하도록, 제1 기재(33)와 제3 기재(35)를 압착한다(S216).

다음으로, 도 20과 같이, 기판을 관통하는 관통홀(34)을 천공하고(S220), 도 21과 같이, 디스미어(desmear) 공정을 통하여 수지층(312')에 조도를 형성한다(S230).

다음으로, 도 22 내지 도 26과 같이, 관통홀(34)을 통하여 층간 도통을 수행하는 비아(39)를 형성하고, 조도가 형성된 수지층(312')에 제2 회로 패턴(38)을 형성한다(S240). 이는 다음과 같은 공정으로 나눌 수 있다.

우선, 도 22와 같이, 수지층(312') 및 관통홀(34)의 내벽에 시드층(36)을 형성하고(S242), 도 23과 같이, 시드층(36)에 비아(39) 및 제2 회로 패턴(38)과 상응하는 도금 레지스트(37)을 형성한 후(S244), 도 24와 같이, 전해도금을 수행하고(S246), 도 25와 같이, 도금 레지스트(37)를 제거한 후(S248), 도 26과 같이, 플래시 에칭(S249)을 수행한다.

본 실시예의 경우, 도 18 내지 도 26에 도시된 바와 같이, S210, S212, S214, S216 공정은 전술한 제1 실시예와 동일 또는 상응하므로, 이에 대한 설명은 생략하기로 하고, 이하, 제1 실시예와의 차이점인, 제1 절연층(332), 제1 회로 패턴(331), 제2 절연층(32) 및 수지층(312)이 차례로 적층된 기판을 제공하는 공정(S210)에 대해서 설명하도록 한다.

도 18 및 도 19와 같이, 제1 절연층(332), 제1 회로 패턴(331), 제2 절연층(32) 및 수지층(312)이 차례로 적층된 기판을 제공한다(S210). 이는 다음과 같은 공정으로 나눌 수 있다.

우선, 도 18과 같이, 제1 절연층(332)과 제1 회로 패턴(331)이 적층된 제1 기재(33)를 제공하고(S212), 제2 절연층(32)과 수지층(312)이 적층된 제3 기재(35) 를 제공한다(S214).

여기서, 제1 기재(33)는 제1 절연층(332)과 이에 형성된 제1 회로 패턴(331)으로 이루어질 수 있으며, 제3 기재(35)는 제2 절연층(32)과 이에 적층되는 수지층(312)으로 이루어질 수 있다.

제1 절연층(332), 제1 회로 패턴(331), 제2 절연층(32) 및 수지층(312) 각각은, 전술한 제1 실시예와 동일하므로 이에 대한 설명은 생략하도록 한다.

이어서, 도 19와 같이, 제1 회로 패턴(331)과 제2 절연층(32)이 대향하도록, 제1 기재(33)와 제3 기재(35)를 압착한다(S216).

제3 기재(35)가 제2 절연층(32)과 수지층(312)으로 이루어짐에 따라, 제1 기재(33)와 제3 기재(35)의 압착 공정 이후, 별도의 처리 공정이 필요 없이, 간단히 이후 공정을 진행할 수 있으므로, 보다 효과적으로 인쇄회로기판을 제조할 수 있다.

다음으로 본 발명의 다른 측면에 따른 인쇄회로기판의 일 실시예에 대하여 설명하도록 한다.

도 27은 본 발명의 다른 측면에 따른 인쇄회로기판의 일 실시예를 나타낸 단면도이다. 도 27을 참조하면, 수지층(45), 제1 기재(43), 제1 절연층(432), 제1 회로 패턴(431), 제2 절연층(42), 관통홀(44), 시드층(46), 제2 회로 패턴(48), 비아(49)가 도시되어 있다.

본 실시예는 제1 절연층(432)과 제1 회로 패턴(431)으로 이루어지는 제1 기 재(43)에 조도가 형성된 박막 수지층(45)이 형성되어 있으며, 이러한 수지층(45)의 상면에 시드층(46)과 제2 회로 패턴(28)이 순차적으로 적층된 것이 특징이다.

제1 기재(43)는 제1 절연층(432) 및 제1 회로 패턴(431)으로 이루어질 수 있으며, 예를 들어, 동박적층판의 구리층의 일부를 선택적으로 제거함으로써, 제조될 수 있다.

제2 절연층(42)은, 제1 회로 패턴(431)을 커버하도록 제1 절연층(432)에 적층될 수 있으며, 예를 들어, 반경화 상태의 물질을 이용하여 적층한 후, 열 압착 등에 의하여 경화시킬 수 있다. 또한, 제2 절연층(42)은 디스미어 공정에 의하여 조도가 형성되기 어려운 재료가 사용되는 경우에도, 제2 절연층(42) 상에 형성되는 수지층(45)에 형성된 조도면에 의하여 접착력이 증가되므로, 미세한 회로 패턴을 형성할 수 있다.

수지층(45)은, 제2 절연층(42)의 상면에 접착하는 성질이 있어 제2 절연층(42)에 적층되며, 표면에 조도가 형성되어 미세한 회로 패턴과의 접착력을 증가시킬 수 있다. 즉, 전술한 인쇄회로기판 제조 방법의 제1 실시예에서 제시된 바와 같이, 디스미어 공정에 의하여 수지층(45)에 조도가 형성될 수 있고, 이에 따라, 시드층(46)과의 접촉 면적이 증가되어 접착력도 증가되는 것이다.

이 경우, 수지층(45)은 박막의 수지로 이루어질 수 있으므로, 전체 기판의 두께를 크게 변화시키지 않고도 미세한 회로 패턴을 형성할 수 있다.

제2 회로 패턴(28)은, 수지층(45)에 형성될 수 있으며, 비아(49)는, 제2 회로 패턴(28)과 전기적으로 연결되며, 제1 절연층(432)과 제1 회로 패턴(431) 및 제 2 절연층(42)을 관통할 수 있다.

제2 회로 패턴(28) 및 비아(49)는, 전술한 인쇄회로기판 제조 방법의 제1 실시예에서 제시된 바와 같이, 세미 에디티브 공정에 의하여 수지층(45) 및 관통홀(44)에 형성될 수 있으며, 이 때, 수지층(45)에 형성된 조도에 의하여 수지층(45)과 시드층(46)의 접착력이 증가하게 되므로, 보다 용이하고 효과적으로 미세한 제2 회로 패턴(28)이 형성될 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대해 설명하였지만, 해당기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1 내지 도 5는 종래기술에 따른 인쇄회로기판의 제조 공정도.

도 6은 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법의 제1 실시예를 나타낸 순서도.

도 7 내지 도 16은 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법 제1 실시예의 각 공정을 나타낸 단면도.

도 17은 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법의 제2 실시예를 나타낸 순서도.

도 18 내지 도 26은 본 발명의 일 측면에 따른 인쇄회로기판 제조 방법 제2 실시예의 각 공정을 나타낸 단면도.

도 27은 본 발명의 다른 측면에 따른 인쇄회로기판의 일 실시예를 나타낸 단면도.

<도면의 주요부분에 대한 부호의 설명>

211: 금속층 212, 212': 수지층

21: 제2 기재 23: 제1 기재

232: 제1 절연층 231: 제1 회로 패턴

22: 제2 절연층 24: 관통홀

26: 시드층 27: 도금 레지스트

28: 제2 회로 패턴 29: 비아

Claims

제1 절연층, 제1 회로 패턴, 제2 절연층 및 수지층이 차례로 적층된 기판을 제공하는 단계;

상기 기판을 관통하는 관통홀을 천공하는 단계; - 이 때, 상기 관통홀의 내부에는 스미어(smear)가 생성됨 -

디스미어(desmear) 공정을 통하여 상기 스미어를 제거하는 단계; - 이 때, 상기 수지층에 조도가 형성됨 -

상기 관통홀을 통하여 층간 도통을 수행하는 비아를 형성하는 단계; 및

상기 조도가 형성된 수지층에 제2 회로 패턴을 형성하는 단계를 포함하고,

상기 비아를 형성하는 단계와 상기 제2 회로 패턴을 형성하는 단계는,

상기 수지층에 조도가 형성된 이후에,

상기 수지층 및 상기 관통홀의 내벽에 시드층을 형성하는 단계;

상기 시드층에 상기 비아 및 상기 제2 회로 패턴과 상응하는 도금 레지스트를 형성하는 단계;

전해 도금을 수행하는 단계;

상기 도금 레지스트를 제거하는 단계; 및

플래시 에칭을 수행하는 단계를 포함하는 방법을 통하여 동시에 수행되는 것을 특징으로 하는 인쇄회로기판 제조방법.
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제1항에 있어서,

상기 기판은,

상기 제1 절연층과 상기 제1 회로 패턴이 적층된 제1 기재를 제공하는 단계;

상기 수지층과 금속층이 적층된 제2 기재를 제공하는 단계;

상기 제2 절연층을 개재하여, 상기 제1 회로 패턴과 상기 수지층이 대향하도록, 상기 제1 기재와 상기 제2 기재를 압착하는 단계; 및

상기 금속층을 제거하는 단계를 통하여 제조되는 것을 특징으로 하는 인쇄회로기판 제조방법.
제3항에 있어서,

상기 제2 절연층은 반경화(B-stage)상태인 것을 특징으로 하는 인쇄회로기판 제조방법.
제3항에 있어서,

상기 금속층을 제거하는 단계는 습식 에칭을 통하여 수행되는 것을 특징으로 하는 인쇄회로기판 제조방법.
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