KR101066303B1 - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 공정을 단순화함과 아울러 비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인 상에 형성된 게이트 절연막과; 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되게 형성되며 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix) 중 적어도 어느 하나를 포함하는 데이터 라인과; 상기 게이트라인 및 데이터라인의 교차부에 위치하는 박막트랜지스터와; 상기 게이트라인 및 데이터라인의 교차로 마련된 화소영역에 형성되며 상기 박막트랜지스터와 접속되는 화소전극을 구비하는 것을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}
도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 3은 종래의 5마스크 공정에 의해 박막 트랜지스터 어레이 기판을 형성함을 나타내는 순서도이다.
도 4는 종래의 4마스크 공정에 의해 박막 트랜지스터 어레이 기판을 형성함을 나타내는 순서도이다.
도 5는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다.
도 6은 도 5에 도시된 박막트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 7a 및 도 7d는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도이고, 도 8은 박막 트랜지스터 어레이 기판의 제 조방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 순서도이다.
도 10는 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16,116 : 제1 컨택홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
22, 122 : 스토리지 전극 24, 124: 제2 컨택홀
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로, 특히 공정을 단순화함과 아울러 비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하 여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(18)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 포함하는 반도체 패턴(47)을 구비한다. 반도체 패턴(47)은 활성층(14)과 활성층(14) 상에 위치하여 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이 방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 게이트 절연막(44)을 사이에 두고 전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트패드 하부전극(28)과, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)에 접속된 게이트패드 상부전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터패드 하부전극(36)과, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드 하부전극(36)과 접속된 데이터패드 상부전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 5 마스크 공정으로 형성된다.
도 3은 도 1 및 2에 도시된 박막 트랜지스터 어레이 기판이 5 마스크 공정으로 형성됨을 나타내는 순서도이다.
하부기판(42) 상에 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8), 게이트패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다.(S2)
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층이 형성된 후 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 비정질 실리콘층, n+ 비정질 실리콘층이 패터닝됨으로써 오믹접촉층(48)과 활성층(14)을 포함하는 반도체패턴(47)이 형성된다.(S4)
반도체 패턴(47)이 형성된 기판(2) 상에 스퍼터링 등의 증착방법을 통해 소스/드레인 금속층이 형성된 후 제3 마스크를 이용한 포토리쏘그래피 공정과 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.(S6)
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제4 마스크를 이용한 포토리쏘그래피공정 및 식각공정에 의해 제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다.(S8)
보호막(50)이 형성된 기판(2) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된 후 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트패드 상부전극(32), 데이터패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다.(S10)
이와 같이 종래의 박막 트랜지스터 어레이 기판은 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정패널 제조단가 상승의 주요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 4는 4마스크 공정으로 박막 트랜지스터 어레이 기판을 형성하는 공정을 나타내는 순서도이다.
도 4를 참조하면, 4마스크 공정은 5마스크 공정과 비교하여 활성층 및 오믹접촉층을 포함하는 반도체 패턴과 소스/드레인 패턴을 하나의 마스크로 형성하는 것을 제외하고 동일한 방식에 의해 형성된다.
먼저, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8), 게이트패드 하부전극(28)을 포함하는 게이트 패턴들이 형성된다.(S22)
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다.(S24)
n+ 비정질 실리콘층 등이 형성된 기판은 PECVD 등의 증착챔버에서 언로딩된 후 스퍼터링 등의 증착공정을 위한 챔버내로 이동된 후 n+ 비정질 실리콘층 등이 형성된 기판 상에 스퍼터링 등의 증착방법을 통해 소스/드레인 금속층이 순차적으로 형성된다.(S26)
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 여기서, 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.(S28)
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.
소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다.(S30) 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트패드 하부전극(28)가 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터패드 하부전극(36)이 노출되게 형성된다.
보호막(50)이 형성된 기판(2) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트패드 상부전극(32), 데이터패드 상부전극(40)을 포함하는 투명전극 패턴들이 형성된다.(S32) 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 게이트패드 상부전극(32)은 제3 컨택홀(30)을 통해 게이트패드 하부전극(28)과 전기적으로 접속된다. 데이터패드 상부전극(40)은 제4 컨택홀(38)을 통해 데이터패드 하부전극(36)과 전기적으로 접속된다.
이와 같이, 박막 트랜지스터 어레이 기판의 제조방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정에서 게이트 절연막 (44), 비정질 실리콘층, n+ 비정질 실리콘층은 PECVD 등의 증착방법에 의해 형성되고 소스/드레인 금속층은 스퍼터링 등의 증착방법에 의해 형성됨으로써 기판(102)이 각각의 증착챔버 등의 장치내로 로딩 및 언로딩되는 등의 이동 공정이 추가로 들어가게 된다. 이에 따라, 하나의 장비내에서 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층 및 소스/드레인 금속층을 형성할 수 있는 방안이 요구되고 있다.
따라서, 본 발명의 목적은 공정을 단순화함과 아울러 비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성된 게이트 라인과; 상기 게이트 라인 상에 형성된 게이트 절연막과; 상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되게 형성되며 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix) 중 적어도 어느 하나를 포함하는 데이터 라인과; 상기 게이트라인 및 데이터라인의 교차부에 위치하는 박막트랜지스터와; 상기 게이트라인 및 데이터라인의 교차로 마련된 화소영역에 형성되며 상기 박막트랜지스터와 접속되는 화소전극을 구비하는 것을 특징으로 한다.
상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극과; 상기 데이터 라인과 접속되며 상기 데이터 라인과 동일 물질인 소스전극과; 상기 소스전극과 마주보며 상기 데이터 라인과 동일물질인 드레인 전극과; 상기 소스전극와 드레인 전극 사이에 형성된 채널을 포함하는 반도체 패턴을 포함하는 것을 특징으로 한다.
상기 게이트 라인, 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되며 상기 데이터 라인과 동일물질인 스토리지 전극을 포함하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 형성된 게이트 라인, 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 기판 상에 게이트 절연막, 비정질 실리콘층, n+비정질 실리콘층을 형성하고 PECVD 및 MOCVD 중 어느 하나의 방식을 이용하여 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix) 중 적어도 어느 하나의 물질을 포함하는 소스/드레인 금속층을 형성하는 단계와; 상기 비정질 실리콘층, n+비정질 실리콘층 및 소스/드레인 금속층을 패터닝하여 반도체 패턴과, 상기 반도체 패턴 상에 형성된 데이터 라인, 소스전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 상기 소스/드레인 패턴이 형성된 기판 상에 상기 드레인 전극을 일부 노출시키는 컨택홀을 갖는 보호막을 형성하는 단계와; 상기 컨택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 PECVD 방식에 의해 상기 텅스텐 실리사이드를 포함하는 소스/드레인 금속층을 형성하는 단계는 325℃ ~425℃ 정도의 환경에서 WF6,SiH4,N2 중 적어도 어느 하나의 반응물질을 챔버내에 주입하는 단계와; 상기 반응물질의 반응에 의해 생성된 텅스텐 실리사이드를 포함하는 소스/드레인 금속물질이 상기 n+ 비정질 실리콘층 상에 형성되는 단계를 포함하는 것을 특징으로 한다.
상기 PECVD 방식에 의해 상기 코발트 실리사이드를 포함하는 소스/드레인 금속층을 형성하는 단계는 300도~400도 정도의 환경에서 반응물질인 Co(CO3)NO,H2,SiH4를 챔버내에 주입하는 단계와; 상기 반응물질의 반응에 의해 생성된 코발트 실리사이드를 포함하는 소스/드레인 금속물질이 상기 n+ 비정질 실리콘층이 형성된 기판 상에 형성되는 단계를 포함하는 것을 특징으로 한다.
상기 니켈 실리사이드를 이용하여 소스/드레인 금속층을 형성하는 단계는 상기 MOCVD 방식을 이용하여 200도~300도 정도의 환경에서 Ni(니켈) 및 Si(실리콘)이 상변태함으로써 생성된 니켈 실리사이드를 포함하는 소스/드레인 금속물질이 상기 n+ 비정질 실리콘층 상에 형성되는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 라인, 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되며 상기 데이터 라인과 동일물질인 스토리지 전극을 포함하는 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 8을 참조하여 본 발명의 바람직한 실시 예에 대하여 설 명하기로 한다.
도 6는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 7은 도 6에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)에 접속되는 게이트 패드부(126)와, 데이터 라인(104)에 접속되는 데이터 패드부(134)를 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(118)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이터 패드하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 데이터 패드하부전극(136), 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다. 이러한 박막 트랜지스터(106)는 게이트 라인 (102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다.
화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(118)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 전단 게이트라인(102)과, 그 게이트라인(102)과 게이트 절연막(144), 활성층(114) 및 오믹접촉층(148)을 사이에 두고 중첩되는 스토리지 전극(122)과, 그 스토리지 전극(122)과 보호막(150)을 사이에 두고 중첩됨과 아울러 그 보호막(150)에 형성된 제2 컨택홀(124)을 경유하여 접속된 화소전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 라인(102)은 게이트 패드부(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(126)는 게이트 라인(102)으로부터 연장되는 게이트패드 하부전극(128)과, 게이트 절연막(144) 및 보호막(150)을 관통하는 제3 컨택홀(130)을 통해 게이트패드 하부전극(128)에 접속된 게이트패드 상부전극(132)으로 구성된다.
데이터 라인(104)은 데이터 패드부(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(134)는 데이터 라인(104)으로부터 연장되는 데이터패드 하부전극(136)과, 보호막(150)을 관통하는 제4 컨택홀(138)을 통해 데이터 패드 하부전극(136)과 접속된 데이터패드 상부전극(140)으로 구성된다.
여기서, 데이터 라인(104), 소스/드레인 전극(110,112), 스토리지 전극(122), 데이터 패드 하부전극(136)을 포함하는 소스/드레인 패턴은 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix) 중 적어도 어느 하나를 포함한다. 이 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix)은 CVD 방식을 이용하여 증착할 수 있는 물질로써 게이트 절연막, 비정질 실리콘층, n+ 비정질 실리콘층 형성시 이용되는 증착장비를 이용하여 소스/드레인 금속층을 형성할 수 있게 된다.
도 7a 내지 도 7d는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도이고, 도 8은 박막 트랜지스터 어레이 기판의 제조방법을 순서도로 나타내는 도면이다.
도 7a를 참조하면, 하부기판(142) 상에 게이트 패턴들이 형성된다.
하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(102), 게이트전극(108), 게이트패드 하부전극(128)을 포함하는 게이트 패턴들이 형성된다.(S42) 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 7b를 참조하면, 게이트 패턴들이 형성된 하부기판(142) 상에 게이트 절연 막(144), 활성층(114), 오믹접촉층(148), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층 및 n+ 비정질 실리콘층이 형성된다.(S44) 이어서, 게이트 절연막(44), 비정질 실리콘층 및 n+ 비정질 실리콘층 형성시 이용되는 증착장치 및 증착방법 즉, PECVD 등의 증착방법을 이용하여 소스/드레인 금속층이 형성된다.(S46)
여기서, 소스/드레인 금속층의 증착시 325℃~425℃ 정도의 환경에서 WF6,SiH4,N2 중 적어도 어느 하나의 반응물질이 이용됨으로써 소스/드레인 금속층은 텅스텐 실리사이드(WSix)를 포함하게 된다. 즉, 325℃~425℃ 정도의 챔버내에서 WF6,SiH4,N2 등의 반응물질의 반응에 의해 n+ 비정질 실리콘층 형성된 기판(142) 상에 텅스텐 실리사이드(WSix)를 포함하는 소스/드레인 금속층이 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)이 형성된다.(S48)
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
도 7c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 제1 내지 제4 콘택홀들(116, 124, 130, 138)을 포함하는 보호막(150)이 형성된다.(S50)
보호막(150)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(116, 124, 130, 138)포함한다. 제1 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(124)은 보호막(150)을 관통하여 스토리지 전극(122)이 노출되게 형성된다. 제3 컨택홀(130)은 보호막(150) 및 게이트 절연막(144)을 관통하여 게이트패드 하부전극(128)가 노출되게 형성된다. 제4 컨택홀(138)은 보호막(150)을 관통하여 데이터 패드 하부전극(136)이 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(194)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 7d를 참조하면, 보호막(150) 상에 투명전극 패턴들이 형성된다.(S52)
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(118), 게이트패드 상부전극(132), 데이터패드 상부전극(140)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(118)은 제1 컨택홀(116)을 통해 드레인 전극(112)과 전기적으로 접속되고, 제2 컨택홀(124)을 통해 전단 게이트라인(12)과 중첩되는 스토리지 전극(122)과 전기적으로 접속된다. 게이트패드 상부전극(132)은 제3 컨택홀(130)을 통해 게이트패드 하부전극(128)과 전기적으로 접속된다. 데이터패드 상부전극(140)은 제4 컨택홀(138)을 통해 데이터패드 하부전극(136)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 소스/드레인 금속층을 PECVD를 이용하여 증착할 수 있게 됨으로써 게이트 절연막, 비정질 실리콘층 및 n+비정질 실리콘층 형성시 이용되는 증착장비를 그대로 이용하여 소스/드레인 금속층을 형성할 수 있게 된다. 이에 따라, 공정이 단순 화됨과 아울러 비용이 절감된다.
도 9는 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순서도로 나타내는 도면이다.
먼저, 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법과 비교하여 소스/드레인 금속층 형성공정시 소스/드레인 금속층의 반응물질 및 환경을 제외하고는 동일한 방식에 의해 형성됨으로 도 7a 내지 도 7d와 동일한 동일한 내용에 대한 상세한 설명은 생략하기로 한다.
하부기판(142) 상에 게이트라인(102), 게이트전극(108), 게이트패드 하부전극(128)을 포함하는 게이트 패턴들이 형성(S62)된 후, PECVD 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층 및 n+ 비정질 실리콘층이 형성된다.(S64) 이어서, 게이트 절연막(44), 비정질 실리콘층 및 n+ 비정질 실리콘층 형성시 이용되는 증착장치 및 증착방법 즉, PECVD 등의 증착방법을 이용하여 소스/드레인 금속층이 형성된다.(S66)
여기서, 소스/드레인 금속층의 증착시 300℃~400℃ 정도의 환경에서 Co(CO)3NO, H2, SiH4 중 적어도 어느 하나의 반응물질이 이용됨으로써 소스/드레인 금속층은 코발트 실리사이드(CoSix)를 포함하게 된다. 즉, 300℃~400℃ 정도의 챔버내에서 Co(CO)3NO, H2, SiH4 등의 반응물질의 반응에 의해 n+ 비정질 실리콘층 형성된 기판 상에 코발트 실리사이드(CoSix)를 포함하는 소스/드레인 금속층이 형성된다.
이후, 비정질 실리콘층, n+ 비정질 실리콘층 및 소스/드레인 금속층이 회절노광 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 패티닝됨으로써 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴이 형성되고, 오믹접촉층(148) 및 활성층(114)을 포함하는 반도체 패턴(147)이 형성된다.(S68)
이후, 보호막 제1 내지 제4 콘택홀들(116, 124, 130, 138)을 포함하는 보호막(150)이 형성(S70)된 후, 화소전극(118), 게이트패드 상부전극(132), 데이터패드 상부전극(140)을 포함하는 투명전극 패턴들이 형성된다.(S72)
이와 같이 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 소스/드레인 금속층을 PECVD를 이용하여 증착할 수 있게 됨으로써 게이트 절연막, 비정질 실리콘층 및 n+비정질 실리콘층 형성시 이용되는 증착장비를 그대로 이용하여 소스/드레인 금속층을 형성할 수 있게 된다. 이에 따라, 공정이 단순화됨과 아울러 비용이 절감된다.
도 10은 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순서도로 나타내는 도면이다.
먼저, 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법과 비교하여 소스/드레인 금속층의 형성공정시 MOCVD(metal-Organic Chemical Vapor Deposition) 방식을 이용하고 소스/드레인 금속의 반응물질 및 환경이 다른 것을 제외하고는 동일한 방식에 의해 형성됨으로 도 7a 내지 도 7d와 동일한 동일한 내 용에 대한 상세한 설명은 생략하기로 한다.
하부기판(142) 상에 게이트라인(102), 게이트전극(108), 게이트패드 하부전극(128)을 포함하는 게이트 패턴들이 형성(S82)된 후, PECVD 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층 및 n+ 비정질 실리콘층이 형성된다.(S84)
이어서, 게이트 절연막(144), 비정질 실리콘층 및 n+ 비정질 실리콘층 형성시 이용되는 증착장치를 이용함과 아울러 MOCVD 등의 증착방법을 이용하여 소스/드레인 금속층이 형성된다.(S86)
여기서, 소스/드레인 금속층의 증착은 200℃~300℃ 정도의 환경에서 실시되며 소스/드레인 금속의 반응물질로 Ni, 및 Si이 이용됨으로써 소스/드레인 금속층은 니켈 실리사이드(NiSix)를 포함하게 된다. 즉, 니켈 실리사이드(NiSix)는 200℃~300℃의 낮은 온도에서도 반응하는 Ni과 Si이 서로 상변태하게 됨으로써 형성된다.
이후, 비정질 실리콘층, n+ 비정질 실리콘층 및 소스/드레인 금속층이 회절노광 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 패티닝됨으로써 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스/드레인 패턴이 형성되고, 오믹접촉층(148) 및 활성층(114)을 포함하는 반도체 패턴(147)이 형성된다.(S88)
이후, 보호막 제1 내지 제4 콘택홀들(116, 124, 130, 138)을 포함하는 보호막(150)이 형성(S70)된 후, 화소전극(118), 게이트패드 상부전극(132), 데이터패드 상부전극(140)을 포함하는 투명전극 패턴들이 형성된다.(S92)
이와 같이 본 발명의 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제 조방법은 소스/드레인 금속층을 MOCVD를 이용하여 증착할 수 있게 됨으로써 게리트 절연막, 비정질 실리콘층 및 n+비정질 실리콘층 형성시 이용되는 증착장비를 그대로 이용하여 소스/드레인 금속층을 형성할 수 있게 된다. 이에 따라, 공정이 단순화됨과 아울러 비용이 절감된다.
한편, 본 발명의 제1 및 제2 실시예에서 소스/드레인 금속층을 형성하는 경우 PECVD 뿐만 아니라 MOCVD 방식이 이용될 수 있고, 제3 실시예에서 MOCVD 뿐만아니라 PECVD 방식이 이용될 수 도 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조 방법은 게이트 절연막, 비정질 실리콘층 및 n+ 비정질 실리콘층 형성시 이용되는 증착장비를 그대로 이용함과 아울러 PECVD 또는 MOCVD 방식을 이용하여 소스/드레인 금속층을 형성한다. 이에 따라, 게이트 절연막, 비정질 실리콘층 및 n+ 비정질 실리콘층 형성시 이용되는 증착장비를 그대로 이용하여 소스/드레인 금속층을 형성할 수 있게 됨으로써 공정이 단순화됨과 아울러 비용이 절감된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 기판 상에 형성된 게이트 라인과;
    상기 게이트 라인 상에 형성된 게이트 절연막과;
    상기 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되게 형성되며 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix) 중 적어도 어느 하나를 포함하는 데이터 라인과;
    상기 게이트라인 및 데이터라인의 교차부에 위치하는 박막트랜지스터와;
    상기 게이트라인 및 데이터라인의 교차로 마련된 화소영역에 형성되며 상기 박막트랜지스터와 접속되는 화소전극을 구비하고,
    상기 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix) 중 어느 하나를 포함하는 데이터라인은 상기 게이트 절연막, 비정질 실리콘층 및 n+비정질 실리콘층의 형성시에 이용되는 증착장비를 이용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 박막 트랜지스터는
    상기 게이트 라인과 접속된 게이트 전극과;
    상기 데이터 라인과 접속되며 상기 데이터 라인과 동일 물질인 소스전극과;
    상기 소스전극과 마주보며 상기 데이터 라인과 동일물질인 드레인 전극과;
    상기 소스전극와 드레인 전극 사이에 형성된 채널을 포함하는 반도체 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 게이트 라인, 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되며 상기 데이터 라인과 동일물질인 스토리지 전극을 포함하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 기판 상에 형성된 게이트 라인, 게이트 전극을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴이 형성된 기판 상에 게이트 절연막, 비정질 실리콘층, n+비정질 실리콘층을 형성하고 PECVD 및 MOCVD 중 어느 하나의 방식을 이용하여 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 니켈 실리사이드(NiSix) 중 적어도 어느 하나의 물질을 포함하는 소스/드레인 금속층을 형성하는 단계와;
    상기 비정질 실리콘층, n+비정질 실리콘층 및 소스/드레인 금속층을 패터닝하여 반도체 패턴과, 상기 반도체 패턴 상에 형성된 데이터 라인, 소스전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;
    상기 소스/드레인 패턴이 형성된 기판 상에 상기 드레인 전극을 일부 노출시키는 컨택홀을 갖는 보호막을 형성하는 단계와;
    상기 컨택홀을 통해 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하고,
    상기 소스/드레인 금속층은 상기 게이트 절연막, 비정질 실리콘층 및 n+비정질 실리콘층의 형성시에 이용되는 증착장비를 이용하여 형성되고,
    상기 비정질 실리콘층, n+비정질 실리콘층 및 소스/드레인 금속층을 패터닝하여 반도체 패턴과, 상기 반도체 패턴 상에 형성된 데이터라인, 소스 전극 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계는, 습식식각 공정으로 상기 소스/드레인 금속층을 패터닝하는 단계와 건식 식각 공정으로 상기 비정질 실리콘층 및 n+비정질 실리콘층을 동시에 패터닝하는 단계 및 애싱 공정으로 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 PECVD 방식에 의해 상기 텅스텐 실리사이드를 포함하는 소스/드레인 금속층을 형성하는 단계는
    325℃~425℃ 정도의 환경에서 WF6,SiH4,N2 중 적어도 어느 하나의 반응물질을 챔버내에 주입하는 단계와;
    상기 반응물질의 반응에 의해 생성된 텅스텐 실리사이드를 포함하는 소스/드레인 금속물질이 상기 n+ 비정질 실리콘층 상에 형성되는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  6. 제 5 항에 있어서,
    상기 PECVD 방식에 의해 상기 코발트 실리사이드를 포함하는 소스/드레인 금속층을 형성하는 단계는
    300도~400도 정도의 환경에서 반응물질인 Co(CO3)NO,H2,SiH4를 챔버내에 주입하는 단계와;
    상기 반응물질의 반응에 의해 생성된 코발트 실리사이드를 포함하는 소스/드레인 금속물질이 상기 n+ 비정질 실리콘층 상에 형성되는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  7. 제 5 항에 있어서,
    상기 니켈 실리사이드를 이용하여 소스/드레인 금속층을 형성하는 단계는
    상기 MOCVD 방식을 이용하여 200도~300도 정도의 환경에서 Ni(니켈) 및 Si(실리콘)이 상변태함으로써 생성된 니켈 실리사이드를 포함하는 소스/드레인 금속물질이 상기 n+ 비정질 실리콘층 상에 형성되는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 제 5 항에 있어서,
    상기 게이트 라인, 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되며 상기 데이터 라인과 동일물질인 스토리지 전극을 포함하는 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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