JPH07106585A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07106585A JPH07106585A JP24297393A JP24297393A JPH07106585A JP H07106585 A JPH07106585 A JP H07106585A JP 24297393 A JP24297393 A JP 24297393A JP 24297393 A JP24297393 A JP 24297393A JP H07106585 A JPH07106585 A JP H07106585A
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Abstract
(57)【要約】
【目的】 自己整合薄膜トランジスタの製造工程を短縮
してコスト低減およびコンタクト特性の向上を図る。 【構成】 薄膜トランジスタの上部保護絶縁膜15をゲー
ト電極12により自己整合的にパターン化する工程の後、
半導体層14の薄膜上にのみ金属またはシリサイドを選択
的に成長させて、寄生容量の小さい薄膜トランジスタを
実現する。
してコスト低減およびコンタクト特性の向上を図る。 【構成】 薄膜トランジスタの上部保護絶縁膜15をゲー
ト電極12により自己整合的にパターン化する工程の後、
半導体層14の薄膜上にのみ金属またはシリサイドを選択
的に成長させて、寄生容量の小さい薄膜トランジスタを
実現する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ，Ｅ
Ｌディスプレイなどに利用される薄膜トランジスタの製
造方法に関する。
Ｌディスプレイなどに利用される薄膜トランジスタの製
造方法に関する。
【０００２】
【従来の技術】以下、図面を参照しながら、従来の自己
整合型薄膜トランジスタ(以下、ＳＡ−ＴＦＴと略す(Ｓ
elf−Ａlighned Ｔhin Ｆilm Ｔransistorの略))の製造
方法の一例について説明する。
整合型薄膜トランジスタ(以下、ＳＡ−ＴＦＴと略す(Ｓ
elf−Ａlighned Ｔhin Ｆilm Ｔransistorの略))の製造
方法の一例について説明する。
【０００３】図２は一般的な自己整合型薄膜トランジス
タの製造方法を工程順に示す薄膜トランジスタの断面模
式図である。基板１，ゲート電極２，ゲート絶縁膜３，
半導体膜４，シリサイド膜７，ソース・ドレイン配線電
極(拡散バリア膜を含む)８および上部保護膜５が主要構
成要素である。ここで、ゲート電極２としてＣr膜、ゲ
ート絶縁膜３および上部保護膜５として窒化シリコン
膜、半導体膜４としてアモルファスシリコン(以下、ａ
−Ｓiと略称)膜、シリサイド膜７としてクロムシリサイ
ド膜、ソース・ドレイン配線電極８としてチタン膜(Ｔ
i)とアルミ膜(Ａl)の２層膜(Ｔi膜が拡散バリア層であ
り、シリサイド膜にコンタクトする)を使用する。
タの製造方法を工程順に示す薄膜トランジスタの断面模
式図である。基板１，ゲート電極２，ゲート絶縁膜３，
半導体膜４，シリサイド膜７，ソース・ドレイン配線電
極(拡散バリア膜を含む)８および上部保護膜５が主要構
成要素である。ここで、ゲート電極２としてＣr膜、ゲ
ート絶縁膜３および上部保護膜５として窒化シリコン
膜、半導体膜４としてアモルファスシリコン(以下、ａ
−Ｓiと略称)膜、シリサイド膜７としてクロムシリサイ
ド膜、ソース・ドレイン配線電極８としてチタン膜(Ｔ
i)とアルミ膜(Ａl)の２層膜(Ｔi膜が拡散バリア層であ
り、シリサイド膜にコンタクトする)を使用する。
【０００４】次に、製造工程を図２(a)，(b)，(c)およ
び(d)により説明する。まず図２(a)に示すように、上部
保護膜５の窒化シリコン膜を通常のフォトリソグラフ工
程で、、フッ酸とフッ化アンモニウムの各々１：６混液
にてウェットエッチングして形成する。このとき、ゲー
ト電極２とソース・ドレイン配線電極８の重なりによっ
て生じる寄生容量(Ｃｇｓ)を低減する目的で、裏面露光
により、ゲート電極２の幅一杯に上部保護膜５をパター
ニングする。
び(d)により説明する。まず図２(a)に示すように、上部
保護膜５の窒化シリコン膜を通常のフォトリソグラフ工
程で、、フッ酸とフッ化アンモニウムの各々１：６混液
にてウェットエッチングして形成する。このとき、ゲー
ト電極２とソース・ドレイン配線電極８の重なりによっ
て生じる寄生容量(Ｃｇｓ)を低減する目的で、裏面露光
により、ゲート電極２の幅一杯に上部保護膜５をパター
ニングする。
【０００５】次に、オーミックコンタクト用の高濃度半
導体膜４をイオンドーピング法，プラズマＣＶＤ法など
により形成する。その上に、Ｃr膜６をスパッタ法など
により成膜する。その後、図２(b)に示すように、熱処
理により半導体膜４とＣr膜６との間にシリサイド膜７
を形成する。この後、Ｃrのエッチング液によりＣrをエ
ッチングすると、シリサイド膜７はエッチングされずに
残存し、図２(c)に示す状態となる。次に、チタン膜と
アルミ膜の２層膜などによりソース・ドレイン配線電極
８を形成すれば、図２(d)に示す状態となり、ＳＡ−Ｔ
ＦＴが完成する。この構造のＴＦＴでは、ソース・ドレ
イン配線電極８と上部保護膜５との間を離して形成でき
るため、寄生容量(Ｃｇｓ)を低減できる(例えば、特開
昭63−168052号公報，特開平１−011368号公報)。
導体膜４をイオンドーピング法，プラズマＣＶＤ法など
により形成する。その上に、Ｃr膜６をスパッタ法など
により成膜する。その後、図２(b)に示すように、熱処
理により半導体膜４とＣr膜６との間にシリサイド膜７
を形成する。この後、Ｃrのエッチング液によりＣrをエ
ッチングすると、シリサイド膜７はエッチングされずに
残存し、図２(c)に示す状態となる。次に、チタン膜と
アルミ膜の２層膜などによりソース・ドレイン配線電極
８を形成すれば、図２(d)に示す状態となり、ＳＡ−Ｔ
ＦＴが完成する。この構造のＴＦＴでは、ソース・ドレ
イン配線電極８と上部保護膜５との間を離して形成でき
るため、寄生容量(Ｃｇｓ)を低減できる(例えば、特開
昭63−168052号公報，特開平１−011368号公報)。
【０００６】
【発明が解決しようとする課題】上記の例で示すような
従来の製造方法では、金属膜成膜，熱処理によるシリサ
イドの固相成長，金属膜のエッチングと３工程を要して
いた。また、構造的に、ソース・ドレイン配線電極８の
端部と上部保護膜５の間は、シリサイド膜７しか導電層
がないため、このシリサイド膜７の電気抵抗は、できる
だけ小さく、かつ基板１の全面にわたって均質であるこ
とが要求される。しながら、固相反応により形成される
シリサイド膜は、膜厚も薄く、低抵抗を実現し難く、均
一性，再現性の点からも実用上の課題として残ってい
た。
従来の製造方法では、金属膜成膜，熱処理によるシリサ
イドの固相成長，金属膜のエッチングと３工程を要して
いた。また、構造的に、ソース・ドレイン配線電極８の
端部と上部保護膜５の間は、シリサイド膜７しか導電層
がないため、このシリサイド膜７の電気抵抗は、できる
だけ小さく、かつ基板１の全面にわたって均質であるこ
とが要求される。しながら、固相反応により形成される
シリサイド膜は、膜厚も薄く、低抵抗を実現し難く、均
一性，再現性の点からも実用上の課題として残ってい
た。
【０００７】本発明は上記課題に鑑み、自己整合薄膜ト
ランジスタの製造工程を大幅に簡略化し、しかも寄生容
量の小さい薄膜トランジスタの製造方法を提供すること
を目的とするものである。
ランジスタの製造工程を大幅に簡略化し、しかも寄生容
量の小さい薄膜トランジスタの製造方法を提供すること
を目的とするものである。
【０００８】
【課題を解決するための手段】本発明は上記課題を解決
し、目的を達成するために、ゲート電極，ゲート絶縁
膜，半導体層、および上部保護絶縁膜を有する薄膜トラ
ンジスタの、前記上部保護絶縁膜をゲート電極により自
己整合的にパターン化する工程と、前記半導体層の薄膜
上にのみ金属またはシリサイドを選択的に成長させる工
程を有することを特徴とする。
し、目的を達成するために、ゲート電極，ゲート絶縁
膜，半導体層、および上部保護絶縁膜を有する薄膜トラ
ンジスタの、前記上部保護絶縁膜をゲート電極により自
己整合的にパターン化する工程と、前記半導体層の薄膜
上にのみ金属またはシリサイドを選択的に成長させる工
程を有することを特徴とする。
【０００９】
【作用】本発明の薄膜トランジスタの製造方法では、金
属またはシリサイドを下地材料に対して、選択成長させ
る技術を用いる。半導体層の薄膜上にのみ導電層が成長
し、上部保護絶縁膜上には成膜しないので、１回の工程
で、自己整合的に寄生容量の低いコンタクト部が形成で
きる。
属またはシリサイドを下地材料に対して、選択成長させ
る技術を用いる。半導体層の薄膜上にのみ導電層が成長
し、上部保護絶縁膜上には成膜しないので、１回の工程
で、自己整合的に寄生容量の低いコンタクト部が形成で
きる。
【００１０】この方法により、自己整合型薄膜トランジ
スタの製造工程を大幅に簡略化するとともに、薄膜トラ
ンジスタのソース・ドレイン配線電極部の導電性が良好
で、基板全面に均一性良く、特性の良い薄膜トランジス
タを形成できる。
スタの製造工程を大幅に簡略化するとともに、薄膜トラ
ンジスタのソース・ドレイン配線電極部の導電性が良好
で、基板全面に均一性良く、特性の良い薄膜トランジス
タを形成できる。
【００１１】ここで、選択成長可能な導電性薄膜として
は、Ｗ，Ｍo，Ｔa，Ｎb，Ｔi，Ｚr,Hf，Ｃr，Ｖ，Ｆe，
Ｃo，Ｎi，Ｃu，Ａl，Ａuなどの金属薄膜および金属と
シリコンの化合物であるシリサイドの薄膜が使用でき
る。最も一般的な技術としては、六フッ化タングステン
(ＷＦ6)とシラン(ＳiＨ4)と水素(Ｈ2)の混合ガスによる
プラズマＣＶＤにより、タングステン薄膜を選択的に成
長させる選択Ｗ−ＣＶＤ技術が知られている。シラン
(ＳiＨ4)の代わりとして、フッ化シラン(ＳiＨ2Ｆ2)を
用いる場合もある。
は、Ｗ，Ｍo，Ｔa，Ｎb，Ｔi，Ｚr,Hf，Ｃr，Ｖ，Ｆe，
Ｃo，Ｎi，Ｃu，Ａl，Ａuなどの金属薄膜および金属と
シリコンの化合物であるシリサイドの薄膜が使用でき
る。最も一般的な技術としては、六フッ化タングステン
(ＷＦ6)とシラン(ＳiＨ4)と水素(Ｈ2)の混合ガスによる
プラズマＣＶＤにより、タングステン薄膜を選択的に成
長させる選択Ｗ−ＣＶＤ技術が知られている。シラン
(ＳiＨ4)の代わりとして、フッ化シラン(ＳiＨ2Ｆ2)を
用いる場合もある。
【００１２】
【実施例】以下、本発明の各実施例の薄膜トランジスタ
の製造方法について、図面を参照しながら説明する。図
１(a)，(b)，(c)は本発明の第１の実施例の薄膜トラン
ジスタの製造方法を工程順に示す薄膜トランジスタの断
面模式図である。11は基板、12はゲート電極、13はゲー
ト絶縁膜、14は半導体層、15は上部保護絶縁膜、16は選
択ＣＶＤ膜、17はソース・ドレイン配線電極である。こ
こで、ゲート電極12としてはＣr膜、ゲート絶縁膜13お
よび上部保護絶縁膜15としては窒化シリコン膜、半導体
層14としてはアモルファスシリコン膜(ａ−Ｓi)、選択
ＣＶＤ膜16としてはＷ薄膜、ソース・ドレイン配線電極
17としてはチタン膜とアルミ膜の２層膜を使用した。
の製造方法について、図面を参照しながら説明する。図
１(a)，(b)，(c)は本発明の第１の実施例の薄膜トラン
ジスタの製造方法を工程順に示す薄膜トランジスタの断
面模式図である。11は基板、12はゲート電極、13はゲー
ト絶縁膜、14は半導体層、15は上部保護絶縁膜、16は選
択ＣＶＤ膜、17はソース・ドレイン配線電極である。こ
こで、ゲート電極12としてはＣr膜、ゲート絶縁膜13お
よび上部保護絶縁膜15としては窒化シリコン膜、半導体
層14としてはアモルファスシリコン膜(ａ−Ｓi)、選択
ＣＶＤ膜16としてはＷ薄膜、ソース・ドレイン配線電極
17としてはチタン膜とアルミ膜の２層膜を使用した。
【００１３】以下に、上部保護絶縁膜15がプラズマＣＶ
Ｄ法により成膜した窒化シリコン膜、半導体層14がプラ
ズマＣＶＤ法により成膜したアモルファスシリコン膜、
そしてソース・ドレイン配線電極17がスパッタ法により
成膜したチタン膜とアルミニウム膜の２層膜の場合の製
法について詳述する。
Ｄ法により成膜した窒化シリコン膜、半導体層14がプラ
ズマＣＶＤ法により成膜したアモルファスシリコン膜、
そしてソース・ドレイン配線電極17がスパッタ法により
成膜したチタン膜とアルミニウム膜の２層膜の場合の製
法について詳述する。
【００１４】ポジレジストＯＦＰＲ−８００(東京応化
(株)製)で所定のパターンを形成後、平行平板型ドライ
エッチング装置(ＲＦ電源13.56MHz)にて、上部窒化シリ
コン膜をドライエッチングした。エッチングガスとし
て、ＣＦ4を170SCCM、ＣＨＦ3を30SCCMおよびＨeを100S
CCM導入し、圧力を0.2Torrに設定し、ＲＦ電力として２
kW(0.8Ｗ／cm2)投入した。この条件でエッチング後、レ
ジスト膜を剥離・洗浄し、イオンドーピング装置(質量
非分離型)中でｎ型ドーパントの燐(Ｐ)の注入を実施し
た。用いたガスはＨ2で希釈し、５％濃度としたＰＨ3で
あり、加速電圧８kV，ドーズ量２×1015ions／cm2の条
件で注入した。図１(a)に、この時点での断面模式図を
示す。
(株)製)で所定のパターンを形成後、平行平板型ドライ
エッチング装置(ＲＦ電源13.56MHz)にて、上部窒化シリ
コン膜をドライエッチングした。エッチングガスとし
て、ＣＦ4を170SCCM、ＣＨＦ3を30SCCMおよびＨeを100S
CCM導入し、圧力を0.2Torrに設定し、ＲＦ電力として２
kW(0.8Ｗ／cm2)投入した。この条件でエッチング後、レ
ジスト膜を剥離・洗浄し、イオンドーピング装置(質量
非分離型)中でｎ型ドーパントの燐(Ｐ)の注入を実施し
た。用いたガスはＨ2で希釈し、５％濃度としたＰＨ3で
あり、加速電圧８kV，ドーズ量２×1015ions／cm2の条
件で注入した。図１(a)に、この時点での断面模式図を
示す。
【００１５】その後、六フッ化タングステン(ＷＦ6)と
シラン(ＳiＨ4)の混合ガスによるプラズマＣＶＤ法を用
いて、タングステン薄膜を高濃度半導体薄膜上に選択的
に成長させた。基板温度は250℃とし、ＷＦ6の分圧が４
×10~3Torr、ＳiＨ4の分圧が１×10~3Torr、全圧力が30
×10~3Torr、
シラン(ＳiＨ4)の混合ガスによるプラズマＣＶＤ法を用
いて、タングステン薄膜を高濃度半導体薄膜上に選択的
に成長させた。基板温度は250℃とし、ＷＦ6の分圧が４
×10~3Torr、ＳiＨ4の分圧が１×10~3Torr、全圧力が30
×10~3Torr、
【００１６】
【外１】
【００１７】成膜速度は約1000Å／分であり、1000Å成
膜させた。図１(b)に、この時点での断面模式図を示
す。Ｗ薄膜の電気抵抗率は50μΩcmであり、シート抵抗
値は５Ω／□となり、ＴＦＴのｏｎ抵抗Ｒonは、Ｒon＞
105Ω/□であるから、コンタクト部の導電膜として充分
に低い値が得られている。
膜させた。図１(b)に、この時点での断面模式図を示
す。Ｗ薄膜の電気抵抗率は50μΩcmであり、シート抵抗
値は５Ω／□となり、ＴＦＴのｏｎ抵抗Ｒonは、Ｒon＞
105Ω/□であるから、コンタクト部の導電膜として充分
に低い値が得られている。
【００１８】その後、図１(c)に示すように、ソース・
ドレイン配線電極17であるチタン膜とアルミ膜の２層膜
をスパッタにより形成した。なお、上部窒化シリコン膜
のエッチングは、フッ酸とフッ化アンモニウムの１：６
混合液によりウエットエッチングしてもよい。以上に記
した選択Ｗ−ＣＶＤプロセスは、下地の種類および清浄
度や酸化度などの表面状態によって選択性が損なわれる
場合がある。そのときは、下地として窒化膜よりも選択
性の良い酸化膜にするか、次の第２の実施例に示すよう
に、表面改質をしてからＣＶＤをすればよい。また、上
記した反応ガス中に高濃度ドーピング不純物元素の供給
元となるガスを含ませておくと、上記したイオンドーピ
ングによる高濃度層の形成工程を省略できる。半導体層
がＳiの場合、Ｐ型ではＢＨ3，ＢＦ3，Ｎ型ではＰＨ3，
ＰＦ3，ＡsＨ3などから選択する。 次に、第２の実施
例を示す。
ドレイン配線電極17であるチタン膜とアルミ膜の２層膜
をスパッタにより形成した。なお、上部窒化シリコン膜
のエッチングは、フッ酸とフッ化アンモニウムの１：６
混合液によりウエットエッチングしてもよい。以上に記
した選択Ｗ−ＣＶＤプロセスは、下地の種類および清浄
度や酸化度などの表面状態によって選択性が損なわれる
場合がある。そのときは、下地として窒化膜よりも選択
性の良い酸化膜にするか、次の第２の実施例に示すよう
に、表面改質をしてからＣＶＤをすればよい。また、上
記した反応ガス中に高濃度ドーピング不純物元素の供給
元となるガスを含ませておくと、上記したイオンドーピ
ングによる高濃度層の形成工程を省略できる。半導体層
がＳiの場合、Ｐ型ではＢＨ3，ＢＦ3，Ｎ型ではＰＨ3，
ＰＦ3，ＡsＨ3などから選択する。 次に、第２の実施
例を示す。
【００１９】
【外２】
【００２０】ここでは、プラズマＣＶＤ反応容器中で、
基板にドライエッチングを行い、表面の酸化膜を除去す
る工程を設けた。
基板にドライエッチングを行い、表面の酸化膜を除去す
る工程を設けた。
【００２１】ドライエッチングガスとして、ＣＦ4／Ｃ
ＨＦ3／Ｈeの混合ガスにより、第１の実施例中で、上部
窒化シリコンをエッチングするために用いた条件で、約
10秒エッチングした。
ＨＦ3／Ｈeの混合ガスにより、第１の実施例中で、上部
窒化シリコンをエッチングするために用いた条件で、約
10秒エッチングした。
【００２２】
【外３】
【００２３】上記した製造方法によって、ゲート電極1
2，ゲート絶縁膜13，半導体層14および上部保護絶縁膜1
5を有する薄膜トランジスタの、上部保護絶縁膜15をゲ
ート電極12により自己整合的にパターン化する工程の
後、半導体層14の薄膜上にのみ金属またはシリサイドを
選択的に成長させて、寄生容量の小さい薄膜トランジス
タを実現する。
2，ゲート絶縁膜13，半導体層14および上部保護絶縁膜1
5を有する薄膜トランジスタの、上部保護絶縁膜15をゲ
ート電極12により自己整合的にパターン化する工程の
後、半導体層14の薄膜上にのみ金属またはシリサイドを
選択的に成長させて、寄生容量の小さい薄膜トランジス
タを実現する。
【００２４】また、半導体層としてアモルファスシリコ
ン膜を用いたが、多結晶質シリコン膜であっても同様の
効果が期待できることは明かである。また、金属として
Ｗ膜以外に選択成長可能な導電性薄膜として、Ｍo，Ｔ
a，Ｎb，Ｔi，Ｚr，Ｈf，Ｃr，Ｖ，Ｆe，Ｃo，Ｎi，Ｃ
u，Ａl，Ａuなどの金属薄膜および金属とシリコンの化
合物であるシリサイドの薄膜が使用できる。また、ＣＶ
Ｄ原料ガスとして、ＷＦ6，ＭoＦ6などのフッ化物以外
に、Ｗ(ＣＯ)6などのカルボニル、Ａl(ＣＨ3)3，Ａl(Ｃ
Ｈ3)2Ｈ，Ａl(Ｏ-iso-Ｃ3Ｈ7)3，Ｚr(Ｏ-iso-Ｃ
3Ｈ7)4，Ｆe(Ｃ5Ｈ5)2，Ｃo(Ｃ5Ｈ5)2などの有機金属化
合物、アルコキシド、メタロセンなど使用できる。ま
た、ＷＣl6，ＭoＣl5，ＴiＣl4などの塩化物も使用でき
る。また、上記実施例では、還元作用としてシラン還元
を用いたが、ＳiＨ4に限らず、ジシランＳi2Ｈ6、フル
オロシランＳiＨＦ3，ＳiＨ2Ｆ2などを用いてもよい
し、Ｈ2，ＮＨ3，Ｎ2Ｈ2，ＮＦ3などで還元してもよ
い。また、選択成長可能な導電性薄膜として、金属とシ
リコンの化合物であるシリサイドを用いることも可能で
ある。上記した第１の実施例の場合、ＳiＨ4／ＷＦ6比
を大きくすると、Ｓiの含有量が増加し、シリサイド膜
が得られる。ただし、選択性は低下するのでＳiＨ4／Ｗ
Ｆ6比は１以下に選ぶ。
ン膜を用いたが、多結晶質シリコン膜であっても同様の
効果が期待できることは明かである。また、金属として
Ｗ膜以外に選択成長可能な導電性薄膜として、Ｍo，Ｔ
a，Ｎb，Ｔi，Ｚr，Ｈf，Ｃr，Ｖ，Ｆe，Ｃo，Ｎi，Ｃ
u，Ａl，Ａuなどの金属薄膜および金属とシリコンの化
合物であるシリサイドの薄膜が使用できる。また、ＣＶ
Ｄ原料ガスとして、ＷＦ6，ＭoＦ6などのフッ化物以外
に、Ｗ(ＣＯ)6などのカルボニル、Ａl(ＣＨ3)3，Ａl(Ｃ
Ｈ3)2Ｈ，Ａl(Ｏ-iso-Ｃ3Ｈ7)3，Ｚr(Ｏ-iso-Ｃ
3Ｈ7)4，Ｆe(Ｃ5Ｈ5)2，Ｃo(Ｃ5Ｈ5)2などの有機金属化
合物、アルコキシド、メタロセンなど使用できる。ま
た、ＷＣl6，ＭoＣl5，ＴiＣl4などの塩化物も使用でき
る。また、上記実施例では、還元作用としてシラン還元
を用いたが、ＳiＨ4に限らず、ジシランＳi2Ｈ6、フル
オロシランＳiＨＦ3，ＳiＨ2Ｆ2などを用いてもよい
し、Ｈ2，ＮＨ3，Ｎ2Ｈ2，ＮＦ3などで還元してもよ
い。また、選択成長可能な導電性薄膜として、金属とシ
リコンの化合物であるシリサイドを用いることも可能で
ある。上記した第１の実施例の場合、ＳiＨ4／ＷＦ6比
を大きくすると、Ｓiの含有量が増加し、シリサイド膜
が得られる。ただし、選択性は低下するのでＳiＨ4／Ｗ
Ｆ6比は１以下に選ぶ。
【００２５】
【発明の効果】以上説明したように、本発明の製造方法
は、ゲート電極，ゲート絶縁膜，半導体層、および上部
保護絶縁膜を有する薄膜トランジスタの上部保護絶縁膜
をゲート電極により自己整合的にパターン化する工程の
後、半導体層の薄膜上にのみ金属またはシリサイドを選
択的に成長させて、寄生容量の小さい薄膜トランジスタ
を実現する。
は、ゲート電極，ゲート絶縁膜，半導体層、および上部
保護絶縁膜を有する薄膜トランジスタの上部保護絶縁膜
をゲート電極により自己整合的にパターン化する工程の
後、半導体層の薄膜上にのみ金属またはシリサイドを選
択的に成長させて、寄生容量の小さい薄膜トランジスタ
を実現する。
【００２６】この方法により、自己整合型薄膜トランジ
スタの製造工程を大幅に簡略化するとともに、薄膜トラ
ンジスタのソース・ドレイン配線電極部の導電性が良好
で、基板全面に均一性良く、特性の良い薄膜トランジス
タを形成できる。その結果、寄生容量が小さく、短チャ
ンネルのＳＡ−ＴＦＴが実現し、アクティブマトリクス
ＬＣＤの表示品質を高めることができた。
スタの製造工程を大幅に簡略化するとともに、薄膜トラ
ンジスタのソース・ドレイン配線電極部の導電性が良好
で、基板全面に均一性良く、特性の良い薄膜トランジス
タを形成できる。その結果、寄生容量が小さく、短チャ
ンネルのＳＡ−ＴＦＴが実現し、アクティブマトリクス
ＬＣＤの表示品質を高めることができた。
【図１】本発明の第１の実施例の薄膜トランジスタの製
造方法を工程順に示す薄膜トランジスタの断面模式図で
ある。
造方法を工程順に示す薄膜トランジスタの断面模式図で
ある。
【図２】従来の一般的な自己整合型薄膜トランジスタの
製造方法を工程順に示す薄膜トランジスタの断面模式図
である。
製造方法を工程順に示す薄膜トランジスタの断面模式図
である。
11…基板、 12…ゲート電極、 13…ゲート絶縁膜、
14…半導体層、 15…上部保護絶縁膜、 16…選択ＣＶ
Ｄ膜、 17…ソース・ドレイン配線電極。
14…半導体層、 15…上部保護絶縁膜、 16…選択ＣＶ
Ｄ膜、 17…ソース・ドレイン配線電極。
Claims (3)
- 【請求項１】 ゲート電極，ゲート絶縁膜，半導体層、
および上部保護絶縁膜を有する薄膜トランジスタの、前
記上部保護絶縁膜をゲート電極により自己整合的にパタ
ーン化する工程と、前記半導体層の薄膜上にのみ金属ま
たはシリサイドを選択的に成長させる工程を有すること
を特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記半導体層の薄膜がアモルファスシリ
コン膜であり、イオン注入によりオーミックコンタクト
用高濃度層を形成後、六フッ化タングステン(ＷＦ6)と
シラン(ＳiＨ4)と水素(Ｈ2)の混合ガスによるＣＶＤ法
を用いてタングステン薄膜を高濃度半導体層の薄膜上に
選択的に成長させることを特徴とする請求項１記載の薄
膜トランジスタの製造方法。 - 【請求項３】 前記半導体層の薄膜上にのみ金属または
シリサイドを選択的に成長させる工程の前に、半導体層
の薄膜上の自然酸化膜をエッチングにより除去する工程
を有することを特徴とする請求項１または２記載の薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24297393A JPH07106585A (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24297393A JPH07106585A (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106585A true JPH07106585A (ja) | 1995-04-21 |
Family
ID=17096994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24297393A Pending JPH07106585A (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106585A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5846855A (en) * | 1996-05-17 | 1998-12-08 | Fujitsu Limited | Thin-film transistor and method for fabricating same and liquid crystal display device |
| JP2006080487A (ja) * | 2004-09-09 | 2006-03-23 | Lg Phillips Lcd Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| CN100416390C (zh) * | 2004-03-30 | 2008-09-03 | 乐金显示有限公司 | 液晶显示器件 |
-
1993
- 1993-09-29 JP JP24297393A patent/JPH07106585A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5846855A (en) * | 1996-05-17 | 1998-12-08 | Fujitsu Limited | Thin-film transistor and method for fabricating same and liquid crystal display device |
| US5994717A (en) * | 1996-05-17 | 1999-11-30 | Fujitsu Limited | Thin-film transistor and method for fabricating same and liquid crystal display device |
| CN100416390C (zh) * | 2004-03-30 | 2008-09-03 | 乐金显示有限公司 | 液晶显示器件 |
| JP2006080487A (ja) * | 2004-09-09 | 2006-03-23 | Lg Phillips Lcd Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
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