KR101164980B1 - 리세스 게이트를 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 리세스 게이트를 갖는 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상부에 리세스를 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 포함하는 기판의 전면에 스페이서 물질막을 형성하는 단계; 상기 스페이서 물질막을 전면 식각하여 상기 하드마스크 패턴 측벽에 상기 스페이서 물질막을 잔류시키는 단계; 상기 하드마스크 패턴 및 상기 하드마스크 패턴 측벽의 스페이서 물질막을 베리어로 상기 기판을 식각하여 리세스를 형성하는 단계; 및 상기 리세스 상에 게이트 패턴을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 리세스 게이트를 갖는 반도체 소자의 제조 방법은 리세스 게이트 형성 공정에 있어서 리세스 식각시 베리어로 작용하는 하드마스크층 측벽에 스페이서를 형성하고 이 스페이서를 베리어로 리세스 식각 공정을 수행함으로써 리세스의 선폭을 감소시킬 수 있다.
리세스 게이트(recess gate), 리플로우(reflow), CD(Critical Dimension)
Description
도1은 종래 기술에 따른 리플로우 공정 전후의 포토레지스트 패턴을 나타내는 단면도.
도2a 내지 도2h는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도3a 및 도3b는 종래기술에 따른 반도체 소자의 리세스 패턴을 나타내는 단면도 및 본 발명의 일실시예에 따른 반도체 소자의 리세스 패턴을 나타내는 단면도.
도4a 내지 도4c는 본 발명의 일실시예에 따른 반도체 소자의 다양한 리세스의 프로파일을 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 산화막 하드마스크
23 : 폴리실리콘 하드마스크 24 : 반사 방지막
25 : 포토레지스트 패턴 26 : 스페이서 물질막
27 : 리세스
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 리세스 게이트(recess gate)를 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자가 초고집적화 됨에 따라 게이트의 크기가 작아지면서 채널 길이의 감소로 소자의 특성이 저하되고 있다. 이를 극복하기 위하여 반도체 기판의 소정 영역을 식각하여 리세스를 형성하고 이 리세스 상에 리세스 게이트를 형성하여 채널 길이를 증가시킴으로써 소자의 특성을 향상시킬 수 있는 리세스 게이트 공정이 제안되었다. 좀더 구체적으로는, 반도체 기판상에 리세스 식각시 베리어로 작용하는 하드마스크층을 형성하고, 이 하드마스크층 상부에 리세스 예정 영역을 정의하는 포토레지스트 패턴을 형성한다. 이어서, 이 포토레지스트 패턴을 마스크로 하드마스크층을 식각한 후, 식각된 하드마스크층을 베리어로 반도체 기판을 식각하여 리세스를 형성하고 이 리세스 상에 리세스 게이트를 형성함으로써 리세스 게이트 공정이 수행된다. 여기서, 반도체 소자의 초고집적화 요구를 만족시키기 위해서는 리세스의 선폭을 감소시킬 수 있는 기술이 요구된다.
한편, 반도체 소자의 미세 패턴 형성 기술로서, 특히 반도체 소자의 제조에 있어서 식각 또는 이온주입 공정 등의 마스크로 사용되는 포토레지스트 패턴의 미 세화가 필수적이다. 포토레지스트 패턴의 미세화는 각 패턴들의 넓이뿐만 아니라 패턴과 패턴 사이의 간격의 감소를 포함하는 개념이다. 포토레지스트 패턴은 일반적으로 비용 감소의 이점을 갖는 KrF 광원의 리소그래피(lithography) 기술을 이용하여 형성된다. 그러나, KrF 광원을 이용하는 경우 해상도(resolution)가 낮고 N/A(Numerical Aperture)가 작아서 패턴의 미세화에 한계가 있기 때문에, 포토레지스트 패턴에 대한 리플로우(reflow) 공정이 추가적으로 요구된다.
도1은 종래 기술에 따른 리플로우 공정 전후의 포토레지스트 패턴을 나타내는 단면도이다.
도1을 참조하면, 리플로우 공정 전 포토레지스트 패턴은 라인형을 갖기 때문에 포토레지스트 패터닝 공정 후의 측정선폭값(DICD : Developed Inspection Critical Dimension)과 식각 등 후처리 공정 후의 측정된 가공선폭값(FICD : Final Inspection Critical Dimension)이 일정하다.
반면, 리플로우 공정 후 포토레지스트 패턴은 상부가 볼록한 형상을 갖기 때문에 DICD는 감소되더라도 FICD는 크게 감소되지 않음을 알 수 있다.
결국, 전술한 리세스 게이트 형성 공정에서 리세스의 선폭 감소는 이 FICD에 의해 결정되는 것이기 때문에, 종래의 KrF 광원의 리소그래피 기술에서 리플로우 공정을 수행하더라도 리세스의 선폭을 감소시키기 어렵다.
이러한 KrF 광원의 리소그래피 기술에 비하여 파장이 더욱 짧은 ArF 광원의 리소그래피 기술을 이용하면 포토레지스트 패턴의 미세화 정도를 개선할 수 있으나, 이는 비용 증가의 문제점이 있다.
따라서, 반도체 소자의 초고집적화 요구에 부응하기 위하여, 리세스 게이트 형성 공정에 있어서 종래의 KrF 광원의 리소그래피 기술을 이용하면서도 DICD뿐 아니라 FICD도 감소시켜 리세스의 선폭을 감소시킬 수 있는 기술이 요구된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스 게이트 형성 공정에 있어서 리세스의 선폭를 감소시킬 수 있는 리세스 게이트를 갖는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조 방법은, 반도체 기판 상부에 리세스를 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 포함하는 기판의 전면에 스페이서 물질막을 형성하는 단계; 상기 스페이서 물질막을 전면 식각하여 상기 하드마스크 패턴 측벽에 상기 스페이서 물질막을 잔류시키는 단계; 상기 하드마스크 패턴 및 상기 하드마스크 패턴 측벽의 스페이서 물질막을 베리어로 상기 기판을 식각하여 리세스를 형성하는 단계; 및 상기 리세스 상에 게이트 패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2h는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(21) 상부에 후속 리세스 식각 공정시 베리어로 작용하는 하드마스크층을 형성한다. 이 하드마스크층은 산화막 하드마스크(22)와 폴리실리콘 하드마스크(23)가 적층되어 형성된다. 이때, 산화막 하드마스크(22)는 300Å 이하의 두께로 형성됨이 바람직하고, 폴리실리콘 하드마스크(23)는 800Å 이하의 두께로 형성됨이 바람직하다.
이어서, 폴리실리콘 하드마스크(23) 상부에 리세스 예정영역을 오픈시키는 포토레지스트 패턴(25)을 형성한다. 포토레지스트 패턴(25)의 하부에는 노광 공정시 반사 방지를 위한 반사 방지막(24)이 개재될 수 있고, 이때 반사 방지막(24)의 두께는 800Å 이하가 됨이 바람직하다.
도2b에 도시된 바와 같이, 포토레지스트 패턴(25)을 리플로우시켜 상부가 볼록한 형상을 갖도록 한다. 따라서, DICD 보다 FICD가 커질 것임을 예상할 수 있다. FICD는 리세스의 선폭을 결정하게 되므로, 후속 스페이서 형성 공정으로 FICD를 감소시키게 된다.
도2c 및 도2d에 도시된 바와 같이, 리플로우된 포토레지스트 패턴(25)을 마스크로 반사방지막(24)을 식각하고, 이어서 폴리실리콘 하드마스크(23) 및 산화막 하드마스크(22)를 식각한다.
이어서, 포토레지스트 패턴(25) 및 반사 방지막(24)이 제거된다.
도2e에 도시된 바와 같이, 식각된 폴리실리콘 하드마스크(23) 및 산화막 하드마스크(22)를 포함하는 반도체 기판(21)의 전면에 스페이서 물질막(26)을 증착한다. 본 명세서의 일례로서, 스페이서 물질막(26)은 산화막이다. 그러나, 스페이서 물질막(26)은 질화막 또는 USG(Undopd Silicate Glass)막일 수도 있다. 이러한 스페이서 물질막(26)은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 코팅(coating) 등에 의해 증착될 수 있고, 2000Å 이하의 두께로 증착됨이 바람직하다.
도2f에 도시된 바와 같이, 식각된 폴리실리콘 하드마스크(23) 및 산화막 하드마스크(22)를 베리어로 하여 반도체 기판(21)이 노출될 때까지 스페이서 물질막(26)을 전면 식각하여, 식각된 폴리실리콘 하드마스크(23) 및 산화막 하드마스크(22)의 측벽에 스페이서 물질막(26)이 잔류되도록 한다.
도2g에 도시된 바와 같이, 식각된 폴리실리콘 하드마스크(23) 및 산화막 하드마스크(22)와 하드마스크(22, 23) 측벽의 스페이서 물질막(26)를 베리어로 노출된 반도체 기판(21)을 식각하여 리세스(27)를 형성한다. 여기서 하드마스크(22, 23) 측벽의 스페이서 물질막(26)으로 인해 리세스(27)의 선폭(w)이 감소됨을 알 수 있다. 이때, 리세스(27)의 깊이는 200Å 이상이 됨이 바람직하다. 이 리세스(27)는 수직(vertical)형 또는 벌브(bulb)형 등 다양한 프로파일을 가질 수 있다(도4 참조). 반도체 기판(21)을 식각하는 경우에 베리어로 작용하는 폴리실리콘 하드마스크(23)는 대부분 손실된다.
도2h에 도시된 바와 같이, 잔류하는 산화막 하드마스크(22) 및 스페이서 물 질막(26)을 제거함으로써 반도체 기판(21) 상에 리세스(27)를 형성한다.
본 도면에 도시되지 않았으나 후속 공정으로 이 리세스(27) 상에 게이트 패턴을 형성함으로써 리세스 게이트를 갖는 반도체 소자의 제조 방법이 종료된다.
도3a 및 도3b는 종래기술에 따른 반도체 소자의 리세스 패턴을 나타내는 단면도 및 본 발명의 일실시예에 따른 반도체 소자의 리세스 패턴을 나타내는 단면도이다.
도3a 및 도3b를 참조하면, 종래 기술에 따른 반도체 소자의 리세스 패턴의 선폭(w1)이 본 발명의 일실시예에 따른 반도체 소자의 리세스 패턴의 선폭(w2)보다 큼을 알 수 있다. 이는, 리세스 식각시 베리어로 작용하는 하드마스크층 측벽에 소정 스페이서를 형성함으로써 베리어의 폭을 증가시켰기 때문이다. 따라서, 본 발명에 따르면 리세스 패턴의 미세화가 가능하여 반도체 소자의 고집적화 요구에 더욱 부응할 수 있다.
도4a 내지 도4c는 본 발명의 일실시예에 따른 반도체 소자의 다양한 리세스의 프로파일을 나타내는 단면도로서, 이를 참조하면 본 발명은 다양한 리세스 패턴에 적용가능함을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 리세스 게이트를 갖는 반도체 소자의 제조 방법은, 리세스 게이트 형성 공정에 있어서 리세스 식각시 베리어로 작용하는 하드마스크층 측벽에 스페이서를 형성하고 이 스페이서를 베리어로 리세스 식각 공정을 수행함으로써 리세스의 선폭을 감소시킬 수 있다.
Claims (6)
- 반도체 기판 상부에 리세스를 위한 하드마스크 패턴을 형성하는 단계;상기 하드마스크 패턴을 포함하는 기판의 전면에 CVD(Chemical Vapor Deposition)법, PVD(Physical Vapor Deposition)법 또는 코팅(coating)법 중 어느 하나에 의해 스페이서 물질막을 형성하는 단계;상기 스페이서 물질막을 전면 식각하여 상기 하드마스크 패턴 측벽에 상기 스페이서 물질막을 잔류시키는 단계;상기 하드마스크 패턴 및 상기 하드마스크 패턴 측벽의 스페이서 물질막을 베리어로 상기 기판을 식각하여 리세스를 형성하는 단계; 및상기 리세스 상에 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 하드마스크 패턴 형성 단계는,상기 반도체 기판 상부에 하드마스크층을 형성하는 단계;상기 하드마스크층 상부에 리세스 예정영역을 오픈시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 리플로우시키는 단계; 및상기 리플로우된 포토레지스트 패턴을 마스크로 상기 하드마스크층을 식각하 여 상기 하드마스크 패턴을 형성하는 단계를 포함하는반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항 또는 제2항에 있어서,상기 하드마스크는,산화막 및 폴리실리콘막이 적층되어 형성되는반도체 소자의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항 또는 제2항에 있어서,상기 스페이서 물질막은,산화막, 질화막 또는 USG(Undopd Silicate Glass)막 중 어느 하나인반도체 소자의 제조 방법.
- 삭제
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항 또는 제2항에 있어서,상기 스페이서 물질막 전면 식각은,상기 반도체 기판이 노출될 때까지 수행되는반도체 소자의 제조 방법.
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