KR20060131131A - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

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Abstract

본 발명은 아모르퍼스 카본을 이용한 미세패턴 형성시 피식각층에 데미지를 입히지 않으면서 파티클 발생을 억제할 수 있는 반도체 소자의 미세패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 피식각층이 형성된 기판을 제공하는 단계와, 상기 피식각층 상부에 아모르퍼스 카본막을 도포하는 단계와, 상기 아모르퍼스 카본막 상에 실리콘산화질화막을 증착하는 단계와, 상기 피식각층이 노출되지 않도록 상기 실리콘산화질화막 및 상기 아모르퍼스 카본막의 일부영역을 식각하여 홈을 형성하는 단계와, 상기 실리콘산화질화막을 제거하는 단계와, 상기 홈 하부의 상기 아모르퍼스 카본막을 식각하여 상기 피식각층의 일부영역을 노출시키는 단계와, 노출된 영역의 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
반도체 소자, 미세패턴, 아모르퍼스 카본, 실리콘산화질화막.

Description

반도체 소자의 미세패턴 형성방법{METHOD FOR FORMING MICROPATTERN IN SEMICONDUCTOR DEVICE}
도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세패턴 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 피식각층
12 : 아모르퍼스 카본막
14 : 실리콘산화질화막
16 : 포토레지스트 패턴
18, 20, 24, 26 : 식각공정
22 : 홈
28 : 컨택홀
본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로, 특히 자기정렬컨택(SAC : self aligned contact) 식각공정을 적용하고 아모르퍼스 카본(amorphous carbon)을 하드마스크로 이용하는 반도체 소자의 미세패턴 형성방법에 관한 것이다.
반도체 소자는 그 내부에 다수의 단위 소자들을 포함한다. 반도체 소자가 고집적화되면서 일정한 셀(cell) 면적 상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터의 크기는 점차 감소하고 있다. 특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 감소하고 있다. 실제로 최근 DRAM 소자의 최소 선폭은 0.1㎛ 이하로 형성된다. 따라서, 셀을 이루는 반도체 소자들의 제조공정에 많은 어려움들이 발생하고 있다.
반도체 소자의 미세 패턴 형성방법은 사진식각법(photolithography)을 이용한다. 반도체 소자가 고집적화되어 감에 따라 포토 마스크 공정시 감광막의 두께를 감소시켜야만 하고, 이로 인해 식각공정시 감광막만으로는 하부층 식각이 더욱더 어려워지는 문제점이 있다. 이러한 문제점을 해결하기 위한 일환으로 아모르퍼스 카본(amorphous carbon)을 하드 마스크(hard mask)로 이용한 반도체 소자의 미세패턴 형성방법이 제안되었다. 특히, 최근에는 이러한 아모르퍼스 카본을 이용한 미세 패턴 형성시 식각율이 서로 다른 두 물질 예컨대, 산화막과 질화막 간의 식각 선택비를 이용하여 식각 프로파일을 얻는 자기정렬컨택(SAC : self aligned contact) 식각공정을 적용하고 있다.
그러나, 상기와 같이 SAC 식각공정 및 아모르퍼스 카본을 이용한 미세패턴 형성방법에 따르면, SAC 식각공정시 아모르퍼스 카본막 상의 실리콘산화질화막(SiON막)이 아모르퍼스 카본막과의 높은 식각선택비에 따라 제거되지 않고 잔류하게 된다. 이와 같이 잔류된 SiON막은 후속으로 진행될 아모르퍼스 카본막의 제거시 파티클(particle)을 유발하는 원인으로 작용한다.
결국, 이러한 파티클을 억제하기 위해서는 SiON막을 제거하는 공정을 별도로 진행해야 하는데, SiON막을 제거하는 공정을 진행하게되면 SiON막의 제거시 패턴이 형성될 피식각층의 노출된 부분이 함께 식각되어 피식각층에 데미지(damage)를 입히거나 패턴 프로파일(profile)이 변형될 우려가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 아모르퍼스 카본을 이용한 미세패턴 형성시 피식각층에 데미지를 입히지 않으면서 파티클 발생을 억제할 수 있는 반도체 소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 피식각층이 형성된 기판을 제공하는 단계와, 상기 피식각층 상부에 아모르퍼스 카본막을 도포하는 단계와, 상기 아모르퍼스 카본막 상에 실리콘산화질화막을 증착하는 단계와, 상기 피식각층이 노출되지 않도록 상기 실리콘산화질화막 및 상기 아모르퍼스 카본막의 일부영역을 식각하여 홈을 형성하는 단계와, 상기 실리콘산화질화막을 제거하는 단계와, 상기 홈 하부의 상기 아모르퍼스 카본막을 식각하여 상기 피식각층의 일부영역을 노출시키는 단계와, 노출된 영역의 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 미세패턴 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다.
실시예
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 미세패턴 형성방법을 도시한 공정단면도들이다. 여기서, 도 1 내지 도 8에 도시된 참조부호들 중 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다.
먼저, 도 1에 도시된 바와 같이, 반도체 기판(10) 상에 미세패턴이 형성될 피식각층(11)을 증착한다. 이때, 피식각층(11)은 실리콘 질화막, 실리콘 산화막 또는 실리콘막으로 이루어진다. 이 외에 피식각층(11)은 반도체 소자의 제조공정에 사용되는 질화막, 산화막, 금속층 또는 폴리층일 수도 있다.
이어서, 피식각층(11) 상부에 아모르퍼스 카본막(12)을 도포한다. 이때, 아모르퍼스 카본막(12)은 기존에 도포되는 두께보다 1000 내지 1500Å만큼 더 두껍게 도포한다. 예컨대, 기존에는 1000 내지 1500Å의 두께로 도포되던 아모르퍼스 카본막(12)을 2500 내지 3000Å의 두께로 도포한다.
이어서, 아모르퍼스 카본막(12) 상에 실리콘산화질화막(14; SiON)을 증착한다. 이때, SiON(14)은 식각공정시 아모르퍼스 카본막(12)의 손상을 방지하기 위하여 400Å의 두께로 증착한다. 여기서, 도면에 도시되지는 않았지만, 아모르퍼스 카본막(12)과 SiON(14) 간에는 하부 반사방지(BARC : Bottom Anti Reflection Coating)막이 개재될 수 있다.
이어서, 실리콘산화질화막(14) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(16)을 형성한다. 이때, 포토레지스트 패턴(16)은 2000Å의 두께로 형성한다.
이어서, 도 2에 도시된 바와 같이, 포토레지스트 패턴(16)을 식각마스크로 이용한 식각공정(18)을 실시하여 SiON(14, 도 1 참조)을 식각한다. 이때, 식각공정(18)은 건식식각공정으로 실시하는 바, CF4/O2 가스를 이용하여 실시한다.
이어서, 도 3에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지 스트 패턴(16, 도 2 참조)을 제거한다.
이어서, SiON(14)을 식각마스크로 이용한 식각공정(20)을 실시하여 노출된 아모르퍼스 카본막(12)을 식각한다. 이로써, 아모르퍼스 카본막(12) 내에 홈(22)이 형성된다. 이때, 식각공정(20)은 아모르퍼스 카본막(23)이 홈(22)의 하부에 500Å의 두께로 잔류하도록 H2/N2를 이용하여 실시한다.
이어서, 도 4에 도시된 바와 같이, CF4/O2를 이용한 식각공정(24)을 실시하여 잔류하는 SiON(14)을 제거한다.
이어서, 도 5에 도시된 바와 같이, 식각공정(26)을 실시하여 홈(22, 도 4 참조) 하부에 잔류하는 아모르퍼스 카본막(12)을 식각한다. 이때, 아모르퍼스 카본막(12)은 상부로 돌출된 부분에서도 홈(22) 하부에 잔류하는 두께만큼 식각된다. 이로써, 피식각층(11)의 일부영역을 노출시키는 컨택홀(28)이 형성된다. 여기서, 에치백(26) 공정은 N2/H2를 이용하여 실시한다.
여기서, 아모르퍼스 카본막(12)은 기존보다 1000 내지 1500Å만큼 더 두껍게 형성되었으므로, 식각 후 피식각층(11) 상부에 잔류하는 아모르퍼스 카본막(12)의 두께는 기존(1000 내지 1500Å)과 동일하다.
이어서, 도 6에 도시된 바와 같이, 식각된 아모르퍼스 카본막(12)을 하드마스크로 이용한 SAC 식각공정을 실시하여 컨택홀(28, 도 5 참조) 하부로 노출된 피식각층(11)을 식각한다. 여기서, 도 4에서 SiON(14)이 이미 제거되었으므로 SAC 식각공정시 파티클이 유발될 염려가 없다.
이어서, 도 7에 도시된 바와 같이, 아모르퍼스 카본막(12)을 제거한다.
즉, 본 발명의 바람직한 실시예에 따르면, 피식각층 상의 아모르퍼스 카본막을 일정 두께 잔류하도록 식각한 상태에서 아모르퍼스 카본막 상의 SiON을 제거한 후, SAC 식각공정을 실시하여 피식각층에 패턴을 형성함으로써 미세패턴 형성시 발생되는 파티클을 억제할 수 있다. 또한, 피식각층에 데미지를 입히거나 피식각층 패턴 프로파일이 변형되는 문제점을 해결할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 피식각층 상의 아모르퍼스 카본막을 일정 두께 잔류하도록 식각한 상태에서 아모르퍼스 카본막 상의 SiON을 제거한 후, SAC 식각공정을 실시하여 피식각층에 패턴을 형성함으로써 피식각층의 데미지 및 패턴 프로파일의 변형이 방지될 수 있다. 또한, 미세패턴 형성시 발생되는 파티클을 억제할 수 있다.

Claims (8)

  1. 피식각층이 형성된 기판을 제공하는 단계;
    상기 피식각층 상부에 아모르퍼스 카본막을 도포하는 단계;
    상기 아모르퍼스 카본막 상에 실리콘산화질화막을 증착하는 단계;
    상기 피식각층이 노출되지 않도록 상기 실리콘산화질화막 및 상기 아모르퍼스 카본막의 일부영역을 식각하여 홈을 형성하는 단계;
    상기 실리콘산화질화막을 제거하는 단계;
    상기 홈 하부의 상기 아모르퍼스 카본막을 식각하여 상기 피식각층의 일부영역을 노출시키는 단계; 및
    노출된 영역의 상기 피식각층을 식각하는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  2. 제 1 항에 있어서, 상기 홈을 형성하는 단계는,
    상기 실리콘산화질화막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 통해 상기 실리콘산화질화막을 식각하여 상기 아모르퍼스 카본막의 일부 영역을 노출시키는 단계; 및
    상기 아모르퍼스 카본막이 일정두께로 잔류하도록 노출된 부분의 상기 아모르퍼스 카본막을 일정 깊이로 식각하여 상기 홈을 형성하는 단계
    를 포함하는 반도체 소자의 미세패턴 형성방법.
  3. 제 2 항에 있어서,
    잔류하는 상기 아모르퍼스 카본막의 일정두께는 500Å인 반도체 소자의 미세패턴 형성방법.
  4. 제 2 항에 있어서,
    상기 포토레지스트 패턴은 2000Å의 두께로 형성하는 반도체 소자의 미세패턴 형성방법.
  5. 제 1 항에 있어서,
    상기 아모르퍼스 카본막은 2500 내지 3000Å의 두께로 도포하는 반도체 소자의 미세패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 실리콘산화질화막은 400Å의 두께로 증착하는 반도체 소자의 미세패턴 형성방법.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 아모르퍼스 카본막은 N2/H2를 이용하여 식각하는 반도체 소자의 미세패턴 형성방법.
  8. 제 1 항 또는 제 6 항에 있어서,
    상기 실리콘산화질화막은 CF4/O2를 이용하여 식각하는 반도체 소자의 미세패턴 형성방법.
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