KR101054888B1 - 배터리 보호회로의 통합칩 배치구조 - Google Patents

배터리 보호회로의 통합칩 배치구조 Download PDF

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Abstract

본 발명은 배터리 보호회로의 통합칩 배치구조에 관한 것으로, 본 발명에 따른 배터리 보호회로의 통합칩 배치구조는, 도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과; 상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과; 상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC를 내부에 구비하여 하나의 통합칩을 형성하는 배치구조를 가진다. 본 발명에 따르면, 사이즈를 줄일 수 있어 소형화에 유리하고, 파손의 위험이 적으며, 공정단순화가 가능하다.
배터리, 보호회로, 과방전, 과충전, 원칩, 프로텍션IC, FET, 집적화, 소형화

Description

배터리 보호회로의 통합칩 배치구조{one chip layout structure of battery protection circuits}
본 발명은 배터리 보호회로의 통합칩(원칩) 배치구조에 관한 것으로, 보다 구체적으로는, 배터리 보호회로를 구성하는 칩들 및 일부 저항과 커패시터를 원칩화하여 구성함으로써, 전체 사이즈를 줄이고, 외부충격에 강하며, 제조비용을 줄일 수 있는 배터리 보호회로의 통합칩 배치구조에 관한 것이다.
일반적으로 휴대폰, PDA 등이 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
이러한 종래의 보호회로는 인쇄회로기판에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지며, 배터리 셀에 장착하고 하우징을 덧씌우는 형태로 배터리 팩을 완성하게 된다. 그러나 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있고, 외부 충격에 약하다는 문제점이 있다. 그리고 인쇄회로기판에 프로텍션 IC, 2개의 FET, 최소 2개의 저항들, 최소 1개의 커패시터를 배치하여야 하므로 차지하는 공간이 크고, 집적화가 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 통합칩 배치구조를 제공하는 데 있다.
본 발명의 다른 목적은 소형화에 유리한 배터리 보호회로의 통합칩 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트가 용이하고 외부충격에 강한 배터리 보호회로의 통합칩 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 공정단순화를 이룰 수 있는 배터리 보호회로의 통합칩 배치구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 통합칩 배치구조는, 도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과; 상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과; 상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC가 내부에 배치된 하나의 통합칩을 형성하되, 상기 제1도전성 영역은 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 제2도전성 영역은 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 또는 배선으로 전기적으로 연결되며, 상기 베이스 기판에 배치된 제1연결단자는 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 기준전압단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제2연결단자는 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제5연결단자는 제1커패시터를 통해 상기 제1도전성 영역과 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제4연결단자는 제1저항을 통해 상기 제1도전성 영역에 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제3연결단자는 제2저항을 통해 상기 제2도전성 영역에 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하는 배치구조를 가진다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.
상기 제1저항은 칩(chip) 타입 또는 SMD 타입으로 상기 제4연결단자와 상기 제1도전성 영역 사이를 연결하며, 상기 제2저항은 칩(chip) 타입 또는 SMD 타입으로 상기 제3연결단자와 상기 제2도전성 영역 사이를 연결하는 구조를 가질 수 있다.
상기 통합칩에는 제2커패시터 및 제3커패시터가 더 배치되며, 상기 제2커패시터는 상기 제3연결단자와 상기 제4연결단자 사이를 연결하고, 상기 제3커패시터는 상기 제1연결단자와 상기 제2연결단자 사이를 연결하는 배치구조를 가질 수 있다.
본 발명에 따르면, 배터리 보호회로를 이루는 저항이나 커패시터가 통합칩 내부에 존재하므로, 외부의 충격에 강하고 파손의 우려가 적은 장점이 있다. 또한 기존 저항과 커패시터가 차지하는 공간, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 또한 테스트가 용이하고 주변부품의 결합을 위한 솔더링 공정 등을 줄일 수 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 일반적인 배터리 보호회로를 나타낸 것이다.
도 1에 도시된 바와 같이, 배터리(V1)의 양 단자는 보호회로에 연결되고, 보호회로는 충전시에 단자(+,-)를 통해 충전회로에 연결되고, 방전 시에 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)가 부착되게 된다.
상기 배터리 보호회로는 스위칭 소자들(110), 프로텍션 IC(120), 저항(R1,R2), 및 커패시터(C1)의 연결구조를 가진다.
상기 스위칭 소자들(110)은 드레인 공통 구조를 가지는 제1스위칭 소자(FET1)와 제2스위칭 소자(FET2)로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리(V1)의 (+)단자와 연결되고 제1노드(n1)의 충전전압 또는 방전전압이 인가되는 전압인가 단자(VDD단자), 프로텍션IC(120) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 상태를 감지하기 위한 감시단자(V-단자), 과방전 상태에서 제1스위칭 소자(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제2스위칭 소자(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)단자를 갖는다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 전기적인 특성을 Wafer에 입력시켜 고객이 요구하는 SPEC으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1스위칭 소자(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2스위칭 소자(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2스위칭소자(FET2), 방전시에는 제1스위칭소자(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
저항(R1)을 크게하면 전압검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2스위칭소자(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)가 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
상기 저항(R1,R2) 및 커패시터(C1)는 상기 스위칭 소자들(110), 프로텍션 IC(120)와 더불어 상기 배터리 보호회로에 있어서 필수적인 구성요소이고, 그 값은 대부분 일정값으로 미리 정해져 있으며, 변동의 여지가 적다.
따라서, 상기 도 1에 도시된 바와 같은 일반적인 배터리 보호회로를 저항이나 커패시터 등의 주변부품을 포함하여 하나의 통합칩으로 원칩화(집적화) 하게 되면, 배터리 보호회로가 차지하는 면적을 줄일 수 있을 뿐 아니라, 외부의 충격으로부터 저항이나 커패시터를 보호할 수 있게 될 것이다. 또한 테스트도 용이하게 할 수 있으며, 저항이나 커패시터 등의 주변부품이 내부에 존재하기 때문에 휨에 의한 손상이 적은 장점을 가질 수 있을 것이다.
이하 도 1에 도시된 배터리 보호회로에서 배터리 부분(V1)을 제외한 배터리 보호회로를 원칩화한 통합칩 배치구조를 설명한다.
도 2는 본 발명의 제1실시예에 따른 통합칩(500a) 배치구조를 나타낸 것으로, 저항(R1) 및 저항(R2)이 칩 타입(chip type) 저항인 경우의 배치구조를 나타낸 것이다.
도 2에 도시된 바와 같이, 상기 통합칩(500a)은 베이스 기판(100), 듀얼 FET칩(110), 및 프로텍션 IC(120)가 적층구조를 가지고, 칩타입의 저항들(R1,R2), 커패시터(C1)가 이들 칩(110,120)의 단자들 사이 또는 그외의 영역에 배치되어 이들과 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가진다. 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 두개의 단자들 사이를 연결하는 것도 가능하다.
상기 베이스 기판(100)은 도전성 재질의 제1 내지 제5의 연결단자들(1,2,3,4,5)이 상기 베이스 기판(100)의 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩영역에 인접되어 제1도전성 영역(112) 및 제2도전성 영역(114)이 배치된다.
상기 제1 내지 제5 연결단자들(1,2,3,4,5)은 일부가 상기 통합칩의 외부로 돌출되어 통합칩의 제1 내지 제5외부 연결단자(1,2,3,4,5)가 된다. 상기 제1 내지 제5연결단자들(1,2,3,4,5)은 상기 베이스 기판(100)의 좌측에 제1 및 제2연결단자(1,2)가 배치되고, 우측에 제3 내지 제5연결단자들(3,4,5)이 배치되는 구조를 가질 수 있고, 이외에 다른 배치구조도 가능하다. 상기 제1 내지 제5 연결단자들(1,2,3,4,5)는 상기 통합칩의 외부연결단자들로써 기능하기 위한 것이다. 상기 제1 내지 제5 연결단자들(1,2,3,4,5)은 상기 베이스 기판(100) 상에 배치되는 것으로 베이스 기판(100)으로부터 돌출되는 형상으로 표현되고 있으나, 이는 하나의 예이고, 일반적으로 알려진 다양한 형태의 연결단자들의 형태를 가질 수 있다.
상기 제1도전성 영역(112) 및 제2도전성 영역(114)은 상기 베이스 기판(100) 상의 상기 칩영역과 상기 연결단자들(1,2,3,4,5)의 배치영역을 제외한 부분에 배치되게 된다. 예를 들어, 상기 칩영역과 상기 제3 내지 제5연결단자들(3,4,5) 배치영역 사이에 배치될 수 있다. 구체적으로 상기 베이스 기판(100) 상의 좌측 가장자리 영역에는 제1 및 제2연결단자들(1,2)이 배치되고, 상기 제1 및 제2연결단자들(1,2)에 우측으로 인접하여 상기 칩영역이 배치되고, 상기 칩영역에 우측으로 인접하여 상기 제1도전성 영역(112) 및 제2도전성 영역(114)이 배치되고, 상기 제1 및 제2도전성 영역(112,114)에 우측으로 인접한 상기 베이스 기판(100)의 우측 가장자리 영역에 상기 제3 내지 제5연결단자들(3,4,5)이 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다.
상기 듀얼 FET 칩(110)은 상기 베이스 기판(100)의 칩영역에 적층 배치되는 구조를 가진다. 상기 듀얼 FET 칩(110)은 공통드레인구조의 제1FET 및 제2FET 즉 2개의 FET를 내장하고 있으며, 외부연결단자는 제1FET의 제1게이트단자(G1) 및 제1소오스 단자(S1)와 제2FET의 제2게이트 단자(G2) 및 제2소오스 단자(S1)를 구비한 구조를 가지고 있다.
상기 프로텍션 IC(120)는 상기 듀얼 FET칩(110)의 상부면에 적층 배치되는 구조를 가진다. 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 외부연결단자들이 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. 이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다.
상기 저항(R1)은 상기 제1도전성 영역(112) 상에 배치된다. 상기 저항(R1)이 칩 타입 이므로, 하나의 단자는 상기 제1도전성 영역(112)에 직접 연결되는 전기적 연결 구조를 가지고, 다른 단자는 상기 제4연결단자(4)와 배선 또는 와이어를 통해 전기적 연결 구조를 가진다. 참고로 상기 제4연결단자(4)는 도 1의 회로 상에서 제1노드(n1)에 연결되기 위한 연결단자이다.
상기 저항(R2)은 상기 제2도전성 영역(114) 상에 배치된다. 상기 저항(R2)이 칩 타입 이므로, 하나의 단자는 상기 제2도전성 영역(114)에 직접 연결되는 전기적 연결구조를 가지고, 다른 단자는 상기 제3연결단자(3)와 배선 또는 와이어를 통해 전기적 연결구조를 가진다. 참고로 상기 제3연결단자(3)는 도 1의 회로를 기준으로 볼 때 제2노드(n2)에 연결되는 연결단자이다.
상기 커패시터(C1)는 상기 제1도전성 영역(112)과 상기 제5연결단자(5)를 사이에 배치된다. 즉 상기 커패시터(C1)가 상기 제1도전성 영역(112)과 상기 제5연결단자(5)를 연결하도록 배치된다. 참고로 상기 제5연결단자(5)는 배터리(v1)의 (-)단자(또는 제1소오스 단자(S1), 또는 VSS단자)에 연결되기 위한 연결단자이다.
여기서, 상기 제1도전성 영역(112)은 상기 프로텍션 IC(120)의 VDD단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 제2도전성 영역(114)은 상기 프로텍션 IC(120)의 V- 단자와 와이어 또는 배선으로 전기적으로 연결된다. 즉 상기 제1도전성 영역(112)는 VDD 영역으로 기능하고, 상기 제2도전성 영역(114)은 V- 단자 영역으로 기능할 수 있다.
상기 프로텍션 IC(120)에서 DO 단자(DO)는, 상기 제1게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)에서 CO단자(CO)는, 상기 제2게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가진다.
그리고, 상기 베이스 기판(100)에 배치된 제1연결단자(1)는 상기 제1소오스단자(S1)및 상기 프로텍션 IC(120)의 VSS 단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되어 상기 통합칩(500a)의 제1외부연결단자(1)를 구성한다.
상기 베이스 기판(100)에 배치된 제2연결단자(2)는 상기 제2소오스단자(S2)와 와이어 또는 배선을 통해 전기적으로 연결되어 상기 통합칩(500a)의 제2외부연결단자(2)를 구성한다.
상기 베이스 기판(100)에 배치된 제3연결단자(3)는 제2저항(R2)을 통해 상기 제2도전성 영역(114)에 연결되어 상기 통합칩(500a)의 제3외부연결단자(3)를 구성 하고, 상기 베이스 기판(100)에 배치된 제4연결단자(4)는 제1저항(R1)을 통해 상기 제1도전성 영역(112)에 연결되어 상기 통합칩(500a)의 제4외부연결단자(4)를 구성한다.
상기 베이스 기판(100)에 배치된 제5연결단자(5)는 제1커패시터(C1)를 통해 상기 제1도전성 영역(112)과 연결되어 상기 통합칩(500a)의 제5외부연결단자(5)를 구성한다.
상술한 본 발명의 제1실시예에서, 상기 제1 내지 제5연결단자들(1,2,3,4,5) 및 제1도전성 영역(112), 제2도전성 영역(114)의 배치 형태는 배선 또는 와이어의 연결형태나 저항들(R1,R2에 배치된) 및 커패시터(C1)의 연결을 위해 적절한 형태로 변형될 수 있다.
여기서 각 프로텍션 IC(120), 상기 듀얼 FET칩(110), 상기 저항(R1,R2), 커패시터(C1), 및 상기 제1 내지 제5연결단자들(1,2,3,4,5)의 연결 구조는 상기 도 1과 등가회로를 이루는 한도내에서는 다양하게 변경가능하고 다양한 연결구조를 가질 수 있다.
도 3은 본 발명의 제2실시예에 따른 통합칩(500b) 배치구조를 나타낸 것으로, 저항(R1) 및 저항(R2)이 SMD 타입인 경우의 배치구조를 나타낸 것이다.
도 3에 도시된 바와 같이, 상기 통합칩(500b)은 베이스 기판(100), 듀얼 FET칩(110), 및 프로텍션 IC(120)가 적층구조를 가지고, 칩타입의 저항들(R1,R2), 커패시터(C1)가 이들 칩(110,120)의 단자들 사이 또는 그 외의 영역에 배치되어 이들과 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가진다. 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 두개의 단자들 사이를 연결하는 것도 가능하다.
상기 본 발명의 제2 실시예에 따른 통합칩(500b) 배치구조는 상기 제1도전성 영역(112) 및 제2도전성 영역(114)의 배치형태가 약간 달라지고, 저항(R1,R2)의 배치구조가 달라지는 점을 제외하고는 상기 본 발명의 제1실시예에 따른 통합칩(500a)의 배치구조와 동일하다.
따라서 이하에서는 상기 제1도전성 영역(112) 및 제2도전성 영역(114)의 배치형태 및 저항(R1,R2)의 배치구조 만을 설명하기로 한다.
상기 제1도전성 영역(112)은 상기 제5연결단자(5)와는 커패시터(C1)을 통해 연결되고, 상기 제4연결단자와는 저항(R1)을 통해 연결되어야 하므로, 그 배치형태가 제4 및 제5연결단자(4,5)와 SMD 타입의 저항(R1) 및 커패시터(C1)의 연결이 용이하도록 제4 및 제5연결단자(4,5) 모두에 인접되도록 배치된다. 즉 도 2의 경우보다는 상대적으로 넓은 배치구조를 가지게 된다.
그리고 상기 제2도전성 영역(114)는 제3연결단자(3)와 SMD 타입의 저항(R2)을 통해 연결되어야 하므로, 저항(R2)의 연결이 용이하도록 상기 제3연결단자(3)에 인접 배치되는 구조를 가지게 되며, 상기 제1도전성 영역(112)의 확대에 따라 상대적으로 도 2의 경우에 비해 좁은 배치영역구조를 가지게 된다.
상기 저항(R1)은 상기 제1도전성 영역(112)과 상기 제4연결단자(4)에 직접 연결되는 배치 구조를 가진다. 즉 별도의 배선이나 와이어가 필요없이 직접 연결되는 구조를 가진다. 그리고 상기 저항(R2) 또한 상기 제2도전성 영역(114)와 상기 제3연결단자(3) 사이를 직접 연결하는 배치구조를 가진다.
이후 몰딩 등의 공정을 통해 패키징되면 외부형태가 5개의 외부연결단자들(또는 단자핀)을 가지는 통합칩이 완성되게 된다.
여기서 각 저항(R1,R2)과 제1 내지 제5연결단자들(1,2,3,4,5)의 연결 구조는 상기 도 1과 등가회로를 이루는 한도내에서는 다양한 연결구조를 가질 수 있다.
도 4는 도 1의 배터리 보호회로에 커패시터(C2,C3) 추가된 회로도이다.
도 4에 도시된 바와 같이, 커패시터(C2)는 제1노드(n1)과 제2노드(n2) 사이에 추가되고, 커패시터(C3)는 상기 제2노드(n2)와 상기 제1소오스 단자(S1)(또는 VSS 단자) 사이에 추가되는 구조를 가진다. 이외에는 도 1과 동일한 회로구조를 가지게 된다.
추가되는 커패시터(C2,C3)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2,C3)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다.
커패시터(C2,C3)는 유저의 요청에 따라 추가되는 경향이 있기 때문에 그 커패시터 값이 다양하게 변할 수 있다. 즉 고객 선택사양이기 때문에 그 값이 변할 수 있어 원칩화 하는 경우에는 값을 변경할 수 없는 문제가 발생할 수 있다. 그러나, 고객이 미리 정해져 있거나, 값을 변경하는 것보다 더 유리한 장점이 많은 경우에는 원칩화하여 사용하는 것이 유리하다.
도 5는 본 발명의 제3실시예에 따른 통합칩 배치구조에 관한 것으로, 도 4의 회로를 위한 통합칩 배치구조를 나타낸 것이다.
도 5에 도시된 바와 같이, 본 발명의 제3실시예에 따른 통합칩(500c) 배치구조는 도 2 또는 도 3의 통합칩 배치구조에 커패시터(C2,C3)의 배치구조가 추가된 것이다. 즉 통합칩 내부에 두개의 커패시터(C2,C3)가 추가로 배치된 구조를 가진다. 도 5에서는 저항이 SMD 타입인 경우 즉 도 3에 커패시터(C2,C3)가 추가된 배치구조를 도시하고 있으나, 도 2의 배치구조에 두개의 커패시터(C2,C3)가 추가로 배치된 구조를 가질 수도 있다.
상기 통합칩(500c) 배치구조는 상기 커패시터(C2,C3)의 추가배치를 제외하고는 도 2 또는 도 3의 경우와 동일하므로, 여기서는 상기 커패시터(C2,C3)의 추가배치구조 만을 설명하기로 한다.
커패시터(C2)는 상기 제3연결단자(3)와 상기 제4연결단자(4) 사이를 직접 연결하는 배치구조를 가진다. 그리고 커패시터(C3)는 상기 제1연결단자(1)와 상기 제2연결단자(2) 사이를 직접 연결하는 배치구조를 가진다. 상기 제3연결단자(3)와 상기 제4연결단자(4) 사이 및 상기 제1연결단자(1)와 상기 제2연결단자(2) 사이는 상기 커패시터(C2,C3)의 직접연결이 용이하도록 이격거리나 서로 인접되는 영역의 크기 등이 적절하게 조절될 수 있다.
여기서 각 프로텍션 IC(120), 상기 듀얼 FET칩(110), 상기 저항(R1,R2), 커패시터(C1,C2,C3), 및 상기 제1 내지 제5연결단자들(1,2,3,4,5)의 연결 구조는 상기 도 4와 등가회로를 이루는 한도내에서는 다양하게 변경가능하고 다양한 연결구조를 가질 수 있다.
도 6은 도 2, 도 3, 도 5의 배치구조를 가지는 통합칩(총칭하여 '500'이라 함)을 이용한 배터리 보호회로의 회로도이다.
도 6은 커패시터(C2,C3)가 통합칩(500)의 내부에 장착되지 않은 경우(도 2 및 도 3의 경우) 및 커패시터(C2,C3)가 통합칩(500)의 내부에 장착된 경우를 모두 포함하기 나타낸 것이다. 도 2 및 도 3의 통합칩의 경우에는 커패시터(C2,C3)가 통합칩(500)의 외부에 연결되나, 도 5의 통합칩의 경우에는 커패시터(C2,C3)가 외부에 연결되지 않는다. 이는 통합칩(500)의 내부에 상기 커패시터(C2,C3)가 내장되어 있기 때문이다. 따라서 이를 함께 표시하기 위해, 도 6에서는 커패시터(C2,C3)의 외부 연결구조를 점선으로 표시하였다.
도 6에서 커패시터(C2,C3)의 연결구조를 제외하는 경우에는, 도 6의 회로는 도 1의 회로와 등가회로가 되고, 도 6에서 커패시터(C2,C3)의 연결구조를 제외하지 않고 포함하는 경우에는 도 4의 회로와 등가회로가 된다.
도 6에 도시된 바와 같이, 도 2, 도 3, 및 도 5의 배치구조를 가지는 통합칩(500)은 5개의 외부연결단자들을 가지게 된다. 이때 제1외부연결단자(1)는 제1소오스단자(S1), 제2외부연결단자(2)는 제2소오스단자(S2), 제3외부연결단자(3)는 V-단자(V-), 제4외부연결단자(4)는 VDD단자(VDD), 제5외부연결단자(5)는 C1단자(C1)로 칭해질 수 있다.
여기서 도 6에서의 VDD단자(VDD)와 V-단자(V-)는 도 2, 도 3, 및 도 5의 배치구조 및 도 1 및 도 4에서의 V-단자, VDD 단자와 동일한 단자를 의미하는 것은 아니다.
연결구조를 살펴보면, 통합칩(500)의 제1외부연결단자(1,S1)는 배터리(V1)의 (-)단자와 외부배선을 통해연결되고, 제2외부연결단자(2,S2)는 제2노드(n2)에 외부배선을 통해 연결되고, 제3외부연결단자(3,V-)는 제2노드(n3)에 외부배선을 통해 연결된다. 즉 제2외부연결단자(2,S2)와 제3외부연결단자(3,V-)는 외부배선을 통해 전기적으로 서로 연결된다. 그리고, 상기 제4외부연결단자(4,VDD)는 제1노드(n1)와 외부배선을 통해 연결되고, 상기 제5외부연결단자(5,C1)는 상기 제1외부연결단자(1,S1)와 외부배선을 통해 서로 연결된다.
이 상태에서 상기 통합칩(500)이 도 5의 배치구조를 가지는 경우에는 내부에 커패시터(C2,C3)가 배치되어 있으므로, 상술한 통합칩 연결구조는 도 4의 등가회로를 구성할 수 있다.
그러나, 상기 통합칩(500)이 도 2 또는 도 3의 배치구조를 가지는 경우에는 상술한 연결구조로 인하여 도 1의 등가회로를 이룰 수 있다.
추가로 커패시터(C2,C3)가 연결되는 경우, 즉 커패시터(C2)가 제1노드(n1)와 제2노드(n2) 사이에 외부배선을 통해 연결되고, 커패시터(C3)가 제1외부연결단자(1,S1)와 제2외부연결단자(2,S2) 사이에 외부배선을 통해 연결되는 경우에는 도 5의 등가회로를 이룰 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 배터리 보호회로를 이루는 저항이나 커패시터가 통합칩 내부에 존재하므로, 외부의 충격에 강하고 파손의 우려가 적은 장점이 있다. 또한 기존 저항과 커패시터가 차지하는 공간, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 더구나, 주변부품들(저항, 커패시터) 등의 납땜이나 별도의 연결 없이 하나의 통합칩을 통해 배터리 보호회로가 구성되므로 제조가 간단하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
도 1은 일반적인 배터리 보호회로도이다.
도 2는 본 발명의 제1 실시예에 따른 통합칩 배치구조를 나타낸 것이다.
도 3은 본 발명의 제2 실시예에 따른 통합칩 배치구조를 나타낸 것이다.
도 4는 도 1에 커패시터(C2,C3)가 추가된 배터리 보호회로도이다.
도 5는 본 발명의 제3실시예에 따른 통합칩 배치구조를 나타낸 것이다.
도 6은 도 2,도 3, 도 5의 배치구조를 가지는 통합칩을 이용한 도 1 또는 도 4의 등가회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 베이스 기판 110 : 듀얼 FET 칩
120 : 프로텍션 IC n1 : 제1노드
n2 : 제2노드

Claims (4)

  1. 배터리 보호회로의 통합칩 배치구조에 있어서:
    도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역과 상기 칩 영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과;
    상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과 ;
    상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC가 내부에 배치된 하나의 통합칩을 형성하되,
    상기 제1도전성 영역은 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 제2도전성 영역은 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 또는 배선으로 전기적으로 연결되며,
    상기 베이스 기판에 배치된 제1연결단자는 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 기준전압단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
    상기 베이스 기판에 배치된 제2연결단자는 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하며,
    상기 베이스 기판에 배치된 제5연결단자는 제1커패시터를 통해 상기 제1도전성 영역과 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고,
    상기 베이스 기판에 배치된 제4연결단자는 제1저항을 통해 상기 제1도전성 영역에 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하며,
    상기 베이스 기판에 배치된 제3연결단자는 제2저항을 통해 상기 제2도전성 영역에 연결되고 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되며,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고,
    상기 제1저항은 칩(chip) 타입 또는 SMD 타입으로 상기 제4연결단자와 상기 제1도전성 영역 사이를 연결하며, 상기 제2저항은 칩(chip) 타입 또는 SMD 타입으로 상기 제3연결단자와 상기 제2도전성 영역 사이를 연결하는 구조를 가짐을 특징으로 하는 통합칩 배치구조.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 통합칩에는 제2커패시터 및 제3커패시터가 더 배치되며,
    상기 제2커패시터는 상기 제3연결단자와 상기 제4연결단자 사이를 연결하고, 상기 제3커패시터는 상기 제1연결단자와 상기 제2연결단자 사이를 연결하는 배치구조를 가짐을 특징으로 하는 통합칩 배치구조.
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