KR101594783B1 - 와이어를 이용한 션트저항을 갖는 배터리 보호 ic 장치 - Google Patents

와이어를 이용한 션트저항을 갖는 배터리 보호 ic 장치 Download PDF

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Abstract

본 발명은 별도의 션트저항을 구비하지 않고 기존의 내부적으로 본딩된 와이어를 이용하여 션트저항의 역할을 대신하도록 되어 있는 배터리 보호 IC 장치로서, 보호 IC 및 제1 FET를 포함하는 칩 및 상기 칩과 분리되어 있는 제1 도전패드가 배치되어 있는 베이스기판 및 션트저항을 포함하며, 상기 션트저항의 일단부는 상기 칩 상에 존재하는 과전류감지단자에 직접 연결되고, 상기 션트저항의 타단부는 상기 칩 상에 존재하는 접지기준단자에 상기 제1 도전패드를 거쳐 연결될 수 있다.

Description

와이어를 이용한 션트저항을 갖는 배터리 보호 IC 장치{Battery protection IC with shunt resistor made of wire}
본 발명은 와이어를 이용한 과전류 고정밀화 배터리 보호 IC 장치에 관한 것이다.
휴대폰, PDA 등의 휴대단말기 등에 배터리가 사용되고 있다. 리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류 유입 시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다. 따라서 통상의 배터리에는 과충전, 과방전 및 과전류의 유입을 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
상기 보호회로는 보통 프로텍션 IC라고 불리는 회로가 포함되어 있는데, 프로텍션 IC는 과전류감지단자(Rsense)와 접지기준단자(VSS), 그리고 이 두 단자 사이에 연결되는 션트저항(Rshunt)을 포함할 수 있다. 상기 션트저항은 센서 저항(sens resistor)으로도 불리며, 온도변화 등의 외부환경 변화에도 저항 값이 일정하게 유지되는 저항소자일 수 있다. 그런데 션트저항의 저항 값은 대략 10~30mΩ과 같은 수준의 작은 값을 갖는 것이 좋은데, 이러한 구성에 따르면, 션트저항의 외형이 커져야 하며, 따라서 배터리 보호회로의 면적이 커지게 된다는 문제가 있다.
본 발명에서는 과전류감지단자(Rsense)와 접지기준단자(VSS) 사이를 연결하는 션트저항이 차지하는 영역의 크기를 줄임으로써 배터리 보호 IC 장치를 소형화할 수 있는 기술을 제공하고자 한다.
본 발명의 일 관점에 따른 배터리 보호 IC 장치는, 보호 IC 및 제1 FET를 포함하는 칩 및 상기 칩과 분리되어 있는 제1 도전패드가 배치되어 있는 베이스기판; 및 션트저항(Rshunt)을 포함할 수 있다.
이때, 상기 션트저항의 일단부는 상기 칩 상에 존재하는 과전류감지단자(Rsense)에 직접 연결되고, 상기 션트저항의 타단부는 상기 칩 상에 존재하는 접지기준단자(VSS)에 상기 제1 도전패드를 거쳐 연결될 수 있다.
이때, 상기 제1 도전패드에는, 상기 칩 상에 존재하는 전압인가단자(VDD)와 상기 제1 도전패드 사이에 연결되는 커패시터(C1)가 더 연결될 수 있다.
이때, 상기 션트저항은 복수 개의 와이어(71)로 구성되며, 상기 제1 도전패드는 상기 복수 개의 와이어를 접합하기에 충분한 면적을 가지고 있을 수 있다.
이때, 상기 칩에는 상기 과전류감지단자(Rsense) 및 상기 제1 FET의 일단자(S1)가 배치되어 있으며, 상기 과전류감지단자(Rsense)와 상기 제1 FET의 일단자(S1)는 전기적으로 단락되어 있으며, 상기 션트저항의 일단부는 상기 제1 FET의 일단자(S1)에 직접 연결될 수 있다. 이때, 상기 제1 FET의 일단자(S1)는 상기 복수 개의 와이어를 접합하기에 충분한 면적을 가지고 있을 수 있다.
이때, 상기 베이스기판에는 상기 칩과 분리되어 있는 복수 개의 도전패드가 더 배치되어 있으며, 상기 칩에는 감시단자(V-), 전압인가단자(VDD), 제2 FET의 일단자(S2)가 배치되어 있으며, 상기 복수 개의 도전패드에는 각각 상기 감시단자(V-), 상기 제2 FET의 일단자(S2), 및 전압인가단자(VDD)가 연결될 수 있다.
한편, 본 발명의 다른 관점에 따른 배터리 보호 IC 장치는, 보호 IC, 제1 FET, 및 제2 FET를 포함하는 칩 및 상기 칩과 분리되어 있는 제1 도전패드 및 제2 도전패드가 배치되어 있는 베이스기판; 및 션트저항(Rshunt)을 포함할 수 있다.
이때, 상기 션트저항의 일단부는 상기 칩 상에 존재하는 과전류감지단자(Rsense)에 직접 연결되고, 상기 션트저항의 타단부는 상기 칩 상에 존재하는 접지기준단자(VSS)에 상기 제1 도전패드를 거쳐 연결되며, 상기 제1 도전패드와 상기 제2 도전패드는 베이스기판에 배치되어 있는 복수 개의 도전형 영역이 결합된 형태를 갖도록 되어 있을 수 있다.
이때, 상기 션트저항은 복수 개의 제1 와이어로 구성되며, 상기 제1 도전패드는 상기 복수 개의 제1 와이어를 접합하기에 충분한 면적을 가지고 있을 수 있다. 그리고 상기 제2 FET의 일단자(S2)는 복수 개의 제2 와이어를 통해 상기 제2 도전패드에 연결되며, 상기 제2 도전패드는 상기 복수 개의 제2 와이어를 접합하기에 충분한 면적을 가지고 있을 수 있다.
본 발명에 따르면, 큰 크기의 션트저항을 별도로 구비하지 않고 와이어를 이용하여 상기 션트저항의 역할을 대신하도록 구성됨으로써 배터리 보호 IC의 소형화 및 원가 절감이 가능할 수 있다.
또한, 길이가 긴 와이어 부분을 제거함으로써 와이어 스윕에 의한 불량 발생 가능성을 저감시킬 수 있다. 또한, 와이어 본딩을 위한 도전패드를 별도로 제공함으로써, 본딩을 위한 공간을 확보함으로써 공정 불량의 발생 빈도를 저감시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 배터리 보호회로를 나타낸다.
도 2는 본 발명의 비교 실시예에 따른 배터리 보호 IC 장치를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 배터리 보호 IC 장치의 구조를 나타낸다.
도 4는 도 3에 도시한 배터리 보호 IC 장치를 변형한, 본 발명의 다른 실시예에 따른 배터리 보호 IC 장치를 설명하기 위한 도면이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
도 1은 본 발명의 일 실시예에 따른 배터리 보호회로(100)를 나타낸다.
도 1에 도시된 바와 같이, 배터리 보호회로(100)는 배터리 셀에 연결되기 위한 단자들(B+,B-), 충전시에는 충전기에 연결되고, 방전시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 단자들(P+,P-)을 구비한다.
이때, 배터리 보호회로(100)는 제1 FET(FET1)와 제2 FET(FET2), 프로텍션 IC(120), 저항(R1, R2), 션트저항(Shunt Resistor)(Rshunt), 및 커패시터(C1) 간의 연결구조를 가질 수 있다.
제1 FET(FET1)과 상기 제2 FET(FET2)는 드레인 공통 구조를 가지며, 하나의 칩 안에 드레인 공통구조의 제1 FET(FET1)와 제2 FET(FET2)가 내장된 듀얼 FET 칩(110)의 형태로 구비될 수 있다. 이때, 제1 FET(FET1)의 소스단자(S1)는 상기 션트저항(Rshunt)과 연결되고, 상기 제2 FET(FET2)의 소스단자(S2)는 제2 저항(R2)과 연결될 수 있다.
프로텍션 IC(120)는 전압인가단자(VDD단자), 접지기준단자(VSS), 감지단자(V-), 방전차단신호 출력단자(DO), 충전차단신호 출력단자(CO), 및 과전류감지단자(Rsense)를 구비할 수 있다.
전압인가단자(VDD)는 제1 저항(R1)을 통하여 배터리의 (+)단자(B+)와 연결되고 제1 노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 단자일 수 있다.
접지기준단자(VSS)는 전압인가단자(VDD), 프로텍션IC(120) 내부의 동작전압에 대한 기준이 되는 단자일 수 있다.
감지단자(V-)는 충방전 및 과전류의 유입 상태를 감지하는 단자이며, 과전류감지단자(Rsense)는 과전류가 유입되는 상태를 상기 감시단자(V-)의 경우보다 더 정밀하게 감지하기 위한 단자일 수 있다.
방전차단신호 출력단자(DO)는 과방전 상태에서 제1 FET(FET1)를 오프(OFF)시키기 위한 단자이며, 충전차단신호 출력단자(CO)는 과충전 상태에서 제2 FET(FET2)를 오프시키기 위한 단자일 수 있다.
프로텍션 IC(120)는 상기 과전류감지단자(Rsense)를 통하여 상기 션트저항(Rshunt)의 전압 값을 감지하도록 되어 있을 수 있다. 이때, 과전류가 감지되는 경우, 충전 및 방전 과전류를 차단하게 된다. 상기 과전류감지단자(Rsense)를 통한 차단방식은 상기 감지단자(V-)를 통해 감지된 값을 이용하는 차단하는 방식과 동일하게 설정될 수 있다.
배터리 보호회로(100)에서 배터리 방전 시, 과방전 상태에 이르게 되면 프로텍션 IC(120)의 DO 단자는 로우(Low)-상태가 되어 제1 FET(FET1)를 오프시키도록 되어 있다. 반대로 과충전 상태에 이르게 되면 CO 단자가 로우-상태가 되어 제2 FET(FET2)를 오프시키도록 되어 있다. 그리고 과전류가 흐르는 경우, 충전 시에는 제2 FET(FET2)를 오프시키도록 되어 있으며, 방전 시에는 제1 FET(FET1)를 오프시키도록 구성되어 있다.
프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 및 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(Spec)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 션트저항(Rshunt)은 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 상기 접지기준단자(VSS) 사이에 연결되는 구조를 가질 수 있다. 또한, 상기 션트저항(Rshunt)은 접지기준단자(VSS)와 상기 제1 FET의 소스단자(S1) 사이에 연결되는 구조를 가질 수 있다. 이때, 상기 션트저항(Rshunt)의 저항 값은 대략 10~30mΩ이 사용될 수 있다. 이때, 상기 션트저항(Rshunt)은 센서 저항(sens resistor)으로도 불리며, 온도변화 등의 외부환경 변화에도 저항 값이 일정하게 유지되는 저항소자일 수 있다. 따라서 상기 션트저항(Rshunt) 및 상기 과전류감지단자(Rsense)를 더 구비함에 따라, 종래의 경우보다 과전류의 차단범위를 일정하게 할 수 있으며, 보다 고정밀한 차단이 가능해지는 것이다.
상기 제1 저항(R1)과 상기 커패시터(C1)는 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 제1 저항(R1)은 배터리의 전원 공급노드인 제1 노드(n1)와 프로텍션 IC(120)의 상기 전압인가단자(VDD) 사이에 연결되도록 되어 있다. 그리고 상기 커패시터(C1)는 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 기준 단자(VSS) 사이에 연결되도록 되어 있다. 이때, 제1 저항(R1)의 값을 크게 하면 전압 검출 시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 제1 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정되어야 한다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 제1 저항(R1)과 제2 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 제2 저항(R2)은 프로텍션 IC(120)의 V- 단자와 상기 제2 FET(FET2)의 소스단자(S2)가 연결된 제2 노드(n2) 사이에 연결된다. 제1 저항(R1)과 제2 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 제1 저항(R1)과 제2 저항(R2)의 저항 값의 합은 1KΩ 보다 크게 설정된다. 그리고 제2 저항(R2)의 값이 너무 크다면 과충전 차단 후에 복귀가 일어나지 않을 수 있으므로, 제2 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정될 수 있다.
도 2는 실시예에 따른 배터리 보호 IC 장치(200)를 나타낸다.
도 2에 도시한 바와 같이, 배터리 보호 IC 장치(200)는 칩 적층을 위한 칩 영역(102)과 상기 칩 영역(102)의 가장자리 부위에 서로 이격되어 배치되는 복수 개의 도전형 영역들(10, 20, 30, 40, 50, 60)을 구비하는 베이스 기판(101)에 듀얼 FET 칩(110), 프로텍션(Protection) IC(120), 션트저항(Shunt Resistor)(Rshunt)이 배치되는 구조를 가질 수 있다.
베이스 기판(101)의 칩 영역(102)에는 공통 드레인 구조의 제1 FET(FET1) 및 제2 FET(FET2)를 내장한 듀얼 FET 칩(110)이 배치될 수 있다. 듀얼 FET 칩(110)은 제1 FET(FET1)의 게이트단자(G1) 및 소스단자(S1)와 제2 FET(FET2)의 게이트 단자(G2) 및 소스단자(S1)를 상부에 구비한 구조를 가질 수 있다.
이때, 베이스 기판(101)은 리드프레임(Leadframe), 인쇄회로기판(Printed Circuit Board), 및 연성회로기판(Flexible Printed Circuit Board) 중에서 선택된 어느 하나가 사용될 수 있으며, 이외에 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 잘 알려진 기판들도 사용이 가능할 수 있다.
그리고 듀얼 FET 칩(110)의 상부면에 적층되는 방식으로, 프로텍션 IC(120)가 배치될 수 있다. 즉, 프로텍션 IC(120)는 듀얼 FET 칩(110) 상의 소스단자(S1, S2) 및 게이트 단자(G1, G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치될 수 있다. 이때, 프로텍션 IC(120)과 듀얼 FET 칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다.
통상적으로 듀얼 FET 칩(110)의 사이즈가 프로텍션 IC(120)보다는 크기 때문에, 듀얼 FET 칩(110)의 상부에 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 듀얼 FET 칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(101)을 통하여 방열을 하는 것도 가능하므로, 듀얼 FET 칩(110)은 상기 베이스 기판(101)에 가장 인접 배치되는 것이 유리할 것이다.
프로텍션 IC(120)의 방전차단신호 출력단자(DO)는 제1 FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 프로텍션 IC(120)의 충전차단신호 출력단자(CO)는 상기 제2 FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.
그리고 상기 복수의 도전형 영역들(10, 20, 30, 40, 50, 60)은 제1 도전형 영역 내지 제6 도전형 영역(10, 20, 30, 40, 50, 60)을 포함하며 칩영역(102)의 가장자리부분에 서로 이격되어 배치될 수 있다. 예컨대, 칩영역(102)의 우측 영역에는 제1 도전형 영역 내지 제3 도전형 영역(10, 20, 30)이 배치되고, 칩영역(102)의 좌측 영역에는 제4 도전형 영역 내지 제6 도전형 영역(40, 50, 60)이 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다. 제1 도전형 영역 내지 제6 도전형 영역(10, 20, 30, 40, 50, 60)은 와이어 연결이나 상기 션트저항(Rshunt)의 배치가 용이하도록 그 위치나 크기 또는 형상이 다양하게 변경 가능하다.
제1 도전형 영역(10)은 프로텍션 IC(120)의 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 베이스기판(101)의 외부로 돌출되어 배터리 IC 장치(100)의 제1 외부연결단자(1)를 구성할 수 있다.
제2 도전형 영역(20)은 상기 제2 FET(FET2)의 소스단자(S2)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 베이스기판(101)의 외부로 돌출되어 배터리 IC 장치(100)의 제2 외부연결단자(2)를 구성할 수 있다.
제3 도전형 영역(30)은 프로텍션 IC(120)의 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 베이스기판(101)의 외부로 돌출되어 배터리 IC 장치(100)의 제3 외부연결단자(3)를 구성할 수 있다.
제4 도전형 영역(40)은 프로텍션 IC(120)의 접지기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 베이스기판(101)의 외부로 돌출되어 배터리 IC 장치(100)의 제4 외부연결단자(4)를 구성할 수 있다.
제5 도전형 영역(50)은 제1 FET(FET1)의 소스단자(S1)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 베이스기판(101)의 외부로 돌출되어 배터리 IC 장치(100)의 제5 외부연결단자(5)를 구성할 수 있다.
제6 도전형 영역(60)은 프로텍션 IC(120)의 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 베이스기판(101)의 외부로 돌출되어 배터리 IC 장치(100)의 제6 외부연결단자(6)를 구성할 수 있다.
이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러 개의 와이어를 통해 연결하는 것도 가능하다.
상기 션트저항(Rshunt)은 제4 도전형 영역(40)에 구성된 제4 외부연결단자(4)와 제6 도전형 영역(60)에 구성된 제6 외부연결단자(6) 사이를 연결하도록 배치될 수 있다. 이때, 제4 도전형 영역(40)과 제6 도전형 영역(60) 사이는 상기 션트저항(Rshunt)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(Rshunt)의 사이즈도 조절될 수 있다.
그러나 상술한 구성에 따르면, 별도로 큰 크기의 션트저항(Rshunt)이 포함되어야만 하며, 이에 따라, 충, 방전 과전류 보호 동작을 수행할 수 있다. 따라서 배터리 보호회로의 면적이 커지게 된다. 이때, 별도로 큰 크기의 션트저항(Rshunt)이 포함된 배터리 보호회로는 소형화와 원가 절감이 어렵다는 단점이 있다. 또한 길이가 긴 와이어를 사용함에 따라 와이어 스윕(Wire sweep)에 의한 불량 발생 가능성이 높다는 단점이 있다.
이를 해결하기 위해, 본 발명에서는 션트저항(Rshunt)을 대체할 수 있는 와이어를 이용한 배터리 보호 IC 장치를 제공하고자 한다.
이하, 도 3을 참고하여 본 발명의 일 실시예에 따른 배터리 보호 IC 장치(300)에 대해 설명한다.
도 3은 본 발명의 일 실시예에 따른 배터리 보호 IC 장치(300)를 나타낸다.
도 3에 도시한 배터리 보호 IC 장치(300)는, 도 2에 도시한 바와 같이, 칩 영역(102)과 복수 개의 도전형 영역들(10, 20, 30, 41)을 구비하는 베이스 기판(101)에 듀얼 FET 칩(110), 프로텍션 IC(120), 션트저항(Rshunt)이 배치되는 구조를 가질 수 있다. 이때, 듀얼 FET 칩(110) 및 프로텍션 IC(12)의 구성 및 역할은 도 2에서 상술한 바와 동일한 구성을 가지며 그에 따른 역할 또한 동일할 수 있다. 이때, 복수 개의 도전형 영역들(10, 20, 30, 41)은 복수 개의 도전형 영역들(10, 20, 30, 41) 각각의 일부가 베이스기판(101)의 외부로 돌출되어 구성된 제1 내지 제4 외부연결단자(1, 2, 3, 4)를 구성할 수 있다.
이때, 본 발명의 실시예에서, 도전형 영역(10, 20, 30, 41)은 '도전패드'라는 용어로 지칭될 수도 있다. 또는, 도전형 영역(10, 20, 30, 41)과 도전형 영역(10, 20, 30, 41) 각각의 일부가 베이스기판(101)의 외부로 돌출되어 구성된 외부연결단자(1, 2, 3, 4)를 모두 포함하여 '도전패드'라는 용어로 지칭할 수도 있다.
이때, 도 3을 도 2와 비교하여 설명하면, 도 2에 도시한 배터리 보호 IC 장치(200)에서는, 베이스기판(101)의 외부로 돌출되어 구성되어 있는 제4 외부연결단자(4)와 제6 외부연결단자(6) 사이에 연결되어 있는 별도의 션트저항(Rshunt)을 구비하도록 되어 있다. 그리고 복수 개의 도전형 영역들(10, 20, 30, 40, 50, 60)이 프로텍션 IC(120)에 구비되어 있는 단자들(V-, S2, VDD, VSS, S1, Rsense)과 각각 연결되는 구조를 가질 수 있다.
반면, 도 3에 도시한 배터리 보호 IC 장치(300)에서는, 기존의 내부적으로 본딩(Bonding)되어 있는 와이어(71)의 도선 저항을 이용하여 상기 션트저항을 대신하도록 되어 있을 수 있다.
도 3에 도시한 바와 같이, 복수 개의 도전형 영역들(10, 20, 30, 41) 중 제4 도전형 영역(41)은 제1 FET(FET1)의 소스단자(S1)와 복수 개(ex: 4개)의 와이어(71)를 통해 전기적으로 연결될 수 있다. 이때, 제4 도전형 영역(41)은 복수 개의 와이어(71)를 접합하기에 충분한 면적을 가지고 있을 수 있다. 또한 제4 도전형 영역(41)은 프로텍션 IC(120)의 접지기준단자(VSS)와 제1 와이어(72)를 통해 전기적으로 연결될 수 있다. 그리고 제1 FET(FET1)의 소스단자(S1)는 프로텍션 IC(120)의 과전류감지단자(Rsense)와 제2 와이어(73)를 통해 전기적으로 연결될 수 있다. 이때, 복수 개의 와이어(71), 제1 와이어(72), 및 제2 와이어(73)는 배선을 이용하여 구현될 수도 있다.
이와 같은 구성에 따라, 복수 개의 와이어(71)가 상기 션트저항의 역할을 수행할 수 있다. 즉, 상기 션트저항의 역할을 하는 복수 개의 와이어(71)의 일단부는 칩영역(102)에 배치된 프로텍션 IC(120)에 존재하는 상기 과전류감지단자(Rsense)에 직접 연결되고, 복수 개의 와이어(71)의 타단부는 프로텍션 IC(120)에 존재하는 상기 접지기준단자(VSS)에 제4 도전형 영역(41)을 거쳐 연결되는 형태를 가질 수 있다. 이때, 상기 과전류감지단자(Rsense)와 제1 FET(FET1)의 소스단자(S1)는 전기적으로 단락되어 있으며, 복수 개의 와이어(71)의 일단부는 제1 FET(FET1)의 소스단자(S1)에 직접 연결될 수 있다. 이때, 제1 FET(FET1)의 소스단자(S1)는 복수 개의 와이어(71)를 접합하기에 충분한 면적을 가지고 있을 수 있다.
이때, 도 2에 도시된 제5 도전형 영역(50)과 제6 도전형 영역(60)은, 도 3에 따른 배터리 보호 IC 장치(300)에서는 불필요한 구성이므로 제5 도전형 영역(50) 및 제6 도전형 영역(60)에 각각 구성되어 있는 제5 외부연결단자(5) 및 제6 외부연결단자(6)는 제거될 수 있다.
또한, 도 2에서는 제4 외부연결단자(4)와 제6 외부연결단자(6) 사이에 큰 크기의 별도의 션트저항(Rshunt)이 연결되어 있는 구성을 갖는 반면, 도 3에서는 기존의 내부적으로 본딩된 와이어의 도선 저항을 이용하여 상기 션트저항의 역할을 대신하도록 구성되어 있으므로 소형화 및 원가 절감이 가능할 수 있다는 장점이 있다. 또한, 길이가 긴 와이어 부분을 제거함으로써 와이어 스윕에 의한 불량 발생 가능성을 저감시킬 수 있다.
한편, 도 4를 참고하여 본 발명의 다른 실시예에 따른 배터리 보호 IC 장치(400)에 대해 설명한다.
도 4는 도 3에 도시한 배터리 보호 IC 장치(300)을 변형한, 본 발명의 다른 실시예에 따른 배터리 보호 IC 장치(400)를 설명하기 위한 도면이다.
도 4에 도시한 배터리 보호 IC 장치(400)는 도 3에 도시한 배터리 보호 IC 장치(300)의 구성요소 및 각 구성요소의 역할이 동일할 수 있다.
다만, 도 4에 도시한 배터리 보호 IC 장치(400)에서는 제2 도전형 영역(22)이 복수 개(ex: 2개)의 도전형 영역이 결합된 형태일 수 있으며, 제4 도전형 영역(42)이 복수 개의 도전형 영역이 결합된 형태일 수 있다.
이때, 제2 도전형 영역(22)은 제2 FET(FET2)의 소스단자(S2)에 복수 개(ex: 4개)의 와이어 또는 배선을 통해 전기적으로 연결될 수 있다. 그리고 제4 도전형 영역(42)은 제1 FET(FET1)의 소스단자(S1)에 복수 개(ex: 4개)의 와이어(또는 배선)(71)를 통해 전기적으로 연결될 수 있다.
이때, 제4 도전형 영역(42)과 제1 FET(FET1)의 소스단자(S1) 사이에 연결되는 복수 개의 와이어(71)는, 도 3에서 설명한 바와 같이, 상기 션트저항(Rshunt)의 역할을 하도록 되어 있을 수 있다.
도 4와 같은 구성에 따라, 와이어(71)가 본딩되는 부분의 공간을 확보함으로써 공정 불량 발생 빈도를 저감시킬 수 있다. 또한, 기존의 내부적으로 본딩(Bonding)된 와이어의 도선 저항을 이용하여 상기 션트저항의 역할을 대신하도록 구성되어 있으므로 소형화 및 원가 절감이 가능할 수 있다는 장점이 있다. 또한, 길이가 긴 와이어 부분을 제거함으로써 와이어 스윕에 의한 불량 발생 가능성을 저감시킬 수 있다.
상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.

Claims (9)

  1. 보호 IC(120)과 제1 FET(FET1)를 포함하는 칩 영역(102), 및 상기 칩 영역과 분리되어 있는 제4 도전형 영역(41)이 배치되어 있는 베이스기판(101); 및
    션트저항(Rshunt)(71)
    을 포함하며,
    상기 보호 IC에 형성된 접지기준단자(VSS)는, 상기 제4 도전형 영역(41)에 제1 와이어(72)를 통해 직접 연결되어 있고,
    상기 보호 IC에 형성된 과전류감지단자(Rsense)는, 상기 제1 FET의 일단자(S1)에 제2 와이어(73)를 통해 직접 연결되어 있으며,
    상기 션트저항의 일단부 및 타단부는 각각, 상기 제1 FET의 일단자(S1) 및 상기 제4 도전형 영역(41)에 접합되어 있는,
    배터리 보호 IC 장치.
  2. 제1항에 있어서, 상기 제4 도전형 영역(41)에는, 상기 보호 IC에 형성된 전압인가단자(VDD)와 상기 제4 도전형 영역(41) 사이에 연결되는 커패시터(C1)가 더 연결되도록 되어 있는, 배터리 보호 IC 장치.
  3. 제1항에 있어서, 상기 션트저항은 복수 개의 와이어로 구성되는, 배터리 보호 IC 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 베이스기판에는 상기 칩 영역과 분리되어 있는 제1 도전형 영역(10), 제2 도전형 영역(20), 및 제3 도전형 영역(30)이 더 배치되어 있으며,
    상기 칩 영역에는 제2 FET(FET2)가 더 배치되어 있고,
    상기 제1 도전형 영역(10)에는 상기 보호 IC에 형성된 감지단자(V-)가 연결되어 있고,
    상기 제2 도전형 영역(20)에는 상기 제2 FET의 일단자(S2)가 연결되어 있고,
    상기 제3 도전형 영역(30)에는 상기 보호 IC에 형성된 전압인가단자(VDD)가 연결되어 있는,
    배터리 보호 IC 장치.
  7. 보호 IC(120), 제1 FET(FET1), 및 제2 FET(FET2)를 포함하는 칩 영역(102), 및 상기 칩 영역과 분리되어 있는 제4 도전형 영역(41) 및 제2 도전형 영역(20)이 배치되어 있는 베이스기판(101); 및 션트저항(71)을 포함하며,
    상기 보호 IC에 형성된 접지기준단자(VSS)는, 상기 제4 도전형 영역(41)에 제1 와이어(72)를 통해 직접 연결되어 있고,
    상기 보호 IC에 형성된 과전류감지단자(Rsense)는, 상기 제1 FET의 일단자(S1)에 제2 와이어(73)를 통해 직접 연결되어 있으며,
    상기 션트저항의 일단부 및 타단부는 각각, 상기 제1 FET의 일단자(S1) 및 상기 제4 도전형 영역(41)에 접합되어 있고,
    상기 제2 FET의 일단자(S2)는 복수 개의 다른 와이어를 통해 상기 제2 도전형 영역(20)에 직접 연결되는,
    배터리 보호 IC 장치.
  8. 제7항에 있어서, 상기 션트저항은 복수 개의 와이어로 구성된, 배터리 보호 IC 장치.
  9. 삭제
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