KR101288059B1 - 배터리 보호회로의 패키지 모듈 - Google Patents

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Abstract

본 발명은 배터리 보호회로의 패키지 모듈에 관한 것으로, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과; 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다. 본 발명에 따르면, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 팩의 구성이 용이하고 소형화 및 집적화가 가능하다.

Description

배터리 보호회로의 패키지 모듈{Package module of battery protection circuits}
본 발명은 배터리 보호회로의 패키지 모듈에 관한 것으로, 보다 구체적으로는, 소형화가 가능하고, 배터리 팩 또는 배터리 캔에 용이하게 장착가능한 배터리 보호회로의 패키지 모듈에 관한 것이다.
일반적으로 휴대폰, PDA 등의 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
이러한 종래의 보호회로는 인쇄회로기판(PCB)에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지는 것이 일반적이다. 그러나 이러한 종래의 보호회로는 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있다는 문제점이 있다.
또한, 상기 보호회로의 배터리 팩에의 장착시 별도의 작업이 필요하고, 보호회로를 장착 후에, 별도의 배선이나 와이어 본딩 또는 PCB 기판의 패턴 또는 PCB 기판의 노출된 단자를 통해 외부 연결단자나 내부연결단자들과 연결시켜 줘야 하는 등 작업이 복잡하다는 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 다른 목적은 집적화 및 소형화에 유리한 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 또 다른 목적은 배터리 팩이나 배터리 캔에의 장착이 용이한 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 또 다른 목적은 패키지 모듈 제조에서 공정단순화를 이룰 수 있는 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과; 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다.
상기 보호회로영역은, 상기 제2FET칩이 배치되기 위한 제2FET영역, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 배치되기 위한 IC영역, 및 상기 제1FET 칩이 배치되기 위한 제1FET영역의 순차적 배치구조를 가질 수 있다.
상기 배터리 보호회로의 패키지 모듈은, 상기 IC영역에 구비되어 상기 프로텍션(protection) IC가 장착되는 제1다이패드와; 상기 제1FET영역에 구비되어 상기 제1FET칩이 장착되는 제2다이패드와; 상기 제2FET영역에 구비되어 상기 제2FET칩이 장착되는 제3다이패드와; 상기 수동소자영역에 구비되어 상기 복수의 수동소자들 각각이 적어도 두 개의 도전성 라인들 사이에 배치되도록, 복수의 도전성 라인들을 구성하는 제1 내지 제7 수동소자용 리드와; 상기 외부연결단자 영역에 구비되어 상기 복수의 외부연결단자들을 구성하는 제1 내지 제3외부연결단자용 리드와; 상기 복수의 외부연결단자용 리드들 중 제1외부연결단자용 리드에서 연장되어 구성되며, 상기 제1내부연결단자 영역에 구비되어 상기 제1내부연결단자를 구성하는 제1내부연결단자용 리드와; 상기 제2내부연결단자 영역에 구비되어 상기 제2내부연결단자를 구성하는 제2내부연결단자용 리드를 구비하는 리드프레임 구조를 가질 수 있다.
상기 제2다이패드와 상기 제3다이패드는 별도의 도전성 플레이트(plate)를 이용한 점(spot) 용접에 의해 서로 전기적으로 연결될 수 있다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 제2수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2수동소자용 리드는 상기 프로텍션 IC에서 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 제3수동소자용 리드는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제5수동소자용 리드는 상기 제2FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS), 상기 제3수동소자용 리드, 및 상기 제2내부연결단자용 리드와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 소오스 단자는 상기 제5수동소자용 리드 및 상기 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 게이트 단자는 상기 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치될 수 있다.
상기 보호회로 영역에는, 상기 제1FET영역 및 상기 제2내부연결단자영역에 인접되는 퓨즈영역이 더 구비되며, 상기 퓨즈영역에는 퓨즈연결용 리드가 구비될 수 있다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 제2수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2수동소자용 리드는 상기 프로텍션 IC에서 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 제3수동소자용 리드는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 제5수동소자용 리드는 상기 제2FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS), 상기 제3수동소자용 리드, 및 상기 퓨즈 연결용 리드와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 소오스 단자는 상기 제5수동소자용 리드 및 상기 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 게이트 단자는 상기 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고, 상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고, 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 리드와 상기 제2내부연결단자용 리드 사이에 배치될 수 있다.
상기 보호회로영역, 상기 외부연결단자영역, 상기 제1내부연결단자영역 및 제2내부연결단자영역은, PCB 기판, 세라믹 기판 및 플라스틱 기판 중에서 선택된 어느 하나의 베이스 기판 상에 배치되는 구조를 가지며, 상기 보호회로영역은, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역, 상기 제2FET칩이 배치되기 위한 제2FET영역, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 배치되기 위한 IC영역, 상기 제1FET 칩이 배치되기 위한 제1FET영역의 순차적 배치구조를 가지며, 상기 제1FET영역 및 상기 제2FET 영역은 상기 IC영역을 중앙에 두고 상기 IC 영역을 감싸는 형태로 서로 연결되는 배치구조를 가질 수 있다.
상기 보호회로 영역에는, 상기 제1FET영역 및 상기 제2내부연결단자영역에 인접되며, PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)의 연결을 위한 퓨즈영역이 더 구비될 수 있다.
상기 외부연결단자영역에는 제1 내지 제3 외부연결단자가 배치되고, 상기 제1내부연결단자영역에는 제1외부연결단자에서 연장되어 구성되는 제1내부연결단자가 배치되고, 상기 제2내부연결단자영역에는 제2내부연결단자가 배치되고, 상기 수동소자영역에는 상기 외부연결단자영역, 상기 보호회로영역 및 상기 제2내부연결단자영역 중에서 선택된 적어도 하나의 영역까지 연장되도록 형성된 제1 내지 제6의 도전성 라인이 배치되고, 상기 제1FET영역 및 상기 제2FET 영역에는 상기 IC영역을 중앙에 두고 상기 IC영역을 감싸는 도넛형상을 가지는 하나의 도전성 패드가 배치되거나 상기 IC 영역을 사이에 두고 서로 대칭되며 전기적으로 서로 연결되어 도넛형상을 이루는 두 개의 도전성패드가 배치되고, 상기 퓨즈영역에는 퓨즈연결용 도전성 라인이 배치되는 구조를 가질 수 있다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET 칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 상기 제2FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET 칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 상기 IC영역까지 연장되어 배치되는 제3도전성라인과 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 상기 IC영역까지 연장되어 배치되는 제6도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고, 제1도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어 상기 제1외부연결단자와 전기적으로 연결되고, 제2도전성 라인은 상기 수동소자영역에서 상기 퓨즈영역의 상기 퓨즈연결용 도전성 라인과 전기적으로 연결되도록 연장 배치되고, 제3도전성 라인은 상기 수동소자영역에서 상기 IC영역까지 연장배치되어, 상기 전압인가 단자(VDD)와 전기적으로 연결되고, 제4도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어 제2외부연결단자와 전기적으로 연결되고, 제5도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어, 상기 제2FET칩의 소오스단자 및 제3외부연결단자와 전기적으로 연결되고, 제6도전성 라인은 상기 수동소자영역에서 상기 IC영역까지 연장되어 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고, 상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS) 및 상기 퓨즈 연결용 도전성라인과 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩의 소오스 단자는 상기 제5도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고, 상기 복수의 수동소자들 중 제1저항은 상기 제1도전성 라인과 상기 제3도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제5도전성 라인과 상기 제6도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제2도전성 라인과 상기 제3도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제2도전성 라인과 상기 제5도전성 라인 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고, 배터리 팩의 과전류 억제를 위한 PTC소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 도전성라인과 상기 제2내부연결단자 사이에 배치될 수 있다.
상기 배터리 보호회로의 패키지 모듈은, 베어셀이 내장되며 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 배터리 캔과, 상기 배터리캔의 상부면에 결합되고, 상기 복수의 외부연결단자들이 외부에 노출되도록 하는 외부연결단자용 관통홀들을 가지는 상부케이스 사이에 배치되어 배터리 팩을 구성할 수 있다.
상기 배터리 보호회로의 패키지 모듈은, 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 상기 배터리 캔과 결합되어 배터리 팩을 형성하며, 하부면에 노출된 상기 제1내부연결단자 및 상기 제2내부연결단자가 상기 배터리 캔의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가질 수 있다.
상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자 중에서 선택된 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부가 도금될 수 있다.
상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질일 수 있다.
본 발명에 따르면, 리드프레임 구조나, PCB, 세라믹 및 플라스틱 등의 베이스 기판을 이용하여 배터리 보호회로를 구성하는 복수의 수동소자들, 칩들, 외부연결단자들, 내부연결단자들을 하나의 패키지 모듈로 구성이 가능하므로, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 캔에의 장착이 편리하고, 소형화에 유리한 장점이 있다.
도 1은 본 발명에 따른 배터리 보호회로의 패키지 모듈 구성을 위한 배터리 보호회로의 회로도이다.
도 2는 본 발명의 제1실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 3은 도 2의 패키지 모듈의 외형을 나타낸 것이다.
도 4는 본 발명의 제2실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 5는 도 4의 패키지 모듈의 외형을 나타낸 것이다.
도 6은 도전성 플레이트를 이용한 점 용접 과정을 설명하기 위한 도면이다.
도 7은 도 3 또는 도 5의 패키지 모듈의 배터리 캔과의 결합과정을 나타낸 것이다.
도 8은 본 발명의 실시예들에 따른 패키지 모듈이 장착된 배터리 팩의 외형을 나타낸 것이다.
도 9는 본 발명의 제3실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 10은 본 발명의 제4실시예에 따른 패키지 모듈의 내부 배치구조를 나타낸 것이다.
도 11은 도 10의 패키지 모듈의 외형을 나타낸 것이다.
도 12는 도 11의 패키지 모듈의 배터리 캔과의 결합과정을 나타낸 것이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 본 발명에 따른 배터리 보호회로의 패키지 모듈 구성을 위한 배터리 보호회로의 회로도를 나타낸 것이다.
도 1에 도시된 바와 같이, 본 발명에 따른 배터리 보호회로(500)는 배터리 셀에 연결되기 위한 제1 및 제2내부연결단자(B+,B-), 충전시에는 충전기에 연결되고, 방전시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 제1 내지 제3 외부연결단자들(P+,CF,P-)을 구비한다. 여기서 제1 내지 제3 외부연결단자들(P+,CF,P-) 중 제1외부연결단자(P+) 및 제3외부연결단자(P-)는 전원공급을 위한 것이고 나머지 하나의 외부연결단자인 제2외부연결단자(CF)는 배터리 셀 용량 측정 및 ESD(Electrostatic Discharge), 서지(surge) 보호를 위한 보호단자로서 기능한다.
그리고 상기 배터리 보호회로(500)는 두개의 FET칩들(FET1, FET2), 프로텍션 IC(120), 저항(R1,R2,R3), 배리스터(varistor)(V1), 및 커패시터(C1,C2)의 연결구조를 가진다.
상기 두개의 FET칩들(FET1, FET2)은 드레인 단자들이 전기적으로 서로 연결되어 있는 제1FET칩(FET1)과 제2FET칩(FET2)으로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리의 (+)단자인 제1내부연결단자(B+)와 연결되고 제1노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 및 과전류 상태를 감지하기 위한 감지단자(V-단자), 과방전 상태에서 제1FET(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제2FET(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)를 갖는다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드(n1)와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
여기서 제1노드(n1)는 제1내부연결단자(B+)와 제1외부연결단자(P+)에 연결되어 있다.
저항(R1)을 크게 하면 전압 검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2FET칩(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
커패시터(C2)는 상기 제2노드(n2)(또는 제3외부연결단자(P-))와 상기 제1FET(FET1)의 소오스 단자(S1)(또는 VSS 단자, 제2내부연결단자(B-)) 사이에 연결되는 구조를 가진다. 커패시터(C2)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다.
그리고 저항(R3) 및 배리스터(V1)는 ESD(Electrostatic Discharge), 서지(surge) 보호를 위한 소자들로써, 서로 병렬연결되는 구조로 제2외부연결단자(CF)와 상기 제2노드(n2)(또는 제3외부연결단자(P-)) 사이에 연결 배치된다. 상기 배리스터(V1)는 과전압 발생시 저항이 낮아지는 소자로, 과전압이 발생되는 경우 저항이 낮아져 과전압으로 인한 회로손상 등을 최소화할 수 있다.
본 발명에서는 외부연결단자들(P+,P-,CF), 내부연결단자(B+,B-)를 포함하여 도 1의 배터리 보호회로(500)를 패키징하여 구성한 배터리 보호회로의 패키지 모듈을 구현하고 있다. 이하 설명한다.
도 2는 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 리드프레임 구조를 가지는 경우를 도시한 것이다.
도 2의 (a)는 상기 프로텍션 IC, 두 개의 FET칩들 및 수동소자들이 배치되기 전의 리드프레임 구조를 나타낸 것이고, 도 3의 (b)는 상기 프로텍션 IC, 두 개의 FET칩들 및 수동소자들이 배치된 이후의 리드프레임 구조를 나타낸 것이다.
도 2의 (a)에 도시된 바와 같이, 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다.
상기 보호회로영역(A3)은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A4)사이에 배치되는 것으로, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들, 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2)이 배치되는 영역이다.
상기 보호회로 영역(A3)은, 상기 제2FET칩(FET2)이 배치되기 위한 제2FET영역(A31), 상기 복수의 수동소자들이 배치되는 수동소자영역(A32), 상기 프로텍션 IC가 배치되기 위한 IC영역(A33), 및 상기 제1FET칩(FET1)이 배치되기 위한 제1FET영역(A34)의 순차적 배치구조를 가질 수 있다.
예를 들어, 상기 외부연결단자영역(A2)에서 우측으로 인접하여 상기 제2FET영역(A31), 상기 제2FET영역(A31)에 우측으로 인접하여 상기 수동소자영역(A32), 상기 수동소자영역(A32)에 우측으로 인접하여 상기 IC영역(A33), 상기 IC 영역(A33)에 우측으로 인접되고, 상기 제2내부연결단자영역(A4)에서 좌측으로 인접되도록 하여 상기 제1FET영역(A34)이 배치되는 구조를 가질 수 있다. 이외에도 다양한 배치구조를 가질 수 있음은 당연하다.
상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A4)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자로서 기능하는 제1내부연결단자용 리드(B+)와 제2내부연결단자로서 기능하는 제2내부연결단자용 리드(B-)가 각각 배치된다.
상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치된다. 예를 들어 좌에서 우로 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치될 수 있다. 이외에도 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다.
여기서 제1외부연결단자용 리드(P+)와 상기 제1내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자용 리드(B+)는 상기 제1외부연결단자용 리드(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자용 리드(P+)가 상기 제1내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.
상기 IC영역(A33)은 상기 프로텍션(protection) IC(120)가 배치되기 위한 영역으로 상기 프로텍션(protection) IC(120)가 배치되기 위한 제1다이패드(DP1)가 배치될 수 있다. 상기 프로텍션 IC(120)는 IC의 상부면에 외부연결을 위한 단자들(VDD,VSS,DO,CO,V-)이 배치되어 있다.
상기 제1FET영역(A34)은 상기 제1FET칩(FET1)이 장착 배치되기 위한 영역으로 상기 제1FET칩(FET1)이 장착 배치되기 위한 제2다이패드(DP2)가 배치될 수 있다. 상기 제1FET칩(FET1)은 게이트단자(G1) 및 소오스 단자(S1)를 상기 제1FET칩(FET1)의 상부면에 구비하는 구조를 가지고, 드레인 단자(D1)가 하부면에 구비되는 구조를 가질 수 있으며, 상기 제2다이패드(DP2)에 장착시 상기 제2다이패드(DP2)와 상기 드레인단자(D1)가 전기적으로 연결되도록 배치될 수 있다.
상기 제2FET영역(A31)은 상기 제2FET칩(FET2)이 장착 배치되기 위한 영역으로 상기 제2FET칩(FET2)이 장착 배치되기 위한 제3다이패드(DP3)가 배치될 수 있다. 상기 제2FET칩(FET2)은 게이트단자(G2) 및 소오스 단자(S2)를 상기 제2FET칩(FET2)의 상부면에 구비하는 구조를 가지고, 드레인 단자(D2)가 하부면에 구비되는 구조를 가질 수 있으며, 상기 제3다이패드(DP3)에 장착시 상기 제3다이패드(DP3)와 상기 드레인단자(D2)가 전기적으로 연결되도록 배치될 수 있다.
상기 제1다이패드 내지 제3다이패드(DP1,DP2,DP3)는 후속공정의 패키징시 외부로 노출되도록 하여 외부연결단자로서 기능하도록 할 수도 있으며, 방열특성을 개선하도록 할 수 있다.
특히 상기 제2다이패드(DP2) 및 상기 제3다이패드(DP3)는 패키징 전 또는 패키징 이후에 도전성 플레이트를 통해 전기적으로 서로 연결되어 상기 제1FET칩(FET1) 및 상기 제2FET칩(FET2)이 공통드레인 구조를 가지게 된다. 이는 도 6에서 다시 설명한다.
상기 수동소자영역(A32)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들로 구성된 제1 내지 제7 수동소자용 리드(L1,L2,L3,L4,L5,L6,L7)가 배치된다.
제1 내지 제3수동소자용 리드(L1,L2,L3) 및 제7수동소자용 리드(L7)는 상기 수동소자영역(A32)의 상부쪽에 배치되는 배치구조를 가질 수 있고, 제4 내지 제6수동소자용 리드(L4,L5,L6)는 상기 수동소자영역(A32)의 하부쪽에 배치되는 구조를 가질 수 있다.
제1수동소자용 리드(L1)는 상기 제2FET영역(A31)에 인접된 수동소자영역(A32)의 상부영역에 일정크기로 배치되고, 제2수동소자용 리드(L2)는 상기 제1수동소자용 리드(L1)에 인접하여 일정크기로 배치된다. 제3수동소자용 리드(L3)는 상기 IC영역(A33)에 인접된 수동소자영역(A32)의 상부영역에 상기 제2수동소자용 리드(L2)에 인접하여 일정크기로 배치된다. 상기 제3수동소자용 리드(L3)는 꺽임구조로 배치될 수 있다. 그리고 상기 제7수동소자용 리드(L7)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치될 수 있다.
제4수동소자용 리드(L4)는 상기 제2FET영역(A31)에 인접된 수동소자영역(A32)의 하부영역에 일정크기로 배치되고, 제5수동소자용 리드(L5)와 제6수동소자용 리드(L6)는 상기 제5수동소자용 리드(L5)가 상기 제6수동소자용 리드(L6)를 둘러싸는 형태로 상기 제4수동소자용 리드(L1)와 인접되고 상기 제4수동소자용 리드(L1)와 상기 IC영역(A33) 사이에 배치된다.
도 2의 (b)에 도시된 바와 같이, 도 2의 (a)의 배치영역에 복수의 수동소자들(R1,R2,R3,C1,C2,V1), 제1FET칩(FET1), 제2FET칩(FET2) 및 상기 프로텍션 IC(120)가 배치되고, 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다.
우선 상기 IC영역(A33)의 상기 제1다이패드(DP1) 상에 상기 프로텍션 IC(120), 상기 제1FET영역(A34)의 제2다이패드(DP2) 상에 상기 제1FET칩(FET1), 및 상기 제2FET영역(A31)의 제3다이패드(DP3) 상에 상기 제2FET칩(FET2)을 장착 배치한다.
그리고, 상기 프로텍션 IC(120)의 방전차단신호 출력단자(DO)는 상기 제1FET칩(FET1)의 게이트 단자(G1)와 와이어 본딩을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)의 충전차단신호 출력단자(CO)는 제7수동소자용 리드(L7)와 와이어 본딩을 통해 전기적으로 연결되도록 한다.
상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)의 전압인가 단자(VDD)는 제2수동소자용 리드(L2)와 와이어 본딩을 통해 전기적으로 연결되도록 한다. 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드(L6)와 와이어 본딩을 통해 전기적으로 연결되도록 한다.
그리고, 상기 제1수동소자용 리드(L1)는 상기 제1외부연결단자용 리드(P+)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2수동소자용 리드(L2)는 상기 프로텍션 IC(120)의 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제3수동소자용 리드(L3)는 상기 제1FET칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결된다.
상기 제4수동소자용 리드(L4)는 제2외부연결단자용 리드(CF)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제5수동소자용 리드(L5)는 상기 제2FET칩(FET2)의 소오스단자(S2)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제6수동소자용 리드는 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결된다.
그리고, 상기 제1FET칩(FET1)의 소오스 단자(S1)는 상기 프로텍션 IC(120)의 기준전압단자(VSS), 상기 제3수동소자용 리드(L3), 및 상기 제2내부연결단자용 리드(B-)와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩(FET2)의 소오스 단자(S2)는 상기 제5수동소자용 리드(L5) 및 상기 제3외부연결단자용 리드(P-)와 와이어 본딩을 통해 전기적으로 연결될 수 있다.
또한, 상기 제2FET칩(FET2)의 게이트 단자(G2)는 상기 제7수동소자용 리드(L7)와 와이어 본딩을 통해 전기적으로 연결될 수 있다.
상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1수동소자용 리드(L1)와 상기 제2수동소자용 리드(L2) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5수동소자용 리드(L5)와 상기 제6수동소자용 리드(L6) 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치될 수 있다.
상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제3수동소자용 리드(L3)와 상기 제5수동소자용 리드(l5) 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치될 수 있다.
상술한 배치구조를 가지는 배터리 보호회로를 몰딩하는 등의 패키징공정을 통해 도 3에 도시된 바와 같이 패키징하여 패키지 모듈(P1)을 구성하게 된다.
도 3의 (a)는 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈(P1)의 상부면을 나타낸 것이고, 도 3의 (b)는 패키지 모듈(P1)의 하부면을 나타낸 것이다.
도 3에 도시된 바와 같이, 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈(P1)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다.
여기서 패키지 모듈(P1)의 상부면에는 방열이나 기타 필요에 따라 상기 제1 내지 제3다이패드(DP1,DP2,DP3)의 하부면(상기 프로텍션 IC(120), 제1FET칩(FET1) 및 제2FET칩(FET2)이 장착된 면의 반대면)이 노출되도록 패키징될 수 있다.
도 3의 패키지 모듈(P1) 상태에서 도 6에 도시된 바와 같이, 상기 패키지 모듈(P1)의 상부면에 노출된, 상기 제2다이패드(DP2)의 하부면 및 상기 제3다이패드(DP3)의 하부면을 서로 연결하는 니켈(Ni) 등의 도전성 플레이트(plate)(CP)를 배치하고, 이들을 점 용접(spot welding) 하여 상기 제2다이패드(DP2)와 상기 제3다이패드(DP3)를 서로 전기적으로 연결하여 상기 제1FET칩(FET1)의 드레인과 상기 제2FET칩(FET2)의 드레인이 서로 전기적으로 연결되도록 할 수 있다.
도 4는 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 리드프레임 구조를 가지는 경우를 도시한 것이다.
도 4의 (a)는 상기 프로텍션 IC, 두 개의 FET칩들 및 수동소자들이 배치되기 전의 리드프레임 구조를 나타낸 것이고, 도 4의 (b)는 상기 프로텍션 IC, 두 개의 FET칩들 및 수동소자들이 배치된 이후의 리드프레임 구조를 나타낸 것이다.
도 2와 비교하는 경우에는 상기 보호회로 영역(A3)에, 상기 제1FET영역(A34) 및 상기 제2내부연결단자영역(A4) 사이에 퓨즈영역(A35)이 더 구비되고, 상기 퓨즈영역(A35)에는 퓨즈연결용 리드(L8)가 구비되는 점에 차이가 있다. 이에 따라 와이어 연결구조도 달라질 수 있다.
도 4의 (a)에 도시된 바와 같이, 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다.
상기 보호회로영역(A3)은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A4)사이에 배치되는 것으로, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들, 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2), 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)가 배치되는 영역이다.
상기 보호회로 영역(A3)은, 상기 제2FET칩(FET2)이 배치되기 위한 제2FET영역(A31), 상기 복수의 수동소자들이 배치되는 수동소자영역(A32), 상기 프로텍션 IC가 배치되기 위한 IC영역(A33), 상기 제1FET칩(FET1)이 배치되기 위한 제1FET영역(A34), 및 상기 퓨즈영역(A35)의 순차적 배치구조를 가질 수 있다.
예를 들어, 상기 외부연결단자영역(A2)에서 우측으로 인접하여 상기 제2FET영역(A31), 상기 제2FET영역(A31)에 우측으로 인접하여 상기 수동소자영역(A32), 상기 수동소자영역(A32)에 우측으로 인접하여 상기 IC영역(A33), 상기 IC 영역(A33)에 우측으로 인접되고, 상기 제2내부연결단자영역(A4)에서 좌측으로 인접되도록 하여 상기 제1FET영역(A34)이 배치되고, 상기 제1FET영역(A34)에 우측으로 인접하여 상기 퓨즈영역(A35)이 배치되는 구조를 가질 수 있다. 이외에도 다양한 배치구조를 가질 수 있음은 당연하다.
상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A4)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자로서 기능하는 제1내부연결단자용 리드(B+)와 제2내부연결단자로서 기능하는 제2내부연결단자용 리드(B-)가 각각 배치된다.
상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치된다. 예를 들어 좌에서 우로 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치될 수 있다. 이외에도 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다.
여기서 제1외부연결단자용 리드(P+)와 상기 제1내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자용 리드(B+)는 상기 제1외부연결단자용 리드(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자용 리드(P+)가 상기 제1내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.
상기 IC영역(A33)은 상기 프로텍션(protection) IC(120)가 배치되기 위한 영역으로 상기 프로텍션(protection) IC(120)가 배치되기 위한 제1다이패드(DP1)가 배치될 수 있다. 상기 프로텍션 IC(120)는 IC의 상부면에 외부연결을 위한 단자들(VDD,VSS,DO,CO,V-)이 배치되어 있다.
상기 제1FET영역(A34)은 상기 제1FET칩(FET1)이 장착 배치되기 위한 영역으로 상기 제1FET칩(FET1)이 장착 배치되기 위한 제2다이패드(DP2)가 배치될 수 있다. 상기 제1FET칩(FET1)은 게이트단자(G1) 및 소오스 단자(S1)를 상기 제1FET칩(FET1)의 상부면에 구비하는 구조를 가지고, 드레인 단자(D1)가 하부면에 구비되는 구조를 가질 수 있으며, 상기 제2다이패드(DP2)에 장착시 상기 제2다이패드(DP2)와 상기 드레인단자(D1)가 전기적으로 연결되도록 배치될 수 있다.
상기 제2FET영역(A31)은 상기 제2FET칩(FET2)이 장착 배치되기 위한 영역으로 상기 제2FET칩(FET2)이 장착 배치되기 위한 제3다이패드(DP3)가 배치될 수 있다. 상기 제2FET칩(FET2)은 게이트단자(G2) 및 소오스 단자(S2)를 상기 제2FET칩(FET2)의 상부면에 구비하는 구조를 가지고, 상기 제2FET칩(FET2)의 드레인 단자(D2)가 하부면에 구비되는 구조를 가질 수 있으며, 상기 제3다이패드(DP3)에 장착시 상기 제3다이패드(DP3)와 상기 제2FET칩(FET2)의 드레인단자(D2)가 전기적으로 연결되도록 배치될 수 있다.
상기 제1다이패드 내지 제3다이패드(DP1,DP2,DP3)는 후속공정의 패키징시 외부로 노출되도록 하여 외부연결단자로서 기능하도록 할 수도 있으며, 방열특성을 개선하도록 할 수 있다.
특히 상기 제2다이패드(DP2) 및 상기 제3다이패드(DP3)는 패키징 전 또는 패키징 이후에 도전성 플레이트를 통해 전기적으로 서로 연결되어 상기 제1FET칩(FET1) 및 상기 제2FET칩(FET2)이 공통드레인 구조를 가지게 된다. 이는 본 발명의 제1실시예의 경우에 도 6을 통해 설명한 바와 동일한 방법으로 수행될 수 있다.
상기 수동소자영역(A32)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들로 구성된 제1 내지 제7 수동소자용 리드(L1,L2,L3,L4,L5,L6,L7)가 배치된다.
제1 내지 제3수동소자용 리드(L1,L2,L3) 및 제7수동소자용 리드(L7)는 상기 수동소자영역(A32)의 상부쪽에 배치되는 배치구조를 가질 수 있고, 제4 내지 제6수동소자용 리드(L4,L5,L6)는 상기 수동소자영역(A32)의 하부쪽에 배치되는 구조를 가질 수 있다.
제1수동소자용 리드(L1)는 상기 제2FET영역(A31)에 인접된 수동소자영역(A32)의 상부영역에 일정크기로 배치되고, 제2수동소자용 리드(L2)는 상기 제1수동소자용 리드(L1)에 인접하여 일정크기로 배치된다. 제3수동소자용 리드(L3)는 상기 IC영역(A33)에 인접된 수동소자영역(A32)의 상부영역에 상기 제2수동소자용 리드(L2)에 인접하여 일정크기로 배치된다. 상기 제3수동소자용 리드(L3)는 꺽임구조로 배치될 수 있다. 그리고 상기 제7수동소자용 리드(L7)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치될 수 있다.
제4수동소자용 리드(L4)는 상기 제2FET영역(A31)에 인접된 수동소자영역(A32)의 하부영역에 일정크기로 배치되고, 제5수동소자용 리드(L5)와 제6수동소자용 리드(L6)는 상기 제5수동소자용 리드(L5)가 상기 제6수동소자용 리드(L6)를 둘러싸는 형태로 상기 제4수동소자용 리드(L1)와 인접되고 상기 제4수동소자용 리드(L1)와 상기 IC영역(A33) 사이에 배치된다.
상기 퓨즈영역(A35)에는 상기 퓨즈연결용 리드(L8)가 구비된다.
도 4의 (b)에 도시된 바와 같이, 도 4의 (a)의 배치영역에 복수의 수동소자들(R1,R2,R3,C1,C2,V1), 제1FET칩(FET1), 제2FET칩(FET2) 및 상기 프로텍션 IC(120)가 배치되고, 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다. 이외에 PTC 또는 퓨즈가 배치된다.
우선 상기 IC영역(A33)의 상기 제1다이패드(DP1) 상에 상기 프로텍션 IC(120), 상기 제1FET영역(A34)의 제2다이패드(DP2) 상에 상기 제1FET칩(FET1), 및 상기 제2FET영역(A31)의 제3다이패드(DP3) 상에 상기 제2FET칩(FET2)을 장착 배치한다.
그리고, 상기 프로텍션 IC(120)의 방전차단신호 출력단자(DO)는 상기 제1FET칩(FET1)의 게이트 단자(G1)와 와이어 본딩을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)의 충전차단신호 출력단자(CO)는 제7수동소자용 리드(L7)와 와이어 본딩을 통해 전기적으로 연결되도록 한다.
상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결하고, 상기 프로텍션 IC(120)의 전압인가 단자(VDD)는 제2수동소자용 리드(L2)와 와이어 본딩을 통해 전기적으로 연결되도록 한다. 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드(L6)와 와이어 본딩을 통해 전기적으로 연결되도록 한다.
그리고, 상기 제1수동소자용 리드(L1)는 상기 제1외부연결단자용 리드(P+)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2수동소자용 리드(L2)는 상기 프로텍션 IC(120)의 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제3수동소자용 리드(L3)는 상기 제1FET칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결된다.
상기 제4수동소자용 리드(L4)는 제2외부연결단자용 리드(CF)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제5수동소자용 리드(L5)는 상기 제2FET칩(FET2)의 소오스단자(S2)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 제6수동소자용 리드는 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결된다.
그리고, 상기 제1FET칩(FET1)의 소오스 단자(S1)는 상기 프로텍션 IC(120)의 기준전압단자(VSS), 상기 제3수동소자용 리드(L3), 및 상기 퓨즈연결용 리드(L8)와 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩(FET2)의 소오스 단자(S2)는 상기 제5수동소자용 리드(L5) 및 상기 제3외부연결단자용 리드(P-)와 와이어 본딩을 통해 전기적으로 연결될 수 있다.
또한, 상기 제2FET칩(FET2)의 게이트 단자(G2)는 상기 제7수동소자용 리드(L7)와 와이어 본딩을 통해 전기적으로 연결될 수 있다.
상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1수동소자용 리드(L1)와 상기 제2수동소자용 리드(L2) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5수동소자용 리드(L5)와 상기 제6수동소자용 리드(L6) 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치될 수 있다.
상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2수동소자용 리드(L2)와 상기 제3수동소자용 리드(L3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제3수동소자용 리드(L3)와 상기 제5수동소자용 리드(l5) 사이에 배치되고, 상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4수동소자용 리드(L4)와 상기 제5수동소자용 리드(L5) 사이에 배치될 수 있다.
배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)(f)는 상기 퓨즈연결용 리드(L8)와 상기 제2내부연결단자용 리드(B-) 사이에 배치될 수 있다.
상술한 배치구조를 가지는 배터리 보호회로를 몰딩하는 등의 패키징공정을 통해 도 5에 도시된 바와 같이 패키징하여 패키지 모듈(P2)을 구성하게 된다.
도 5의 (a)는 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈(P2)의 상부면을 나타낸 것이고, 도 5의 (b)는 패키지 모듈(P2)의 하부면을 나타낸 것이다.
도 5에 도시된 바와 같이, 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈(P2)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다.
여기서 패키지 모듈(P2)의 상부면에는 방열이나 기타 필요에 따라 상기 제1 내지 제3다이패드(DP1,DP2,DP3)의 하부면(상기 프로텍션 IC(120), 제1FET칩(FET1) 및 제2FET칩(FET2)이 장착된 면의 반대면)이 노출되도록 패키징될 수 있다.
도 5의 패키지 모듈(P1) 상태에서 도 6에 도시된 바와 같이, 상기 패키지 모듈(P2)의 상부면에 노출된, 상기 제2다이패드(DP2)의 하부면 및 상기 제3다이패드(DP3)의 하부면을 서로 연결하는 니켈(Ni) 등의 도전성 플레이트(plate)(CP)를 배치하고, 이들을 점 용접(spot welding) 하여 상기 제2다이패드(DP2)와 상기 제3다이패드(DP3)를 서로 전기적으로 연결하여 상기 제1FET칩(FET1)의 드레인과 상기 제2FET칩(FET2)의 드레인이 서로 전기적으로 연결되도록 할 수 있다.
도 7은 본 발명의 제1실시예 또는 제2실시예에 따른 배터리 보호회로의 패키지 모듈(P1, P2)을 배터리 팩에 장착하는 과정을 나타낸 도면이다.
도 7에 도시된 바와 같이, 배터리 보호회로의 패키지 모듈(P1, P2)은 베어셀이 내장된 배터리 캔(VC)의 상부면과 상부케이스(VP) 사이에 삽입되어 도 8에 도시된 바와 같은 배터리 팩을 구성하게 된다.
상기 배터리 캔(VC)의 상부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 연결되기 위한 단자들이 외부에 노출되어 있고, 도 6에서 설명한 바와 같은 점(Spot) 용접방법으로 상기 패키지 모듈(P1,P2)과 결합될 수 있다.
상기 상부케이스(VP)는 플라스틱 재질로 상기 외부연결단자들(P+,CF,P-)이 노출될 수 있도록 대응되는 부분이 관통되어 있다. 즉 관통홀이 형성되어 있다.
이와 달리, 상기 패키지 모듈(P1,P2)을 상기 배터리 캔(VC)와 결합되는 상부케이스 구조로 형성하는 것도 가능하다. 예를 들어, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 상기 배터리 캔(VC)의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들(P+,CF,P-)을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가질 수도 있다.
도 9는 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, PCB 기판, 세라믹 기판, 플라스틱 기판 등의 베이스 기판(100)에 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)을 배치한 경우를 도시한 것이다.
도 9의 (a)는 상기 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2), 및 수동소자들이 배치되기 전의 기판 구조를 나타낸 것이고, 도 9의 (b)는 상기 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2), 및 복수의 수동소자들이 배치된 이후의 기판 구조를 나타낸 것이다.
도 9의 (a)에 도시된 바와 같이, 본 발명의 제3실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다. 상기 보호회로영역(A3)은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A4)사이에 배치되는 것이다.
상기 제1내부연결단자영역(A1) 및 상기 제2외부단자영역(A4)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자(B+)와 제2내부연결단자(B-)가 패턴형성을 통해 각각 배치된다.
상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들인 제1 내지 제3 외부연결단자(P+,CF,P-)가 각각 순차적으로 패턴 형성되어 배치된다. 상기 제1 내지 제3 외부연결단자(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다. 여기서 제1외부연결단자(P+)와 상기 제1내부연결단자(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자(B+)는 상기 제1외부연결단자(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자(P+)가 상기 제1내부연결단자(B+)에서 연장되어 구성될 수 있다.
상기 보호회로영역(A3)은, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역(A32), 상기 제2FET칩(FET2)이 배치되기 위한 제2FET영역(A31), 상기 프로텍션(protection) IC가 배치되기 위한 IC영역(A33), 상기 제1FET 칩(FET1)이 배치되기 위한 제1FET영역(A34)의 순차적 배치구조를 가질 수 있다.
여기서 상기 제1FET영역 (A34)및 상기 제2FET 영역(A31)은 상기 IC영역(A33)을 중앙에 두고 상기 IC 영역(A33)을 감싸는 형태로 서로 연결되는 배치구조를 가질 수 있다. 다시 말해, 상기 제1FET영역 (A34)및 상기 제2FET 영역(A31)은 중앙부분이 비어있는 사각의 도넛형상을 가지고 중앙부분을 기준으로 서로 대칭되도록 상기 제1FET 칩(FET1) 및 상기 제2FET칩(FET2)이 배치될 수 있고, 상기 중앙부분에 상기 IC 영역(A33)이 배치될 수 있다.
예를 들어, 상기 제1FET영역(A34) 및 상기 제2FET 영역(A31)에는 상기 IC영역(A33)을 중앙에 두고 상기 IC영역(A33)을 감싸는 구조를 가지는 도넛형상의 하나의 도전성 패드(P1)가 패턴형성되어 배치되거나 상기 IC 영역(A33)을 사이에 두고 서로 대칭되며 전기적으로 서로 연결되는 두 개의 도전성패드가 서로 연결되어 도넛형상을 가지도록 배치되는 구조를 가질 수 있다. 도 9에서는 도넛형상의 하나의 도전성 패드(P1)를 가지는 경우를 나타내었으며, 이하에서는 하나의 도전성 패드를 가지는 경우만을 설명하기로 한다.
또한 상기 IC영역(A33)에는 프로텍션 IC 장착을 위한 패드(P2)가 패턴 형성될 수 있다.
상기 보호회로 영역(A3)에는, 상기 제1FET영역(A34) 및 상기 제2내부연결단자영역(A4)에 인접되며, PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)의 연결을 위한 퓨즈영역(A35)이 더 구비되어 배치될 수 있다. 상기 퓨즈영역(A35)에는 퓨즈연결용 도전성 라인(FR)이 배치될 수 있다.
상기 수동소자영역(A32)은 상기 배터리 보호회로를 구성하는 복수의 수동소자들(R1,R2,R3,C1,C2,V1)이 배치되기 위한 것으로, 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6)이 패턴 형성되어 적절히 배치된다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제1도전성 라인(CR1)은 상기 외부연결단자영역(A2)에 인접된 수동소자영역(A32)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제1외부연결단자(P+)와 전기적으로 연결되도록 배치된다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제2도전성 라인(CR2)은 상기 수동소자영역(A32)에 일정크기로 배치되고 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)을 거쳐 상기 퓨즈영역(A35)까지 연장 배치될 수 있으며, 상기 퓨즈영역(A35)에 형성되어 있는 퓨즈연결용 도전성 라인(FR)과 전기적으로 연결된다. 상기 제2도전성 라인(CR2) 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)과는 절연되면서 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)의 주변까지 연장 배치되도록 할 수 있다.
그리고 상기 퓨즈영역(A35)이 배치되지 않은 경우에는 상기 제2도전성 라인(CR2)은 상기 제2내부연결단자영역(A4)까지 연장배치되어 상기 제2외부연결단자(B-)와 전기적 연결구조를 가질 수 있다.
상기 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6) 중 제3도전성 라인(CR3)은 상기 수동소자영역(A32)에 일정크기로 배치되고 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)까지 연장배치될 수 있다.
상기 제3도전성 라인(CR3)은 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)과는 절연되면서 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)의 아랫면에 매몰되어 중첩되도록 배치되어 단자연결영역이 상기 IC영역(A33)에 인접되도록 배치될 수 있다. 또한 상기 제3도전성 라인(CR3)은 다른 도전성 라인들(CR1,CR2,CR4,CR5,CR6)과 서로 절연되면서 중첩 배치될 수 있다.
이는 상기 프로텍션 IC(120)에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와의 와이어 본딩 등의 전기적 연결을 용이하게 하기 위함이다.
제4도전성 라인(CR4)은 상기 외부연결단자영역(A2)에 인접된 수동소자영역(A32)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제2외부연결단자(CF)와 전기적으로 연결되도록 배치된다.
제5도전성 라인(CR5)은 상기 수동소자영역(A32)에 일정크기로 배치되고 상기 외부연결단자영역(A2)까지 연장되어 상기 제3외부연결단자(P-)와 전기적으로 연결되도록 배치된다. 그리고 상기 제5도전성 라인(CR5)은 상기 제2FET영역(A31)에 인접되는 부분까지 연장 배치될 수 있다. 이는 상기 제2FET칩(FET2)의 소오스 단자와 와이어 본딩 등을 용이하게 하기 위함이다.
제6도전성 라인(CR6)은 상기 수동소자영역(A32)에 일정크기로 배치되고 상기 제2FET영역(A31), 상기 IC영역(A33), 및 상기 제1FET영역(A34)에 인접되도록 연장 배치될 수 있다. 이는 상기 프로텍션 IC(120)의 감지단자(V-)와의 와이어 본딩 등의 전기적 연결을 용이하게 하기 위함이다.
도 9의 (b)에 도시된 바와 같이, 도 9의 (a)에 도시된 바와 같은, 내부연결단자(B+,B-), 외부연결단자들(P+,CF,P-), 복수의 도전성 라인들(CR1,CR2,CR3,CR4,CR5,CR6)이 배치된 베이스 기판(100)에 상기 프로텍션 IC(120), 제1FET칩(FET1), 제2FET칩(FET2), 및 수동소자들이 배치되고, 소자 장착이나 와이어 본딩 등을 통해 도 1에 도시된 등가회로를 구성하게 된다.
이때 상기 배터리 보호회로에 배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)가 더 배치되는 경우에는 상기 제2내부연결단자영역(A4)에 인접된 상기 퓨즈영역(A35)에 상기 제2내부연결단자(B-)와 전기적 연결구조를 가지는 퓨즈 연결용 도전성 라인(FR)을 추가로 배치하여, 상기 퓨즈연결용 도전성 라인(FR)과 상기 제2내부연결단자(B-) 사이에 상기 PTC 소자(PTC)또는 퓨즈(f)가 배치되도록 할 수 있다.
우선 상기 IC영역(A33)의 패드(P2) 상에 상기 프로텍션 IC(120), 상기 제1FET영역(A34)의 도전성 패드(P1)에 상기 제1FET칩(FET1), 및 상기 제2FET영역(A31에 위치된 도전성 패드(P1) 상에 상기 제2FET칩(FET2)을 장착 배치한다.
상기 제1FET칩(FET1) 및 상기 제2FET칩(FET2)은 상기 도전성 패드(P1)에 장착됨에 의해 드레인이 서로 연결되는 공통드레인 구조로 연결되게 된다. 즉 상기 제1FET칩(FET1) 및 제2FET칩(FET2)의 하부면 각각은 드레인 단자가 구비되는 구조를 가지므로 상기 제1FET칩(FET1) 및 상기 제2FET칩(FET2)은 상기 도전성 패드(P1)를 통해 공통 드레인 구조를 가지도록 전기적으로 연결되게 된다.
상기 프로텍션 IC(120)의 방전차단신호 출력단자(DO)는 상기 제1FET 칩(FET1)의 게이트 단자(G1)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 충전차단신호 출력단자(CO)는 상기 제2FET칩(FET2)의 게이트 단자(G2)와 와이어 본딩을 통해 전기적으로 연결되게 된다.
상기 프로텍션 IC(120)의 기준전압단자(VSS)는 상기 제1FET 칩(FET1)의 소오스단자(S1)와 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 상기 IC영역(A33)까지 연장되어 배치되는 제3도전성라인(CR3)과 와이어 본딩을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)는 상기 IC영역(A33)까지 연장되어 배치되는 제6도전성 라인(CR6)과 와이어 본딩을 통해 전기적으로 연결된다.
상기 제1도전성 라인(CR1)은 상기 수동소자영역(A32)에서 상기 외부연결단자영역(A2)까지 연장 배치되어 상기 제1외부연결단자(P+)와 전기적으로 연결되고, 상기 제2도전성 라인(CR2)은 상기 수동소자영역(A32)에서 상기 퓨즈영역(A35)의 상기 퓨즈연결용 도전성 라인(FR)과 전기적으로 연결되도록 연장 배치될 수 있다.
상기 퓨즈영역(A35)이 존재하지 않는 경우에는 상기 제2도전성 라인(CR2)은 상기 제2내부연결단자(B-) 및 사이 제1FET(FET1)의 소오스 단자와 전기적 연결구조를 가질 수 있다.
상기 제3도전성 라인(CR3)은 상기 수동소자영역(A32)에서 상기 IC영역(A33)까지 연장배치되어, 상기 전압인가 단자(VDD)와 전기적으로 연결되고, 제4도전성 라인(CR4)은 상기 수동소자영역(A32)에서 상기 외부연결단자영역(A2)까지 연장 배치되어 제2외부연결단자(CF)와 전기적으로 연결된다.
상기 제5도전성 라인(CR5)은 상기 수동소자영역(A32)에서 상기 외부연결단자영역(A2)까지 연장 배치되며, 상기 제2FET칩(FET2)의 소오스단자(S2) 및 제3외부연결단자(P-)와 전기적으로 연결되고, 상기 제6도전성 라인(CR6)은 상기 수동소자영역(A32)에서 상기 IC영역(A33)까지 연장되어 상기 프로텍션 IC(120)에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결된다.
상기 제1FET칩(FET1)의 소오스 단자(S1)는 상기 프로텍션 IC(120)의 기준전압단자(VSS) 및 상기 퓨즈 연결용 도전성라인(FR)과 각각 와이어 본딩을 통해 전기적으로 연결되고, 상기 제2FET칩(FET2)의 소오스 단자(S2)는 상기 제5도전성 라인(CR5)과 와이어 본딩을 통해 전기적으로 연결될 수 있다.
상기 복수의 수동소자들 중 제1저항(R1)은 상기 제1도전성 라인(CR1)과 상기 제3도전성 라인(CR3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항(R2)은 상기 제5도전성 라인(CR5)과 상기 제6도전성 라인(CR6) 사이에 배치될 수 있다.
상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항(R3)은 상기 제4도전성 라인(CR4)과 상기 제5도전성 라인(CR5) 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터(C1)는 상기 제2도전성 라인(CR2)과 상기 제3도전성 라인(CR3) 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터(C2)는 상기 제2도전성 라인(CR2)과 상기 제5도전성 라인(CR5) 사이에 배치될 수 있다.
상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)(V1)는 상기 제3저항(R3)과 병렬로 구성되어 상기 제4도전성 라인(CR4)과 상기 제5도전성 라인(CR5) 사이에 배치되고, 배터리 팩의 과전류 억제를 위한 PTC소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 도전성라인(FR)과 상기 제2내부연결단자(B-) 사이에 배치될 수 있다.
상술한 배치구조를 가지는 배터리 보호회로를 EMC 몰딩 등의 몰딩하는 등의 공정을 통해 패키지 모듈(미도시)을 구성하게 된다. 이때 상기 IC영역(A33) 및 상기 제1FET영역(A34), 및 상기 제2FET영역(A31)을 부분 몰딩 또는 캡슐화(encapsulation) 하는 공정을 포함하는 패키징 공정이 수행될 수 있다.
이때 패키지 모듈의 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성될 수 있다. 이때 상기 수동소자들(R1,R2,R3,C1,C2,V1)의 상부면이 노출되도록 패키징하는 것도
상기 패키지 모듈은 베어셀이 내장된 배터리 캔(VC)의 상부면과 상부케이스(VP) 사이에 삽입되어 도 8에 도시된 바와 같은 배터리 팩을 구성하게 된다.
이와 달리, 상기 패키지 모듈을 상기 배터리 캔(VC)과 결합되는 상부케이스 구조로 형성하는 것도 가능하다. 예를 들어, 상기 패키지 모듈은, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 상기 배터리 캔(VC)의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들(P+,CF,P-)을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가질 수도 있다.
도 10은 본 발명의 제4실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 배터리 캔과 결합되어 배터리 팩을 구성하는 상부케이스 형태로 패키징된 구조를 나타낸 것이다.
도 10에 도시된 바와 같이, 본 발명의 제4실시예에 따른 배터리 보호회로의 패키지 모듈은, 배터리 팩을 구성하는 상부케이스의 형태의 플라스틱 사출물 또는 세라믹 타입의 사출물 구조를 가지는 베이스 기판(200)에 도 2의 배치구조를 가지는 패키지 모듈을 구현한 것이다.
상기 베이스 기판(200)은 일반적인 배터리 팩을 구성하는 상부케이스와 동일한 형상을 가지도록 구성되며, 일면에 배터리 보호회로를 구성하고 이를 패키징하여 구성하게 된다. 상기 베이스 기판(200)에의 배치구조는 도 2의 배치구조, 도 4의 배치구조, 도 9의 배치구조를 가질 수 있다.
도 2, 도 4 및 도 9의 경우에 비해 상기 베이스 기판(200)은 상기 상부케이스와 동일한 형상을 가져야 하기 때문에 사이즈가 더 크게 된다. 따라서 상기 상부케이스 구조의 베이스 기판(200)의 일면의 일부에 도 2의 배치구조, 도 4의 배치구조, 도 9의 배치구조를 가지는 배터리 보호회로를 구현하고 이를 패키징 할 수 있다.
도 11에 도시된 바와 같이, 본 발명의 제4실시예에 따른 배터리 보호회로의 패키지 모듈(P3)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다. 이때 상기 수동소자들(R1,R2,R3,C1,C2,V1)의 상부면이 노출되도록 패키징하는 것도 가능하다.
그리고 상기 패키지 모듈(P3)이 장착되는 배터리 팩이나 배터리 캔(VC)의 사이즈와 동일하게 구성되도록 하기 위해, 상기 패키지 모듈(P3)의 사이즈를 배터리 팩이나 배터리 캔(VC)의 사이즈와 동일하도록 연장 또는 확장되어 상기 배터리 캔(VC)과 결합되어 배터리 팩을 구성하는 상부케이스 구조를 가지도록 형성될 수 있다. 이 경우 별도의 상부케이스를 구비함이 없이 상기 패키지 모듈(P3)을 상기 배터리 캔(VC)에 장착하는 것 만으로 배터리 팩이 완성되게 된다.
도 12는 본 발명의 제4실시예에 따른 배터리 보호회로의 패키지 모듈(P3)을 배터리 팩에 장착하는 과정을 나타낸 도면이다.
도 12에 도시된 바와 같이, 상기 패키지 모듈(P3)은 베어셀이 내장된 배터리 캔(VC)의 상부면에 장착되어 별도의 상부케이스 없이 도 8에 도시된 바와 같은 배터리 팩을 구성하게 된다.
본 발명의 실시예들에서 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 중에서 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부를 도금하는 것이 가능하다.
상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 모두의 외부 노출부분 전체를 도금하는 것도 가능하고, 노출부분의 일부만을 도금하는 것도 가능하다.
또한, 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)를 노출여부와 관계없이 전체를 도금하는 것도 가능하다.
다른 예로, 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 중 일부 선택된 연결단자만을 부분적으로 도금하는 것도 가능하다. 이 경우에도 패키지 모듈 외부로 노출된 부분 중 일부부분만을 도금할 수도 있고, 전체를 도금하는 것도 가능하다.
상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질이 이용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 리드프레임구조나, PCB, 세라믹 및 플라스틱, 플라스틱 사출물, 세라믹 사출물 등의 베이스 기판을 이용하여 배터리 보호회로를 구성하는 복수의 수동소자들, 칩들, 외부연결단자들, 내부연결단자들을 하나의 패키지 모듈로 구성이 가능하므로, 배터리 캔에의 장착이 편리하고, 소형화에 유리한 장점이 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
120 : 프로텍션 IC 100,200 : 베이스 기판
A1 : 제1내부연결단자영역 A2 : 외부연결단자영역
A3 : 보호회로영역 A31 : 제2FET영역
A32 : 수동소자 영역 A33 : IC영역
A34 : 제1FET영역 A35 : 퓨즈영역
A4 : 제2내부연결단자영역

Claims (15)

  1. 배터리 보호회로의 패키지모듈에 있어서:
    상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과;
    상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과;
    상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여,
    상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가지고,
    상기 보호회로영역은, 상기 제2FET칩이 배치되기 위한 제2FET영역, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 배치되기 위한 IC영역, 및 상기 제1FET 칩이 배치되기 위한 제1FET영역의 순차적 배치구조를 가지며,
    상기 IC영역에는 상기 프로텍션(protection) IC가 장착되는 제1다이패드가 구비되고, 상기 제1FET영역에는 상기 제1FET칩이 장착되는 제2다이패드가 구비되고, 상기 제2FET영역에는 상기 제2FET칩이 장착되는 제3다이패드가 구비되고, 상기 수동소자영역에는 상기 복수의 수동소자들 각각이 적어도 두 개의 도전성 라인들 사이에 배치되도록, 복수의 도전성 라인들을 구성하는 제1 내지 제7 수동소자용 리드가 구비되고, 상기 외부연결단자 영역에는 상기 복수의 외부연결단자들을 구성하는 제1 내지 제3외부연결단자용 리드가 구비되고, 상기 제1내부연결단자 영역에는 상기 복수의 외부연결단자용 리드들 중 제1외부연결단자용 리드에서 연장되어 상기 제1내부연결단자를 구성하는 제1내부연결단자용 리드가 구비되고, 상기 제2내부연결단자 영역에는 상기 제2내부연결단자를 구성하는 제2내부연결단자용 리드를 구비하는 리드프레임 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지모듈.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제2다이패드와 상기 제3다이패드는 별도의 도전성 플레이트(plate)를 이용한 점(spot) 용접에 의해 서로 전기적으로 연결됨을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  5. 청구항 4에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 제2수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2수동소자용 리드는 상기 프로텍션 IC에서 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고,
    제3수동소자용 리드는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제5수동소자용 리드는 상기 제2FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS), 상기 제3수동소자용 리드, 및 상기 제2내부연결단자용 리드와 각각 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2FET칩의 소오스 단자는 상기 제5수동소자용 리드 및 상기 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2FET칩의 게이트 단자는 상기 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
  6. 청구항 4에 있어서,
    상기 보호회로 영역에는, 상기 제1FET영역 및 상기 제2내부연결단자영역에 인접되는 퓨즈영역이 더 구비되며, 상기 퓨즈영역에는 퓨즈연결용 리드가 구비됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
  7. 청구항 6에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 제2수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 제6수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제1수동소자용 리드는 상기 제1외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2수동소자용 리드는 상기 프로텍션 IC에서 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)와 와이어 본딩을 통해 전기적으로 연결되고,
    제3수동소자용 리드는 상기 제1FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    제4수동소자용 리드는 제2외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    제5수동소자용 리드는 상기 제2FET칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제6수동소자용 리드는 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS), 상기 제3수동소자용 리드, 및 상기 퓨즈 연결용 리드와 각각 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2FET칩의 소오스 단자는 상기 제5수동소자용 리드 및 상기 제3외부연결단자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2FET칩의 게이트 단자는 상기 제7수동소자용 리드와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 복수의 수동소자들 중 제1저항은 상기 제1수동소자용 리드와 상기 제2수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제2저항은 상기 제5수동소자용 리드와 상기 제6수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제1커패시터는 상기 제2수동소자용 리드와 상기 제3수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제2커패시터는 상기 제3수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4수동소자용 리드와 상기 제5수동소자용 리드 사이에 배치되고,
    배터리 팩의 과전류 억제를 위한 PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 리드와 상기 제2내부연결단자용 리드 사이에 배치됨을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  8. 배터리 보호회로의 패키지모듈에 있어서:
    상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과;
    상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과;
    상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 상기 배터리 보호회로를 구성하는 복수의 수동소자들, 프로텍션 IC, 제1FET칩 및 제2FET칩이 배치되는 보호회로영역을 구비하여,
    상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가지고,
    상기 보호회로영역, 상기 외부연결단자영역, 상기 제1내부연결단자영역 및 제2내부연결단자영역은, PCB 기판, 세라믹 재질의 기판 및 플라스틱 재질의 기판 중에서 선택된 어느 하나의 베이스 기판 상에 배치되는 구조를 가지며,
    상기 보호회로영역은, 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 상기 복수의 수동소자들이 배치되기 위한 수동소자영역, 상기 제2FET칩이 배치되기 위한 제2FET영역, 과방전 및 과충전 동작을 제어하는 상기 프로텍션(protection) IC가 배치되기 위한 IC영역, 상기 제1FET 칩이 배치되기 위한 제1FET영역의 순차적 배치구조를 가지며,
    상기 제1FET영역 및 상기 제2FET 영역은 상기 IC영역을 중앙에 두고 상기 IC 영역을 감싸는 형태로 서로 연결되는 배치구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  9. 청구항 8에 있어서,
    상기 보호회로 영역에는, 상기 제1FET영역 및 상기 제2내부연결단자영역에 인접되며, PTC(Positive Temperature Coefficient thermistor(resistor))소자 또는 퓨즈(fuse)의 연결을 위한 퓨즈영역이 더 구비됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
  10. 청구항 9에 있어서,
    상기 외부연결단자영역에는 제1 내지 제3 외부연결단자가 배치되고,
    상기 제1내부연결단자영역에는 제1외부연결단자에서 연장되어 구성되는 제1내부연결단자가 배치되고,
    상기 제2내부연결단자영역에는 제2내부연결단자가 배치되고,
    상기 수동소자영역에는 상기 외부연결단자영역, 상기 보호회로영역 및 상기 제2내부연결단자영역 중에서 선택된 적어도 하나의 영역까지 연장되도록 형성된 제1 내지 제6의 도전성 라인이 배치되고,
    상기 제1FET영역 및 상기 제2FET 영역에는 상기 IC영역을 중앙에 두고 상기 IC영역을 감싸는 도넛형상을 가지는 하나의 도전성 패드가 배치되거나 상기 IC 영역을 사이에 두고 서로 대칭되며 전기적으로 서로 연결되어 도넛형상을 이루는 두 개의 도전성패드가 배치되고,
    상기 퓨즈영역에는 퓨즈연결용 도전성 라인이 배치되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지모듈.
  11. 청구항 10에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는 상기 제1FET 칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는 상기 제2FET칩의 게이트 단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 기준전압단자(VSS)는 상기 제1FET 칩의 소오스단자와 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC의 배터리 전압을 감지하고 충전전압 및 방전전압이 인가되는 전압인가 단자(VDD)는 상기 IC영역까지 연장되어 배치되는 제3도전성라인과 와이어 본딩을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 상기 IC영역까지 연장되어 배치되는 제6도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고,
    제1도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어 상기 제1외부연결단자와 전기적으로 연결되고,
    제2도전성 라인은 상기 수동소자영역에서 상기 퓨즈영역의 상기 퓨즈연결용 도전성 라인과 전기적으로 연결되도록 연장 배치되고,
    제3도전성 라인은 상기 수동소자영역에서 상기 IC영역까지 연장배치되어, 상기 전압인가 단자(VDD)와 전기적으로 연결되고,
    제4도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어 제2외부연결단자와 전기적으로 연결되고,
    제5도전성 라인은 상기 수동소자영역에서 상기 외부연결단자영역까지 연장 배치되어, 상기 제2FET칩의 소오스단자 및 제3외부연결단자와 전기적으로 연결되고,
    제6도전성 라인은 상기 수동소자영역에서 상기 IC영역까지 연장되어 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 전기적으로 연결되고,
    상기 제1FET칩의 소오스 단자는 상기 프로텍션 IC의 기준전압단자(VSS) 및 상기 퓨즈 연결용 도전성라인과 각각 와이어 본딩을 통해 전기적으로 연결되고,
    상기 제2FET칩의 소오스 단자는 상기 제5도전성 라인과 와이어 본딩을 통해 전기적으로 연결되고,
    상기 복수의 수동소자들 중 제1저항은 상기 제1도전성 라인과 상기 제3도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 제2저항은 상기 제5도전성 라인과 상기 제6도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 서지보호회로를 구성하는 제3저항은 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 제1커패시터는 상기 제2도전성 라인과 상기 제3도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 제2커패시터는 상기 제2도전성 라인과 상기 제5도전성 라인 사이에 배치되고,
    상기 복수의 수동소자들 중 상기 서지보호회로를 구성하는 배리스터(varistor)는 상기 제3저항과 병렬로 구성되어 상기 제4도전성 라인과 상기 제5도전성 라인 사이에 배치되고,
    배터리 팩의 과전류 억제를 위한 PTC소자 또는 퓨즈(fuse)는 상기 퓨즈연결용 도전성라인과 상기 제2내부연결단자 사이에 배치됨을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  12. 청구항 1 및 청구항 4 내지 청구항 11 중 어느 하나의 청구항에 있어서,
    상기 배터리 보호회로의 패키지 모듈은, 베어셀이 내장되며 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 배터리 캔과, 상기 배터리캔의 상부면에 결합되고, 상기 복수의 외부연결단자들이 외부에 노출되도록 하는 외부연결단자용 관통홀들을 가지는 상부케이스 사이에 배치되어 배터리 팩을 구성함을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  13. 청구항 1 및 청구항 4 내지 청구항 11 중 어느 하나의 청구항에 있어서,
    상기 배터리 보호회로의 패키지 모듈은, 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 상기 배터리 캔과 결합되어 배터리 팩을 형성하며, 하부면에 노출된 상기 제1내부연결단자 및 상기 제2내부연결단자가 상기 배터리 캔의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  14. 청구항 1 및 청구항 4 내지 청구항 11 중 어느 하나의 청구항에 있어서,
    상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자 중에서 선택된 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부가 도금되는 것을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  15. 청구항 14에 있어서,
    상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질임을 특징으로 하는 배터리 보호회로의 패키지 모듈.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101558271B1 (ko) * 2014-01-21 2015-10-13 주식회사 아이티엠반도체 배터리 보호회로 모듈 패키지 및 그 제조방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101595501B1 (ko) * 2014-04-03 2016-02-26 주식회사 아이티엠반도체 배터리 보호회로 모듈 패키지 및 배터리 팩
WO2015152600A1 (ko) * 2014-04-03 2015-10-08 주식회사 아이티엠반도체 배터리 보호회로 모듈 패키지 및 배터리 팩
EP3385997A1 (en) 2017-04-04 2018-10-10 Lithium Energy and Power GmbH & Co. KG Secondary cell for a traction battery and method for manufacturing a secondary cell

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010043946A (ko) * 1999-03-30 2001-05-25 마츠시타 덴끼 산교 가부시키가이샤 전지보호회로를 구비한 2차 전지
KR20070044544A (ko) * 2005-10-25 2007-04-30 엘지이노텍 주식회사 하이브리드칩형 배터리 보호회로모듈
KR20110058379A (ko) * 2009-11-26 2011-06-01 삼성에스디아이 주식회사 배터리 셀 보호용 반도체 장치, 이를 갖는 보호 회로 모듈 및 배터리 팩
KR20110071798A (ko) * 2009-12-21 2011-06-29 주식회사 아이티엠반도체 배터리 보호회로의 통합칩 배치구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010043946A (ko) * 1999-03-30 2001-05-25 마츠시타 덴끼 산교 가부시키가이샤 전지보호회로를 구비한 2차 전지
KR20070044544A (ko) * 2005-10-25 2007-04-30 엘지이노텍 주식회사 하이브리드칩형 배터리 보호회로모듈
KR20110058379A (ko) * 2009-11-26 2011-06-01 삼성에스디아이 주식회사 배터리 셀 보호용 반도체 장치, 이를 갖는 보호 회로 모듈 및 배터리 팩
KR20110071798A (ko) * 2009-12-21 2011-06-29 주식회사 아이티엠반도체 배터리 보호회로의 통합칩 배치구조

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101558271B1 (ko) * 2014-01-21 2015-10-13 주식회사 아이티엠반도체 배터리 보호회로 모듈 패키지 및 그 제조방법

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