KR101266509B1 - 플립칩을 이용한 배터리 보호회로의 패키지 모듈 - Google Patents

플립칩을 이용한 배터리 보호회로의 패키지 모듈 Download PDF

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박성범
박승욱
조현목
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채윤희
지영남
이현석
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Abstract

본 발명은 통합칩을 이용한 배터리 보호회로의 패키지 모듈에 관한 것으로, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과; 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 과방전 및 과충전상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제1FET 및 제2FET와, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) 회로가 하나의 플립칩으로 구현되어 배치되고, 상기 플립칩에 인접되어 저항 및 커패시터를 포함하는 복수의 수동소자들이 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다. 본 발명에 따르면, 배터리 보호회로를 구성하는 프로텍션회로, FET 등을 하나의 플립칩으로 구현하여 플립칩 본딩을 수행함에 따라 기존 와이어 본딩 대비 전기전도도가 향상되고 생산비용을 줄일 수 있다.

Description

플립칩을 이용한 배터리 보호회로의 패키지 모듈{Package module of battery protection circuits using flip chip}
본 발명은 플립칩을 이용한 배터리 보호회로의 패키지 모듈에 관한 것으로, 보다 구체적으로는, 소형화가 가능하고, 배터리 팩 또는 배터리 캔에 용이하게 장착가능하며, 전기전도도가 향상되고 생산비용을 줄일 수 있는 배터리 보호회로의 패키지 모듈에 관한 것이다.
일반적으로 휴대폰, PDA 등의 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
이러한 종래의 보호회로는 인쇄회로기판(PCB)에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지는 것이 일반적이다. 그러나 이러한 종래의 보호회로는 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있다는 문제점이 있다.
또한, 상기 보호회로의 배터리 팩에의 장착시 별도의 작업이 필요하고, 보호회로를 장착 후에, 별도의 배선이나 와이어 본딩 또는 PCB 기판의 패턴 또는 PCB 기판의 노출된 단자를 통해 외부 연결단자나 내부연결단자들과 연결시켜 줘야 하는 등 작업이 복잡하다는 문제점이 있었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 다른 목적은 패키지를 구성함에 있어, 와이어 본딩을 최소화하고 플립칩 본딩을 통해 전기전도도를 향상시키고 생산비용을 줄일 수 있는 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 다른 목적은 집적화 및 소형화에 유리한 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 또 다른 목적은 배터리 팩이나 배터리 캔에의 장착이 용이한 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
본 발명의 또 다른 목적은 패키지 모듈 제조에서 공정단순화를 이룰 수 있는 배터리 보호회로의 패키지 모듈을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키지모듈은, 양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과; 상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과; 상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 과방전 및 과충전상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제1FET 및 제2FET와, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC 회로가 하나의 플립칩으로 구현되어 배치되고, 상기 플립칩에 인접되어 저항 및 커패시터를 포함하는 복수의 수동소자들이 배치되는 보호회로영역을 구비하여, 상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가진다.
상기 플립칩은, 충전전압 및 방전전압이 인가되기 위한 전압인가 단자(VDD), 충방전 상태를 감지하기 위한 감지단자(V-), 상기 제1FET의 소오스 단자인 제1소오스 단자(S1), 및 상기 제2FET의 소오스 단자인 제2소오스 단자(S2)가 외부연결을 위한 외부단자로 노출되는 구조를 가질 수 있다.
상기 배터리 보호회로의 패키지모듈은, 상기 보호회로영역에 배치되며, 상기 플립칩의 일면에 구비된 복수의 솔더볼들과의 본딩결합 및 상기 복수의 수동소자들의 배치를 위해 구비되는 복수의 도전성 리드들과; 상기 외부연결단자 영역에 순차적으로 배치되어 상기 복수의 외부연결단자들을 구성하는 제1외부연결단자용 리드, 제2외부연결단자용 리드, 및 제3외부연결단자용 리드와; 제1외부연결단자용 리드에서 연장되어 구성되며, 상기 제1내부연결단자 영역에 구비되어 상기 제1내부연결단자를 구성하는 제1내부연결단자용 리드와; 상기 제2내부연결단자 영역에 구비되어 상기 제2내부연결단자를 구성하는 제2내부연결단자용 리드를 구비하는 리드프레임 구조를 가질 수 있다.
상기 복수의 도전성 리드들은, 상기 플립칩의 상기 감지단자(V-)와 본딩결합되기 위한 제1도전성 리드와; 상기 제3외부연결단자용 리드에서 연장되어 구성되며, 상기 제1도전성 리드에 인접배치되는 제2도전성 리드와; 상기 제3외부연결단자용 리드에서 연장되어 구성되며, 상기 플립칩의 상기 제2FET의 소오스 단자(S2)와 본딩결합되기 위한 제3도전성 리드와; 상기 제2내부연결단자용 리드에서 연장되어 구성되며, 상기 플립칩의 상기 제1FET의 소오스 단자(S1)와 본딩결합되기 위한 제4도전성 리드와; 상기 제2내부연결단자용 리드와 인접되어 배치되며 상기 플립칩의 전압인가단자(VDD)와 본딩결합되기 위한 제5도전성 리드와; 상기 제5도전성 리드와 인접되어 배치되는 제6도전성 리드를 구비할 수 있다.
상기 플립칩은, 상기 제1도전성 리드, 상기 제3도전성 리드, 상기 제4도전성 리드, 및 상기 제5도전성 리드와 본딩결합되고, 상기 복수의 수동소자들 중 제1저항은 상기 제5도전성 리드와 상기 제6도전성 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2저항은 상기 제1도전성 리드와 상기 제2도전성 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제1커패시터는 상기 제5도전성 리드와 상기 제2내부연결단자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 제2커패시터는 상기 제3도전성 리드와 상기 제2내부연결단자용 리드 사이에 배치되고, 상기 복수의 수동소자들 중 서지보호회로를 구성하는 소자들은 상기 제2외부연결단자용 리드와 상기 제3외부연결단자용 리드 사이에 병렬로 배치되며, 상기 제6도전성 리드와 상기 제1외부연결단자용 리드는 와이어 본딩으로 연결되어, 상기 배터리 보호회로를 구성할 수 있다.
상기 서지보호회로는 두 개의 저항을 병렬연결하는 구성, 또는 하나의 저항과 하나의 커패시터를 병렬연결하는 구성, 및 하나의 저항과 하나의 배리스터를 병렬연결하는 구성 중 어느 하나를 선택하여 구성가능하다.
상기 복수의 도전성 리드들은 상기 제1도전성 리드와 상기 제6도전성 리드 사이에 배치되는 커패시터용 도전성 리드를 더 구비하고, 상기 복수의 수동소자들은 제3커패시터를 더 구비하며, 상기 제3커패시터는 상기 제6도전성 리드와 상기 커패시터용 도전성 리드 사이에 배치되고, 상기 커패시터용 도전성 리드와 상기 제3외부연결단자용 리드는 와이어 본딩으로 연결되어, 상기 배터리 보호회로를 구성할 수 있다.
상기 배터리 보호회로의 패키지 모듈은, 베어셀이 내장되며 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 배터리 캔과, 상기 배터리캔의 상부면에 결합되고, 상기 복수의 외부연결단자들이 외부에 노출되도록 하는 외부연결단자용 관통홀들을 가지는 상부케이스 사이에 배치되어 배터리 팩을 구성할 수 있다.
상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자 중에서 선택된 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부가 도금될 수 있다.
상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질일 수 있다.
상기 외부연결단자영역 내의 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)는 상기 제1내부연결단자영역, 제2내부연결단자영역, 및 상기 보호회로영역 내의 리드들보다 다운셋(down set) 된 구조를 가지거나, 상기 제1내부연결단자영역, 제2내부연결단자영역, 및 상기 보호회로영역 내의 리드들은 상기 외부연결단자영역 내의 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)보다 다운셋(down set) 된 구조를 가질 수 있다.
본 발명에 따르면, 배터리 보호회로를 구성하는 프로텍션회로, FET 등을 하나의 플립칩으로 구현하여 복수의 수동소자들, 외부연결단자들, 내부연결단자들과 함께 하나의 패키지 모듈로 구성이 가능하므로, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 캔에의 장착이 편리하고, 소형화에 유리한 장점이 있다. 또한, 플립칩을 이용하여 플립칩 본딩을 수행함에 따라 기존 와이어 본딩 대비 전기전도도가 향상되고 생산비용을 줄일 수 있다.
도 1은 일반적인 배터리 보호회로의 회로도이다.
도 2는 본 발명의 실시예들에 따른 배터리 보호회로를 구성하는 플립칩의 외형도이다.
도 3은 본 발명의 제1실시예에 따른 도 2의 플립칩을 이용한 배터리 보호회로의 회로도이다.
도 4는 도 3의 배터리 보호회로의 패키지 모듈을 위한 리드프레임의 배치도이다.
도 5는 도 4의 리드프레임에 도 3의 배터리 보호회로를 구현한 패키지 모듈의 내부 배치구조도이다.
도 6은 본 발명의 제2실시예에 따른 도 2의 플립칩을 이용한 배터리 보호회로의 회로도이다.
도 7은 도 6의 배터리 보호회로의 패키지 모듈을 위한 리드프레임의 배치도이다.
도 8은 도 7의 리드프레임에 도 6의 배터리 보호회로를 구현한 패키지 모듈의 내부 배치구조도이다.
도 9는 도 5 및 도 8의 패키지 모듈의 외형을 나타낸 것이다.
도 10은 도 9의 패키지 모듈의 배터리 캔과의 결합과정을 나타낸 것이다.
도 11은 도 9의 패키지 모듈이 장착된 배터리 팩의 외형을 나타낸 것이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 1은 일반적인 배터리 보호회로의 회로도를 나타낸 것이다.
도 1에 도시된 바와 같이, 일반적인 배터리 보호회로(500)는 배터리 셀에 연결되기 위한 제1 및 제2내부연결단자(B+,B-), 충전시에는 충전기에 연결되고, 방전시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 제1 내지 제3 외부연결단자들(P+,CF,P-)을 구비한다. 여기서 제1 내지 제3 외부연결단자들(P+,CF,P-) 중 제1외부연결단자(P+) 및 제3외부연결단자(P-)는 전원공급을 위한 것이고 나머지 하나의 외부연결단자인 제2외부연결단자(CF)는 배터리 셀 용량 측정 및 ESD(Electrostatic Discharge), 서지(surge) 보호를 위한 보호단자로서 기능한다.
그리고 상기 배터리 보호회로(500)는 공통드레인 구조의 두개의 FET(FET1, FET2), 프로텍션 IC(120), 저항(R1,R2,R3), 배리스터(varistor)(V1), 및 커패시터(C1,C2)의 연결구조를 가진다.
상기 두개의 FET(FET1, FET2)은 드레인 단자들이 전기적으로 서로 연결되어 있는 제1FET(FET1)과 제2FET(FET2)으로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리의 (+)단자인 제1내부연결단자(B+)와 연결되고 제1노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 및 과전류 상태를 감지하기 위한 감지단자(V-단자), 과방전 상태에서 제1FET(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제2FET(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)를 갖는다.
이때, 프로텍션 IC(120)의 내부는 적어도 하나의 과방전 디텍터, 적어도 하나의 과충전 디텍터, 적어도 하나의 방전 과전류 디텍터, 적어도 하나의 충전 과전류 디텍터 등을 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드(n1)와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
여기서 제1노드(n1)는 제1내부연결단자(B+)와 제1외부연결단자(P+)에 연결되어 있다.
저항(R1)을 크게 하면 전압 검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2FET(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
커패시터(C2)는 상기 제2노드(n2)(또는 제3외부연결단자(P-))와 상기 제1FET(FET1)의 소오스 단자(S1)(또는 VSS 단자, 제2내부연결단자(B-)) 사이에 연결되는 구조를 가진다. 커패시터(C2)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다.
그리고 저항(R3) 및 배리스터(V1)는 ESD(Electrostatic Discharge) 등을 포함하는 서지(surge) 보호를 위한 소자들로써, 서로 병렬연결되는 구조로 제2외부연결단자(CF)와 상기 제2노드(n2)(또는 제3외부연결단자(P-)) 사이에 연결 배치된다. 상기 배리스터(V1)는 과전압 발생시 저항이 낮아지는 소자로, 과전압이 발생되는 경우 저항이 낮아져 과전압으로 인한 회로손상 등을 최소화할 수 있다.
도 2는 본 발명의 실시예들에 따른 배터리 보호회로의 패키지 모듈 구성을 위한 플립칩의 외형도이다.
도 2에 도시된 바와 같이, 상기 플립칩(200)은 도 1의 일반적인 배터리 보호회로에서 프로텍션 IC(120)와 공통드레인 구조의 두 개의 FET(FET1,FET2)을 하나의 칩으로 원칩화하여 구현된 것이다. 즉 도 2의 플립칩(200)은 과방전 및 과충전상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제1FET 및 제2FET와, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC 회로를 내장하고 있다.
또한, 상기 플립칩(200)은 도 1에서 프로텍션 IC(120)와 공통드레인 구조의 두 개의 FET(FET1,FET2)를 포함하는 부분(200)을 하나의 칩으로 원칩화 하여 구현한 것이므로, 상기 플립칩(200)의 동작이나 회로구성은 도 1의 프로텍션 IC(120)와 공통드레인 구조의 두 개의 FET(FET1,FET2)를 포함하는 부분(200)의 동작이나 회로구성과 동일하다.
이에 따라, 상기 플립칩(200)은 일면에 충전전압 및 방전전압이 인가되기 위한 전압인가 단자(VDD), 충방전 상태를 감지하기 위한 감지단자(V-), 상기 제1FET의 소오스 단자인 제1소오스 단자(S1), 및 상기 제2FET의 소오스 단자인 제2소오스 단자(S2)를 외부연결을 위한 외부단자로 노출되는 구조를 가지게 된다. 도 1의 회로에서 프로텍션 IC(120)의 방전차단신호출력단자(DO)나 충전차단신호출력단자(CO)는 상기 플립칩(200)에 내장되므로 외부단자로는 노출되지 않는다.
상기 외부단자들(VDD,V-,S1,S2)은 외부연결 및 본딩결합을 위한 솔더볼 구조를 가져 플립칩 본딩 결합 방식에 의해 결합된다. 상기 외부 단자들(VDD,V-,S1,S2)의 배치위치는 필요에 따라 달라질 수 있으며, 단자의 개수도 전기전도성의 향상이나 효율적인 배치를 위해 다양하게 늘리거나 줄일 수 있다.
예를 들어 상기 플립칩(200)의 외부연결과 본딩결합을 위한 외부연결단자들은 3행 3열 배치구조를 가질 수 있으며, 1행은 충전전압 및 방전전압이 인가되기 위한 전압인가 단자(VDD), 테스트를 위한 테스트 단자(TP), 및 충방전 상태를 감지하기 위한 감지단자(V-)가 3열로 배치되고, 2행은 상기 제1소오스 단자(S1)가 3열구조로 배치될 수 있으며, 3행은 상기 제2소오스 단자(S2)가 3열구조로 배치될 수 있다.
도 3은 도 2를 통해 설명한 플립칩(200)을 이용하는 경우의 배터리 보호회로도로서 도 1의 등가회로도이다.
도 3에 도시된 바와 같이, 도 1의 프로텍션 IC(120)와 공통드레인 구조의 두 개의 FET(FET1,FET2)가 통합된 형태의 플립칩(200)을 구현하여 회로를 구성하면, 도 1에서 설명된 바와 동일한 동작을 수행하면서도 보다 간단한 회로로 구현할 수 있게 된다. 그리고, 상기 플립칩(200)은 별도의 와이어 본딩이 필요없이 외부단자부분이 전기적 접속이 필요한 리드 등에 솔더링 결합되어 전기적 연결되므로 와이어 본딩 대비 전기전도도가 향상되고 생산단가가 낮아지고 공정단순화를 이룰수 있는 장점이 있으며, 차지하는 부피를 줄일 수 있다는 장점이 있다.
추가적으로, 본 발명에서는 상기 ESD(Electrostatic Discharge)등의 서지(surge) 보호를 위해 구성되는 서지보호회로에서 배리스터(V1) 대신에 저항(R4)이나 커패시터(C4)가 구비될 수 있다. 즉 서지보호를 위한 회로는 두 개의 저항(R3,R4)을 병렬연결하는 구성, 또는 하나의 저항(R3)과 하나의 커패시터(C4)를 병렬연결하는 구성, 및 하나의 저항(R3)과 하나의 배리스터(V1)를 병렬연결하는 구성 중 어느 하나를 선택하여 구성될 수 있다.
본 발명에서는 외부연결단자들(P+,P-,CF), 내부연결단자(B+,B-)를 포함하여 도 2 및 도 3을 통해 설명한 플립칩을 이용한 배터리 보호회로를 패키징하여 구성한 배터리 보호회로의 패키지 모듈을 구현하고 있다. 이하 설명한다.
도 4 및 도 5는 본 발명의 제1 실시예에 따른 배터리 보호회로의 패키지 모듈의 배치구조를 나타낸 것으로, 리드프레임 구조를 가지는 경우를 도시한 것이다.
도 4는 상기 플립칩(200) 및 복수의 소자들이 배치되기 전의 리드프레임 구조를 나타낸 것이고, 도 5는 상기 플립칩(200) 및 수동소자들이 배치된 이후의 리드프레임 구조를 나타낸 것이다.
도 4에 도시된 바와 같이, 본 발명의 제1실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다.
상기 제1내부연결단자영역(A1) 및 상기 제2내부연결단자영역(A4)은 상기 패키지 모듈의 양쪽가장자리부분에 각각 구비되며, 베어 셀이 내장된 배터리 캔과 연결되는 제1내부연결단자로서 기능하는 제1내부연결단자용 리드(B+)와 제2내부연결단자로서 기능하는 제2내부연결단자용 리드(B-)가 각각 배치된다.
상기 외부연결단자영역(A2)은 상기 제1내부연결단자영역(A1)에 인접되며, 복수의 외부연결단자들로서 기능하는 복수의 외부연결단자용 리드들인 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치된다. 예를 들어 좌에서 우로 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)가 각각 순차적으로 배치될 수 있다. 이외에도 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)의 배치순서는 다양하게 달라질 수 있다.
여기서 제1외부연결단자용 리드(P+)와 상기 제1내부연결단자용 리드(B+)는 서로 연결되어 있다. 즉 상기 제1내부연결단자용 리드(B+)는 상기 제1외부연결단자용 리드(P+)에서 연장되어 구성되거나, 상기 제1외부연결단자용 리드(P+)가 상기 제1내부연결단자용 리드(B+)에서 연장되어 구성될 수 있다.
상기 보호회로영역(A3)은 상기 외부연결단자영역(A2)과 상기 제2내부연결단자영역(A4) 사이에 배치되며, 상기 배터리 보호회로를 구성하는 적어도 하나의 저항 및 적어도 하나의 커패시터를 포함하는 복수의 수동소자들 및 상기 플립칩(200) 이 배치되는 영역이다.
상기 보호회로영역(A3)에는 상기 플립칩(200)의 일면에 구비된 복수의 솔더볼들과의 본딩결합 및 상기 복수의 수동소자들의 배치를 위한 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6)을 구비할 수 있다.
상기 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6) 중 제1도전성 리드(L1)는, 상기 플립칩(200)의 상기 감지단자(V-)와 본딩결합되기 위한 도전성 리드로, 상기 보호회로영역(A3)의 대응부위에 배치된다. 상기 제1도전성 리드(L1)는 세로방향을 길이방향으로 하여 길게 배치될 수 있으며, 도면상의 상기 보호회로영역(A3)의 상부에서 중간부위까지 길게 배치될 수 있다.
상기 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6) 중 제2도전성 리드(L2)는, 상기 제3외부연결단자용 리드(P-)와 상기 제1도전성 리드(L1) 사이에 가로방향으로 인접 배치된다. 또한 상기 제2도전성 리드(L2)는 상기 제3외부연결단자용 리드(P-)에서 연장되어 구성되어 상기 제3외부연결단자용 리드(P-)와 전기적 연결구조를 가진다.
상기 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6,L7) 중 제3도전성 리드(L3)는, 상기 보호회로영역(A3)의 최 하단부에 가로방향으로 길게 배치된다. 상기 제3도전성 리드(L3)는 상기 제3외부연결단자용 리드(P-)에서 연장되어 상기 제3외부연결단자용 리드(P-)와 전기적 연결구조를 가지며, 상기 제2내부연결단자용 리드(B-) 인접부위까지 가로방향으로 길게 구성된다.
상기 제3도전성 리드(L3)는 상기 플립칩(200)의 상기 제2소오스 단자(S2)와 본딩결합되기 위한 배치구조를 가지게 된다. 따라서, 상기 플립칩(200)의 상기 제2소오스 단자(S2)의 배치구조가 변동되는 경우 이에 대응하여 상기 제3도전성 리드(L3)의 배치구조 또한 변동될 수 있다.
상기 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6) 중 제4도전성 리드(L4)는 가로방향으로 길게 배치되며, 상기 제3도전성 리드(L3)와 세로방향으로 인접하여 평행하게 배치된다. 상기 제4도전성 리드(L4)는 상기 제2외부연결단자용 리드(B-)에서 연장되어 구성되어 상기 제2내부연결단자용 리드(B-)와 전기적 연결구조를 가지며, 상기 플립칩(200)의 상기 제1소오스 단자(S1)와 본딩결합되기 위한 배치구조를 가지게 된다. 따라서, 상기 제4도전성 리드(L4)는 상기 플립칩(200)의 상기 제1소오스 단자(S1)의 배치구조가 변동되는 경우 이에 대응하여 상기 제4도전성 리드(L4)의 배치구조 또한 변동될 수 있다.
상기 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6) 중 제5도전성 리드(L5)는 상기 제2내부연결단자용 리드(B-)와 인접되어 배치되며 상기 플립칩(200)의 전압인가단자(VDD)와 본딩결합되기 위해 꺾임 구조를 가질 수 있다. 예를 들어, 상기 보호회로영역(A3)의 상부부위에서 세로방향으로 길게 배치되다가 중간부위에서 꺾여져 가로 방향으로 길게 배치되는 구조를 가질 수 있다.
상기 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6) 중 제6도전성 리드(L6)는 상기 제5도전성 리드(L5)와 인접되어 배치된다. 상기 제6도전성 리드(L6)는 상기 보호회로영역(A3)의 상부에서 상기 제5도전성 리드(L5)의 가로방향 배치부분 및 세로방향 배치부분에 인접되어 제5도전성 리드(L5)에 감싸지는 형태로 배치될 수 있다.
상기 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6)에 추가하여 제7도전성 리드(L7)가 추가될 수 있다. 상기 제7도전성 리드(L7)는 상기 플립칩(200)의 테스트를 위한 것으로 상기 플립칩(200)의 테스트 단자(TP)를 통한 테스트가 필요하지 않은 경우는 구비되지 않을 수 있다. 상기 제7도전성 리드(L7)가 구비되는 경우 상기 제7도전성 리드(L7)는 상기 제1도전성 리드(L1)와 상기 제6도전성 리드(L6) 사이에 구비될 수 있다.
상기 보호회로영역(A3)의 전체적인 배치구조를 살펴보면, 상기 보호회로 영역(A3)의 중간부분을 기준으로 상부 및 하부로 구분하는 경우에, 상기 보호회로 영역(A3)의 상부에는 좌에서 우방향으로 제2도전성 리드(L2), 상기 제1도전성 리드(L1), 상기 제7도전성 리드(L7), 상기 제6도전성 리드(L6), 및 상기 제5도전성 리드(L5)의 순차적 배치구조를 가질 수 있으며, 상기 보호회로 영역(A3)의 하부에는 가로 방향을 길이방향으로 하여 상기 제3도전성 리드(L3) 및 상기 제4도전성 리드(L4)가 서로 평행하게 배치되는 구조를 가질 수 있다.
상기 복수의 도전성 리드들(L1,L2,L3,L4,L5,L6,L7)은 상기 플립칩(200)의 외부단자로써 기능하는 솔더볼의 배치위치에 대응하여 배치가 적절히 변동될 수 있음은 당연하다.
상기 외부연결단자영역(A2) 내의 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)는 패키징시 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)의 일부가 외부로 노출되어야 한다.
도면상에서는 리드 프레임구조가 동일평면에 리드들이 구비되는 것으로 도시되었지만, 패키징시 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)의 일부가 용이하게 외부로 노출될 수 있도록, 상기 외부연결단자영역(A2) 내의 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)는 다른 영역(상기 제1내부연결단자영역(A1), 상기 보호회로영역(A3), 및 상기 제2내부연결단자영역(A4))의 리드들보다 다운셋(down set) 되거나, 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)에 비하여 다른 영역(상기 제1내부연결단자영역(A1), 상기 보호회로영역(A3), 및 상기 제2내부연결단자영역(A4))의 리드들이 다운셋(down set) 된 구조를 가질 수 있다.
즉 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)는 다른 영역의 리드들과 다른 평면상에 배치되는 구조를 가질 수 있다. 예를 들어, 상기 외부연결단자영역(A2) 내의 상기 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)는 상기 제1내부연결단자영역(A1), 상기 보호회로영역(A3), 및 상기 제2내부연결단자영역(A4) 내의 리드들이 형성된 평면보다 낮은 평면 또는 높은 평면에 배치되는 구조를 가질 수 있다.
도 5의 (a), (b) 및 (c)에 도시된 바와 같이, 도 4에서 설명한 바와 같은 리드프레임 구조에 플립칩(200) 및 복수의 수동소자들(R1,R2,C1,C2)이 배치된다. 도 5의 (a)의 배치영역에 복수의 수동소자들(R1,R2,C1,C2), 상기 플립칩(200)이 배치되어 도 3에 도시된 바와 같은 등가회로를 구성하게 된다.
상기 플립칩(200)은 상기 제1도전성 리드(L1), 상기 제3도전성 리드(L3), 상기 제4도전성 리드(L4), 및 상기 제5도전성 리드(L5)와 본딩결합된다.
예를 들어, 도 5의 (b) 및 (c)에 도시된 바와 같이, 상기 플립칩(200)의 상기 감지단자(V1)는 상기 제1도전성 리드(L1)와 본딩결합되고, 상기 플립칩(200)의 상기 전압인가 단자(VDD)는 상기 제5도전성 리드(L5)와 본딩결합되고, 상기 플립칩(200)의 소오스 단자(S1)는 상기 제4도전성 리드(L4)와 본딩결합되고, 상기 플립칩(200)의 소오스 단자(S2)는 상기 제3도전성 리드(L3)와 본딩결합된다. 여기서 본딩결합은 플립칩 본딩 또는 솔더볼에 의한 본딩을 의미할 수 있다.
상기 복수의 수동소자들(R1,R2,C1,C2) 중 제1저항(R1)은 상기 제5도전성 리드(L5)와 상기 제6도전성 리드(L6) 사이에 배치되고, 상기 복수의 수동소자들(R1,R2,C1,C2) 중 제2저항(R2)은 상기 제1도전성 리드(L1)와 상기 제2도전성 리드(L2)사이에 배치될 수 있다.
또한 상기 복수의 수동소자들(R1,R2,C1,C2) 중 제1커패시터(C1)는 상기 제5도전성 리드(L5)와 상기 제2내부연결단자용 리드(B-) 사이에 배치되고, 상기 복수의 수동소자들(R1,R2,C1,C2) 중 제2커패시터(C2)는 상기 제3도전성 리드(L3)와 상기 제2내부연결단자용 리드(B-) 사이에 배치될 수 있다.
상기 배터리 보호회로에 서지보호회로가 구성되는 경우, 상기 서지보회회로를 구성하는 저항(R3) 및 배리스터(varistor)(V1)는 상기 제2외부연결단자용 리드(CF)와 상기 제3외부연결단자용 리드(P-) 사이에 병렬로 배치될 수 있다.
도면에는 표시되지 않았지만, 상기 배리스터(V1) 배치위치에 상기 배리스터(V1)를 대신하여 저항(R4)이나 커패시터(C4)가 배치될 수도 있다.
다음으로 상기 제6도전성 리드(L6)와 상기 제1외부연결단자용 리드(P+)를 와이어 본딩하게 되면, 도 3의 등가회로를 가지는 패키지 모듈의 내부배치구조가 완성되게 된다.
도 6은 본 발명의 제2실시예에 따른 도 2의 플립칩을 이용한 배터리 보호회로도이며, 도 3의 회로에 커패시터(C3)가 추가되어 구성되는 회로를 나타낸 것이다.
도 6에 도시된 바와 같이, 상기 커패시터(C3)는 상기 제1노드(n1)(또는 제1외부연결단자(P+))와 제2노드(n2)(또는 제3외부연결단자(P-)) 사이에 배치된다. 상기 커패시터(C3)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C3)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다. 이외의 구성이나 배치는 도 3의 경우와 동일하다.
도 7은 도 6의 배터리 보호회로의 패키지 모듈을 위한 리드프레임의 배치도이다.
도 7에 도시된 바와 같이, 본 발명의 제2실시예에 따른 배터리 보호회로의 패키지 모듈은 제1내부연결단자영역(A1), 외부연결단자영역(A2), 보호회로영역(A3), 제2내부연결단자영역(A4)이 순차적으로 배치되는 구조를 가진다.
도 7의 배치구조는 도 4의 배치구조에 커패시터용 도전성 리드(L8)가 추가된다는 점을 제외하고는 도 4의 배치구조와 동일한 구조를 가진다.
상기 커패시터용 도전성 리드(L8)는 상기 제7도전성 리드(L7)가 구비되는 경우에는 상기 제7도전성 리드(L7)와 상기 제6도전성 리드(L6) 사이에 배치되고, 상기 제7도전성 리드(L7)가 구비되지 않는 경우에는 상기 제1도전성 리드(L1)와 상기 제6도전성 리드(L6) 사이에 배치되게 된다.
도 8은 도 7의 리드프레임에 도 6의 배터리 보호회로를 구현한 패키지 모듈의 내부 배치구조도이다.
도 8에 도시된 바와 같이, 도 7에서 설명한 바와 같은 리드프레임 구조에 플립칩(200) 및 복수의 수동소자들(R1,R2,C1,C2,C3)이 배치된다. 즉 도 7의 배치영역에 복수의 수동소자들(R1,R2,C1,C2,C3), 상기 플립칩(200)이 배치된다.
도 8의 배치구조는, 상기 커패시터(C3)가 상기 커패시터용 도전성 리드(L8)와 상기 제6도전성 리드(L6) 사이에 배치되는 점을 제외하면 도 5를 통해 설명한 배치구조와 동일하다.
추가적으로, 상기 커패시터용 도전성 리드(L8)와 상기 제3외부연결단자용 리드(P-)를 와이어 본딩하게 되면, 도 6의 등가회로를 가지는 패키지 모듈의 내부배치구조가 완성되게 된다.
이후 상술한 배치구조를 가지는 배터리 보호회로를 몰딩하는 등의 패키징공정을 통해 도 9에 도시된 바와 같이 패키징하여 패키지 모듈(P)을 구성하게 된다.
도 9의 (a)는 도 5 및 도 8의 배치구조를 가지는 배터리 보호회로의 패키지 모듈(P)의 하부면을 나타낸 것이고, 도 9의 (b)는 상기 패키지 모듈(P)의 상부면을 나타낸 것이다.
도 9에 도시된 바와 같이, 본 발명의 실시예들 따른 배터리 보호회로의 패키지 모듈(P)은 상부면에는 상기 외부연결단자들(P+,CF,P-)이 노출되고, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 노출되도록 구성된다.
도 10은 도 9의 패키지 모듈(P)을 배터리 팩에 장착하는 과정을 나타낸 도면이다.
도 10에 도시된 바와 같이, 배터리 보호회로의 패키지 모듈(P)은 베어셀이 내장된 배터리 캔(VC)의 상부면과 상부케이스(VP) 사이에 삽입되어 도 9에 도시된 바와 같은 배터리 팩을 구성하게 된다.
상기 배터리 캔(VC)의 상부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 연결되기 위한 단자들이 외부에 노출되어 있고, 점(Spot) 용접방법 등으로 상기 패키지 모듈(P)과 상기 배터리 캔(VC)이 결합될 수 있다.
상기 상부케이스(VP)는 플라스틱 재질로 상기 외부연결단자들(P+,CF,P-)이 노출될 수 있도록 대응되는 부분이 관통되어 있다. 즉 관통홀이 형성되어 있다.
도 11에 도시된 바와 같이, 도 10과 달리 상기 패키지 모듈(P)을 상기 배터리 캔(VC)과 결합되는 상부케이스(VP) 구조로 형성하는 것도 가능하다. 예를 들어, 하부면에는 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)가 상기 배터리 캔(VC)의 외부에 노출된 단자들과 접촉하도록 결합되고, 상부면은 상기 복수의 외부연결단자들(P+,CF,P-)을 외부에 노출시키는 구조의 배터리 캔 상부케이스 구조를 가질 수도 있다. 즉 상기 패키지 모듈(P)이 장착되는 배터리 팩이나 배터리 캔(VC)의 사이즈와 동일하게 구성되도록 하기 위해, 상기 패키지 모듈(P)의 사이즈를 배터리 팩이나 배터리 캔(VC)의 사이즈와 동일하도록 연장 또는 확장되어 상기 배터리 캔(VC)과 결합되어 배터리 팩을 구성하는 상부케이스 구조를 가지도록 형성될 수 있다. 이 경우 별도의 상부케이스를 구비함이 없이 상기 패키지 모듈(P)을 상기 배터리 캔(VC)에 장착하는 것 만으로 배터리 팩이 완성되게 된다.
본 발명의 실시예들에서 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 중에서 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부를 도금하는 것이 가능하다.
상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 모두의 외부 노출부분 전체를 도금하는 것도 가능하고, 노출부분의 일부만을 도금하는 것도 가능하다.
또한, 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)를 노출여부와 관계없이 전체를 도금하는 것도 가능하다.
다른 예로, 상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-) 중 일부 선택된 연결단자만을 부분적으로 도금하는 것도 가능하다. 이 경우에도 패키지 모듈 외부로 노출된 부분 중 일부부분만을 도금할 수도 있고, 전체를 도금하는 것도 가능하다.
상기 복수의 외부연결단자들(P+,CF,P-), 상기 제1내부연결단자(B+) 및 상기 제2내부연결단자(B-)의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질이 이용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 배터리 보호회로를 구성하는 프로텍션회로, FET 등을 하나의 플립칩으로 구현하여 복수의 수동소자들, 외부연결단자들, 내부연결단자들과 함께 하나의 패키지 모듈로 구성이 가능하므로, 별도의 모듈제조공정이 필요하였던 기존 방법보다 제조공정이 최소화 되며, 배터리 캔에의 장착이 편리하고, 소형화에 유리한 장점이 있다. 또한, 플립칩을 이용하여 플립칩 본딩을 수행함에 따라 기존 와이어 본딩 대비 전기전도도가 향상되고 생산비용을 줄일 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
A1 : 제1내부연결단자영역 A2 : 외부연결단자영역
A3 : 보호회로영역 A4 : 제2내부연결단자영역
200 : 플립칩

Claims (11)

  1. 배터리 보호회로의 패키지모듈에 있어서:
    양쪽가장자리부분에 각각 구비되며, 베어셀이 내장된 배터리 캔과 연결되는 제1내부연결단자 및 제2내부연결단자가 각각 배치되는 제1내부연결단자영역 및 제2내부연결단자영역과;
    상기 제1내부연결단자영역에 인접되며, 복수의 외부연결단자들이 배치되는 외부연결단자영역과;
    상기 외부연결단자영역과 상기 제2내부연결단자영역 사이에 배치되며, 과방전 및 과충전상태에서 스위칭 소자들로 기능하는 공통 드레인 구조의 제1FET 및 제2FET와, 과방전 및 과충전 동작을 제어하는 프로텍션(protection) IC 회로가 하나의 플립칩으로 구현되어 배치되고, 상기 플립칩에 인접되어 저항 및 커패시터를 포함하는 복수의 수동소자들이 배치되는 보호회로영역을 구비하여,
    상부면에는 상기 복수의 외부연결단자들이 노출되고, 하부면에는 상기 제1내부연결단자 및 상기 제2내부연결단자가 노출되도록 패키징된 구조를 가지는 배터리 보호회로의 패키지모듈.
  2. 청구항 1에 있어서,
    상기 플립칩은, 충전전압 및 방전전압이 인가되기 위한 전압인가 단자(VDD), 충방전 상태를 감지하기 위한 감지단자(V-), 상기 제1FET의 소오스 단자인 제1소오스 단자(S1), 및 상기 제2FET의 소오스 단자인 제2소오스 단자(S2)가 외부연결을 위한 외부단자로 노출되는 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지모듈.
  3. 청구항 2에 있어서, 상기 배터리 보호회로의 패키지모듈은,
    상기 보호회로영역에 배치되며, 상기 플립칩의 일면에 구비된 복수의 솔더볼들과의 본딩결합 및 상기 복수의 수동소자들의 배치를 위해 구비되는 복수의 도전성 리드들과;
    상기 외부연결단자 영역에 순차적으로 배치되어 상기 복수의 외부연결단자들을 구성하는 제1외부연결단자용 리드, 제2외부연결단자용 리드, 및 제3외부연결단자용 리드와;
    제1외부연결단자용 리드에서 연장되어 구성되며, 상기 제1내부연결단자 영역에 구비되어 상기 제1내부연결단자를 구성하는 제1내부연결단자용 리드와;
    상기 제2내부연결단자 영역에 구비되어 상기 제2내부연결단자를 구성하는 제2내부연결단자용 리드를 구비하는 리드프레임 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지모듈.
  4. 청구항 3에 있어서,
    상기 복수의 도전성 리드들은, 상기 플립칩의 상기 감지단자(V-)와 본딩결합되기 위한 제1도전성 리드와;
    상기 제3외부연결단자용 리드에서 연장되어 구성되며, 상기 제1도전성 리드에 인접배치되는 제2도전성 리드와;
    상기 제3외부연결단자용 리드에서 연장되어 구성되며, 상기 플립칩의 상기 제2소오스 단자(S2)와 본딩결합되기 위한 제3도전성 리드와;
    상기 제2내부연결단자용 리드에서 연장되어 구성되며, 상기 플립칩의 상기 제1소오스 단자(S1)와 본딩결합되기 위한 제4도전성 리드와;
    상기 제2내부연결단자용 리드와 인접되어 배치되며 상기 플립칩의 전압인가단자(VDD)와 본딩결합되기 위한 제5도전성 리드와;
    상기 제5도전성 리드와 인접되어 배치되는 제6도전성 리드를 구비함을 특징으로 하는 배터리 보호회로의 패키지모듈.
  5. 청구항 4에 있어서,
    상기 플립칩은, 상기 제1도전성 리드, 상기 제3도전성 리드, 상기 제4도전성 리드, 및 상기 제5도전성 리드와 본딩결합되고,
    상기 복수의 수동소자들 중 제1저항은 상기 제5도전성 리드와 상기 제6도전성 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제2저항은 상기 제1도전성 리드와 상기 제2도전성 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제1커패시터는 상기 제5도전성 리드와 상기 제2내부연결단자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 제2커패시터는 상기 제3도전성 리드와 상기 제2내부연결단자용 리드 사이에 배치되고,
    상기 복수의 수동소자들 중 서지보호회로를 구성하는 소자들은 상기 제2외부연결단자용 리드와 상기 제3외부연결단자용 리드 사이에 병렬로 배치되며,
    상기 제6도전성 리드와 상기 제1외부연결단자용 리드는 와이어 본딩으로 연결되어, 상기 배터리 보호회로를 구성함을 특징으로 하는 배터리 보호회로의 패키지모듈.
  6. 청구항 5에 있어서,
    상기 서지보호회로는 두 개의 저항을 병렬연결하는 구성, 또는 하나의 저항과 하나의 커패시터를 병렬연결하는 구성, 및 하나의 저항과 하나의 배리스터를 병렬연결하는 구성 중 어느 하나를 선택하여 구성됨을 특징으로 하는 배터리 보호회로의 패키지모듈.
  7. 청구항 6에 있어서,
    상기 복수의 도전성 리드들은 상기 제1도전성 리드와 상기 제6도전성 리드 사이에 배치되는 커패시터용 도전성 리드를 더 구비하고, 상기 복수의 수동소자들은 제3커패시터를 더 구비하며, 상기 제3커패시터는 상기 제6도전성 리드와 상기 커패시터용 도전성 리드 사이에 배치되고, 상기 커패시터용 도전성 리드와 상기 제3외부연결단자용 리드는 와이어 본딩으로 연결되어, 상기 배터리 보호회로를 구성함을 특징으로 하는 배터리 보호회로의 패키지모듈.
  8. 청구항 1 내지 청구항 7 중 어느 하나의 청구항에 있어서,
    상기 배터리 보호회로의 패키지 모듈은, 베어셀이 내장되며 상기 제1내부연결단자 및 상기 제2내부연결단자가 연결되기 위한 단자들이 외부에 노출된 배터리 캔과, 상기 배터리캔의 상부면에 결합되고, 상기 복수의 외부연결단자들이 외부에 노출되도록 하는 외부연결단자용 관통홀들을 가지는 상부케이스 사이에 배치되어 배터리 팩을 구성함을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  9. 청구항 8에 있어서,
    상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자 중에서 선택된 적어도 하나의 연결단자는, 상기 배터리 보호회로의 패키지 모듈의 외부로 노출된 부분의 전부 또는 일부가 도금되는 것을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  10. 청구항 9에 있어서,
    상기 복수의 외부연결단자들, 상기 제1내부연결단자 및 상기 제2내부연결단자의 도금을 위한 도금물질은 금, 은, 니켈, 주석 및 크롬 중에서 선택된 적어도 하나의 도금물질임을 특징으로 하는 배터리 보호회로의 패키지 모듈.
  11. 청구항 5에 있어서,
    상기 외부연결단자영역 내의 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)는 상기 제1내부연결단자영역, 제2내부연결단자영역, 및 상기 보호회로영역 내의 리드들보다 다운셋(down set) 된 구조를 가지거나, 상기 제1내부연결단자영역, 제2내부연결단자영역, 및 상기 보호회로영역 내의 리드들은 상기 외부연결단자영역 내의 제1 내지 제3 외부연결단자용 리드(P+,CF,P-)보다 다운셋(down set) 된 구조를 가짐을 특징으로 하는 배터리 보호회로의 패키지 모듈.
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