KR101054565B1 - 반도체 패키지 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로, 해결하고자 하는 기술적 과제는 반경화성 감광성 도전막에 열과 압력을 가하여 비아홀을 충진할 수 있으므로 관통전극을 형성하기 위한 공정의 비용을 절감하고 공정 시간을 최소화하는 데 있다.
이를 위해 본 발명은 제1면과 제1면의 반대면인 제2면을 관통하는 적어도 하나의 비아 홀이 형성된 웨이퍼 기판의 제2면 전체에 점탄성을 갖는 감광성 도전막을 접착하여 기판을 준비하는 기판 준비 단계와, 감광성 도전막에 압력과 열을 가하여 상기 감광성 도전막으로 비아 홀을 충진시켜 관통전극을 형성하는 관통전극 형성 단계와, 웨이퍼 기판의 제1면에서 웨이퍼 기판을 마스크로 하여 관통전극을 노광시키는 노광 단계와, 웨이퍼 기판의 제2면에 감광성 도전막을 제거하여 관통전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계 및 관통전극을 통해서 전기적으로 연결되도록 웨이퍼의 상부에 적어도 하나의 적층 웨이퍼를 적층하는 웨이퍼 적층 단계를 포함하는 반도체 패키지 및 그의 제조방법을 개시한다.
반경화, 감광성 도전막, 관통전극, TSV

Description

반도체 패키지 및 그의 제조방법{SEMICONDUCTOR PACKAGE AND THE MANUFACTURING METHOD THEREOF }
본 발명은 반도체 패키지 및 그의 제조방법에 관한 것으로서, 보다 자세하게는 반경화성 감광성 도전막에 열과 압력을 가하여 비아홀을 충진할 수 있으므로 관통전극을 형성하기 위한 공정의 비용을 절감하고 공정을 최소화할 수 있는 반도체 패키지 및 그의 제조방법에 관한 것이다.
현재 제품의 경박단소화 경향에 의해 제품에 들어가는 반도체 디바이스 역시 그 기능은 증가하고 크기는 작아질 것이 요구되고 있다. 이러한 요구를 만족시키기 위해 여러 반도체 디바이스의 패키징 기술이 개발되어 왔다.
그리고 그 중 대표적인 하나가 반도체 다이의 본드 패드와 대응되는 영역에 반도체 다이를 관통하는 실리콘 관통 비아(Through Silicon Via, TSV)를 형성하고, 금속을 채워넣어 관통 전극을 형성하는 TSV 패키지이다. 이러한 패키지는 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 고성능, 초소형의 반도체 패키지의 기술로 주목받고 있다.
이러한 TSV 패키지는 반도체 다이 또는 웨이퍼에 관통 홀을 형성하고, 상기 관통 홀 내벽에 절연막을 형성한 후, 상기 관통 홀을 도전성 재료로 충진하여 관통 전극을 형성한다. 그러나 이러한 패키지공정에서는 절연막 및 관통 전극을 형성하는 다수의 공정과정을 포함하고, 이러한 다수의 공정과정을 진행함에 따라 열처리 공정도 증가하게 된다. 그리고 열처리 공정으로 인해서 웨이퍼와 관통 전극 사이의 계면이 손상되는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반경화성 감광성 도전막에 열과 압력을 가하여 비아홀을 충진하고, 웨이퍼를 마스크로 사용할 수 있으므로 관통전극을 형성하기 위한 공정의 비용을 절감하고 공정 시간을 최소화할 수 있는 반도체 패키지 및 그의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지 및 그의 제조방법은 제1면과 제1면의 반대면인 제2면을 관통하는 적어도 하나의 비아 홀이 형성된 웨이퍼 기판의 제2면 전체에 점탄성을 갖는 감광성 도전막을 접착하여 기판을 준비하는 기판 준비 단계와, 상기 감광성 도전막에 압력과 열을 가하여 상기 감광성 도전막으로 비아 홀을 충진시켜 관통전극을 형성하는 관통전극 형성 단계와, 상기 웨이퍼 기판의 제1면에서 상기 웨이퍼 기판을 마스크로 하여 상기 관통전극을 노광시키는 노광 단계와, 상기 웨이퍼 기판의 제2면에 감광성 도전막을 제거하여 관통전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계 및 관통전극을 통해서 전기적으로 연결되도록 상기 웨이퍼의 상부에 적어도 하나의 적층 웨이퍼를 적층하는 웨이퍼 적층 단계를 포함할 수 있다.
상기 기판 준비 단계에서 상기 웨이퍼 기판의 제2면에 형성된 상기 감광성 도전막은 반경화 감광성 도전막일 수 있다.
상기 관통전극 형성 단계에서는 상기 감광성 도전막이 상기 비아 홀을 모두 메워서 상기 관통전극이 형성되고 상기 관통전극과 대응되도록 상기 웨이퍼 기판의 제1면으로 돌출된 제1전극 패드가 더 형성될 수 있다.
상기 제1전극 패드는 상기 관통전극과 일체형으로 형성될 수 있다.
상기 노광 단계에서는 상기 웨이퍼 기판을 마스크로 하여 상기 관통전극과 상기 제1전극 패드를 노광하며, 상기 웨이퍼 기판의 제2면에 형성된 상기 감광성 도전막을 상기 관통전극과 대응되도록 노광하여 제2전극 패드가 더 형성될 수 있다.
상기 제2전극 패드는 상기 관통전극과 일체형으로 형성될 수 있다.
상기 제2전극 패드는 상기 웨이퍼 기판의 제2면으로 돌출될 수 있다.
상기 웨이퍼 준비 단계에서는 상기 웨이퍼 기판의 제2면에 형성된 감광성 도전막을 제거하여 상기 제2전극 패드가 외부로 노출될 수 있다.
상기 웨이퍼 적층 단계에서는 상기 웨이퍼와 상기 적층 웨이퍼는 동일한 형상으로 이루어지며, 상기 웨이퍼의 제1전극 패드에 적층 웨이퍼의 제2전극 패드가 접촉되도록 적층될 수 있다.
상기 웨이퍼 적층 단계이후에는 상기 웨이퍼와 상기 적층 웨이퍼를 열처리하여 상기 웨이퍼와 상기 적층 웨이퍼가 분리되지 않도록 상기 관통전극, 상기 제1전극 패드 및 상기 제2전극 패드를 경화시키는 경화 단계를 더 포함할 수 있다.
상기 경화 단계 이후에는 상기 웨이퍼와 상기 적층 웨이퍼를 소잉하여 낱개의 반도체 패키지로 분리하는 소잉 단계를 더 포함할 수 있다.
상기 웨이퍼 준비 단계에서는 상기 노광 단계에서 노광되지 않은 상기 웨이 퍼의 제2면에 형성된 감광성 도전막을 제거할 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 패키지 및 그의 제조방법은 반경화성 감광성 도전막에 열과 압력을 가하여 비아홀을 충진하고, 웨이퍼를 마스크로 사용할 수 있으므로 관통전극을 형성하기 위한 공정의 비용을 절감하고 공정 시간을 최소화할 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지의 제조방법에 순서도가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 패키지의 제조방법은 기판 준비 단계(S1), 관통전극 형성 단계(S2), 노광 단계(S3), 웨이퍼 준비 단계(S4), 웨이퍼 적층 단계(S5), 경화 단계(S6) 및 소잉 단계(S7)를 포함할 수 있다. 이러한 반도체 패키지의 제조방법은 도 2a 내지 도 2g에 도시된 단면도를 통해서 자세히 설명하고 자 한다.
도 2a 내지 도 2g를 참조하면, 도 1에 도시된 반도체 패키지의 제조방법을 도시한 단면도가 도시되어 있다.
도 2a에 도시된 바와 같이, 상기 기판 준비 단계(S1)에서는 평평한 제1면(110a)과 상기 제1면(110a)의 반대면으로서 평평한 제2면(110b)을 갖는 웨이퍼 기판(110)를 준비한다. 그리고 상기 웨이퍼 기판(110)의 제1면(110a)과 제2면(110b) 사이를 관통하는 적어도 하나의 비아홀(111)을 형성한다. 그리고 상기 웨이퍼 기판(110)의 제2면(110b)을 모두 덮도록 감광성 도전막(120)을 접착한다. 상기 감광성 도전막(120)은 반경화 상태로 접착성을 띄며, 필름 형태로 상기 웨이퍼 기판(110)의 제2면(110b)에 접착될 수 있다. 상기 감광성 도전막(120)은 감광성 고분자 수지에 도전성 금속성 충진재 또는 탄소 나노튜브 등의 네트웍 연결구조를 통해서 도전효과를 줄 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 여기서 상기 고분자 수지는 오르소 디아조 나프토 퀴논(ODNQ, Ortho-Diazo-Naphto-Quinone), 폴리메틸메타아크릴레이트(PMMA, Poly-Methyl Meth-Acrylate) 또는 이의 등가물로 이루어질 수 있고, 상기 도전성 금속성 충진재는 은, 구리, 솔더 또는 이의 등가물로 이루어질 수 있으나 본 발명에서 이를 한정하는 것은 아니다.
도 2b에 도시된 바와 같이, 상기 관통전극 형성 단계(S2)에서는 상기 웨이퍼 기판(110)의 제2면(110b)에 접착된 상기 감광성 도전막(120)에 열과 압력을 가하 여, 상기 웨이퍼 기판(110)의 제1면(110a)과 제2면(110b) 사이를 관통하도록 형성된 상기 비아홀(111)을 충진하여 관통전극(121)이 형성된다. 여기서 상기 감광성 도전막(120)은 점탄성을 가지므로 열과 압력에 의해서 비아홀을 충진할 수 있다. 그리고 상기 감광성 도전막(120)은 상기 비아홀(111)을 충진하고 상기 웨이퍼 기판(110)의 제1면(110a)으로 돌출되는데, 이때 상기 웨이퍼 기판(110)의 제1면(110a)으로 돌출된 상기 감광성 도전막(120)은 제1전극 패드(122)가 된다. 즉, 상기 관통전극(121)과 상기 제1전극 패드(122)는 점탄성을 갖는 상기 감광성 도전막(120)에 열과 압력을 가하여 상기 비아홀(111)의 내부와 웨이퍼 기판(110)의 제1면(110a)으로 돌출되도록 하여 형성할 수 있다. 그러므로 상기 제1전극 패드(122)는 상기 관통전극(121)과 대응되는 위치에 형성되며, 상기 관통전극(121)과 일체형으로 형성된다.
도 2c에 도시된 바와 같이, 상기 노광 단계(S3)에서는 상기 웨이퍼 기판(110)를 마스크로 하여 상기 웨이퍼 기판(110)의 제1면(110a)에서 자외선을 조사하여, 상기 제1전극 패드(122)와 상기 관통 전극(121)을 노광한다. 이때, 상기 웨이퍼 기판(110)의 제2면(110b)에 접착된 상기 감광성 도전막(120)에서 상기 관통 전극(121)과 대응되는 상기 감광성 도전막(120)도 노광이 되는데, 이때 노광된 상기 감광성 도전막(120)은 제2전극 패드(123)가 형성될 수 있다. 즉, 상기 감광성 도전막(120)에서 상기 웨이퍼 기판(110)의 제1면(110a)으로 돌출된 상기 제1전극 패드(122)와 비아홀(111)을 충진한 상기 관통전극(121) 및 상기 관통전극(121)과 대응되는 위치의 상기 웨이퍼 기판(110)의 제2면(110b)에 형성된 상기 제2전극 패드(123)가 노광된다. 이러한 상기 제1전극 패드(122), 상기 관통전극(121) 및 상기 제2전극 패드(123)는 일체형으로 형성될 수 있으며, 동일한 감광성 도전막(120)을 노광하여 형성하므로 동일한 재질로 이루어질 수 있다.
도 2d에 도시된 바와 같이, 상기 웨이퍼 준비 단계(S4)에서는 상기 웨이퍼 기판(110)의 제2면(110b)에 접착된 상기 감광성 도전막(120)을 제거한다. 이때, 상기 감광성 도전막(120)은 상기 노광 단계(S3)에서 노광되지 않은 감광성 도전막(120)만 제거될 수 있다. 즉, 상기 웨이퍼 기판(110)의 제1면(110a)으로 돌출된 제1전극 패드(122), 상기 비아홀(111)을 충진한 관통전극(121) 및 상기 관통전극(121)과 대응되도록 상기 웨이퍼 기판(110)의 제2면(110b)에 형성된 제2전극 패드(122)를 제외한 상기 감광성 도전막(120)은 제거될 수 있다. 이때, 상기 웨이퍼 기판(110)의 제2면(110b)에 접착되었던 상기 감광성 도전막(120)이 제거되므로, 상기 제2전극 패드(123)는 상기 웨이퍼 기판(110)의 제2면(110b)으로 돌출될 수 있다. 즉, 상기 웨이퍼 준비 단계(S4)에서는 상기 웨이퍼 기판(110)에 상기 관통전극(121), 제1전극 패드(122) 및 제2전극 패드(123)를 형성하여 웨이퍼(100a)를 준비한다. 이때 웨이퍼(100a)의 제1전극 패드(122)와 제2전극 패드(123)는 상기 관통전극(121)을 통해서 전기적으로 연결되며, 제1전극 패드(122), 제2전극 패드(123) 및 상기 관통전극(121)은 동일한 재질인 감광성 도전막(120)을 이용하여 일체형으로 형성된다.
도 2e에 도시된 바와 같이, 상기 웨이퍼 적층 단계(S5)에서는 상기 웨이퍼 준비 단계(S4)에서 관통전극(121), 제1전극 패드(122) 및 제2전극 패드(123)가 형성된 웨이퍼(100a)의 제1전극 패드(122)에 적층 웨이퍼(210a)의 제2전극 패드(223)가 접촉되도록 적층한다. 즉, 상기 웨이퍼(100a)의 상부에 상기 적층 웨이퍼(200a)가 적층 될 수 있다. 여기서, 상기 적층 웨이퍼(200a)는 상기 웨이퍼(100a)와 동일한 구조로 이루어지므로, 구체적인 구조의 설명은 생략 한다. 즉, 적층 웨이퍼(200a)는 관통전극(221), 제1전극 패드(222) 및 제2전극 패드(223)를 포함하고, 상기 관통전극(221), 제1전극 패드(222) 및 제2전극 패드(223)는 일체형으로 감광성 도전막으로 이루어질 수 있다. 그리고 상기 웨이퍼(110a)의 상부에 여러층으로 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)가 순차적으로 적층될 수 있다. 도 2e에서는 하나의 웨이퍼(100a)와 그 위에 4개의 적층 웨이퍼(200a, 300a, 400a, 500a)가 적층된 것을 도시하였으나, 본 발명에서 상기 적층 웨이퍼(200a)의 적층 개수를 한정하는 것은 아니다. 그리고 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)는 동일한 구조로 이루어지며, 상기 웨이퍼(100a)와 상기 적층 웨이퍼(200a)의 연결과 동일하게 관통 전극, 제1전극 패드 및 제2전극 패드를 통해서 전기적으로 연결될 수 있다.
도 2f에 도시된 바와 같이, 상기 경화 단계(S6)에서는 상기 웨이퍼 적층 단계(S5)에서 상기 웨이퍼(100a)의 상부에 서로 접촉되도록 적층된 복수개의 적층 웨 이퍼(200a, 300a, 400a, 500a)와 상기 웨이퍼(100a)를 고온을 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 웨이퍼(100a) 및 상기 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)가 강하게 전기적 및 기계적으로 접속되도록 한다. 물론 상기 퍼니스 내에서 상기 웨이퍼(100a)의 관통전극(121), 제1전극 패드(122) 및 제2전극 패드(123)와 상기 적층 웨이퍼(200a)의 관통전극(221), 제1전극 패드(222) 및 제2전극 패드(223)는 경화되어 접착력이 강화된다. 즉, 상기 웨이퍼(100a)의 제1전극 패드(122)와 상기 적층 웨이퍼(200a)의 제2전극 패드(223)는 경화되어 접착력이 강화되어 전기적 및 기계적으로 연결된다. 그리고 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)도 상기 웨이퍼(100a)와 상기 적층 웨이퍼(200a)가 적층된 것과 동일하게 전기적 및 기계적으로 연결된다.
도 2g에 도시된 바와 같이, 상기 소잉 단계(S7)에서는 상기 적층 및 경화된 상기 웨이퍼(100a) 및 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)를 다이아몬드 휠 또는 레이저 빔과 같은 소잉 툴(130)을 이용하여 웨이퍼에서 낱개의 반도체 패키지(100)로 소잉(sawing)한다. 예를 들면, 소잉 툴(130)로 상기 웨이퍼(100a) 및 복수개의 적층 웨이퍼(200a, 300a, 400a, 500a)의 일정 영역을 소잉함으로써, 웨이퍼로부터 낱개의 반도체 패키지(100)가 분리되도록 한다.
이러한 반도체 패키지(100)는 웨이퍼를 관통하는 관통 전극을 통하여 다수의 반도체 패키지를 수직으로 적층함으로써, 반도체 패키지 사이의 배선 길이가 단축되어 작고 고성능의 패키지 구현이 가능하다. 특히, 웨이퍼에 관통전극을 형성할 때, 반경화 감광성 도전막을 압력 및 열을 이용하여 웨이퍼에 형성된 비아 홀에 충진하여 형성할 수 있다. 이에 따라 저가의 공정으로 반도체 패키지(100)의 구현이 가능하며, 반도체 패키지(100)의 공정 시간을 단축시킬 수 있다. 본 발명에서는 다섯 개의 웨이퍼를 적층한 구조를 제시하였으나, 당업자에 따라 더 적거나 더 많은 웨이퍼를 적층할 수 있음은 물론이다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그의 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 순서도이다.
도 2a 내지 도 2g는 도 1에 도시된 반도체 패키지의 제조방법을 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 반도체 패키지
100a; 웨이퍼 200a, 300a, 400a, 500a; 적층 웨이퍼
121, 221; 관통전극 122, 222; 제1전극 패드
123, 223; 제2전극 패드 110; 웨이퍼 기판

Claims (13)

  1. 제1면과 제1면의 반대면인 제2면을 관통하는 적어도 하나의 비아 홀이 형성된 웨이퍼 기판의 제2면 전체에 점탄성을 갖는 감광성 도전막을 접착하여 웨이퍼 기판을 준비하는 웨이퍼 기판 준비 단계;
    상기 감광성 도전막에 압력과 열을 가하여 상기 감광성 도전막이 비아 홀에 충진되어 관통전극이 형성되도록 하되, 상기 관통전극과 연결되고, 상기 제1면의 외측으로 돌출되고 상기 감광성 도전막으로 이루어진 제1전극 패드가 형성되도록 하는 관통전극 형성 단계;
    상기 웨이퍼 기판의 제1면에서 상기 웨이퍼 기판을 마스크로 하여 상기 관통전극에 자외선을 입사시켜 노광시키는 노광 단계;
    상기 웨이퍼 기판의 제2면에서 노광되지 않은 감광성 도전막을 제거하되, 상기 관통전극과 연결되고, 상기 제2면의 외측으로 돌출되며, 상기 노광된 감광성 도전막으로 이루어진 제2전극 패드가 형성되도록 하는 관통전극이 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계; 및
    관통전극을 통해서 전기적으로 연결되도록 상기 웨이퍼의 상부에 적어도 하나의 적층 웨이퍼를 적층하는 웨이퍼 적층 단계를 포함하고,
    상기 감광성 도전막은 오르소 디아조 나프토 퀴논(ODNQ, Ortho-Diazo-Naphto-Quinone) 또는 폴리메틸메타아크릴레이트(PMMA, Poly-Methyl Meth-Acrylate) 중에서 선택된 어느 하나의 감광성 고분자 수지와,
    은, 구리 또는 솔더 중에서 선택된 어느 하나의 도전성 금속성 충진재로 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.
  2. 제 1 항에 있어서,
    상기 기판 준비 단계에서 상기 웨이퍼 기판의 제2면에 형성된 상기 감광성 도전막은 반경화 감광성 도전막인 것을 특징으로 하는 반도체 패키지의 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1전극 패드는 상기 관통전극과 일체형으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  5. 제 1 항에 있어서,
    상기 노광 단계에서는
    상기 웨이퍼 기판을 마스크로 하여 상기 관통전극과 상기 제1전극 패드를 노광하며, 상기 웨이퍼 기판의 제2면에 형성된 상기 감광성 도전막을 상기 관통전극과 대응되도록 노광하여 상기 제2전극 패드가 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2전극 패드는 상기 관통전극과 일체형으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  7. 삭제
  8. 제 5 항에 있어서,
    상기 웨이퍼 준비 단계에서는
    상기 웨이퍼 기판의 제2면에 형성된 감광성 도전막을 제거하여 상기 제2전극 패드가 외부로 노출되도록 하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 5 항에 있어서,
    상기 웨이퍼 적층 단계에서
    상기 웨이퍼와 상기 적층 웨이퍼는 동일한 형상으로 이루어지며, 상기 웨이퍼의 제1전극 패드에 적층 웨이퍼의 제2전극 패드가 접촉되도록 적층되는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 제 5 항에 있어서,
    상기 웨이퍼 적층 단계 이후에는
    상기 웨이퍼와 상기 적층 웨이퍼를 열처리하여 상기 웨이퍼와 상기 적층 웨이퍼가 분리되지 않도록 상기 관통전극, 상기 제1전극 패드 및 상기 제2전극 패드를 경화시키는 경화 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 10 항에 있어서,
    상기 경화 단계 이후에는
    상기 웨이퍼와 상기 적층 웨이퍼를 소잉하여 낱개의 반도체 패키지로 분리하는 소잉 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 삭제
  13. 제 1 항, 제 2 항, 제 4 항 내지 제 6 항, 제 8 항 내지 제 11 항 중 어느 하나에 기재된 제조방법으로 제조된 반도체 패키지.
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