KR101034670B1 - 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 트랜지스터는 소자 분리막으로 정의되는 활성 영역, 그리고 상기 활성 영역과 중첩하며, 적어도 하나의 개구부가 형성되어 있는 게이트 전극을 포함하고, 상기 개구부는, 상기 소자 분리막 및 상기 활성 영역 사이의 계면의 적어도 일부와 중첩한다.
트랜지스터, 고전압, 집적회로, 험프

Description

트랜지스터 및 그의 제조 방법{TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것이다.
트랜지스터가 장착되는 장치의 성능 향상에 부응하여 고전압을 전달하기 위하여 고전압 트랜지스터(high voltage transistor)가 널리 사용되고 있다. 특히 액정 표시 장치(liquid crystal display, LCD)등의 평판 표시 장치용 집적 회로는 표시 장치의 구동을 위하여 고전압 트랜지스터가 채용된다.
한편 이러한 고전압 트랜지스터는 고전압에서 항복 전압(breakdown voltage)을 높이기 위하여 웰 농도를 일반 트랜지스터에 비하여 낮게 형성한다. 이러한 경우 활성 영역 중 소자 분리막(shallow trench isolation, STI)에 가까운 부분에서 도펀트 편석(segregation)이 발생하고, 이로 인해 활성 영역의 다른 부분보다 웰 농도가 더 감소될 수 있다. 이러한 이 부분에서는 활성 영역의 다른 부분보다 문턱 전압이 낮아져 채널이 먼저 형성될 수 있다. 이로써 트랜지스터가 두 개의 문턱 전압을 갖는 것처럼 보이는 험프(hump) 현상이 발생될 수 있다.
험프 현상이 발생하면 고전압 트랜지스터를 채택한 집적 회로의 증폭기내 입 력 트랜지스터의 매칭 특성을 악화시키며, 이로 인하여 집적 회로의 출력 전압에 편차가 발생하여 불량이 발생하기 쉽다.
본 발명이 이루고자 하는 기술적 과제는 고전압 트랜지스터에서 발생할 수 있는 험프 현상을 방지하여 트랜지스터의 신뢰도를 향상시키는 것이다.
본 발명의 한 실시예에 따른 트랜지스터는 소자 분리막으로 정의되는 활성 영역, 그리고 상기 활성 영역과 중첩하며, 적어도 하나의 개구부가 형성되어 있는 게이트 전극을 포함하고, 상기 개구부는, 상기 소자 분리막 및 상기 활성 영역 사이의 계면의 적어도 일부와 중첩한다.
상기 활성 영역에 형성되어 있는 소스 영역 및 드레인 영역을 더 포함하며, 상기 개구부는 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널의 적어도 일부와 중첩할 수 있다.
상기 활성 영역은, 제1 도전성 불순물로 도핑되어 있는 제1웰, 그리고 상기 제1 도전성 불순물과 반대 도전형의 제2 도전성 불순물로 도핑되어 있으며, 상기 소스 영역 및 상기 드레인 영역을 수용하는 제2웰을 포함할 수 있다.
상기 소스 영역 및 상기 드레인 영역은 상기 제2 도전성 불순물로 도핑되어 있으며, 상기 제2웰의 도핑 농도는 상기 소스 영역 및 상기 드레인 영역의 도핑 농도보다 낮을 수 있다.
상기 제1 도전성 불순물은 p형 불순물이며, 상기 제2 도전성 불순물은 n형 불순물일 수 있다.
본 발명의 다른 실시예에 따른 트랜지스터는 소자 분리막으로 정의되는 활성 영역, 상기 활성 영역과 중첩하며, 제1 도전성 불순물로 도핑되어 있는 제1 영역 및 상기 제1 도전성 불순물과 반대 도전형의 제2 도전성 불순물로 도핑되어 있는 제2 영역을 포함하는 게이트 전극, 그리고 상기 활성 영역에 형성 되어 있으며, 상기 제1 도전성 불순물로 도핑되어 있는 소스 영역 및 드레인 영역을 포함하고, 상기 제1 영역은, 상기 소자 분리막 및 상기 활성 영역 사이의 계면의 적어도 일부와 중첩한다.
상기 제1 영역은 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널의 적어도 일부와 중첩할 수 있다.
상기 활성 영역은, 상기 제1 도전성 불순물로 도핑되어 있는 제1웰, 그리고 상기 제2 도전성 불순물로 도핑되어 있으며, 상기 소스 영역 및 상기 드레인 영역을 수용하는 제2웰을 포함할 수 있다.
상기 소스 영역 및 상기 드레인 영역은 상기 제2 도전성 불순물로 도핑되어 있으며, 상기 제2웰의 도핑 농도는 상기 소스 영역 및 상기 드레인 영역의 도핑 농도보다 낮을 수 있다.
상기 제1 도전성 불순물은 p형 불순물이며, 상기 제2 도전성 불순물은 n형 불순물일 수 있다.
본 발명의 다른 실시예에 따른 트랜지스터의 제조 방법은 기판 위에 활성 영 역을 정의하는 소자 분리막을 형성하는 단계, 상기 활성 영역과 중첩하는 게이트용 다결정 규소 패턴을 형성하는 단계, 상기 다결정 규소 패턴의 제1 영역을 노출하는 제1 감광막을 마스크로 사용하여 제1 도전성 불순물을 도핑하는 단계, 그리고 상기 다결정 규소 패턴의 제2 영역을 노출하는 제2 감광막을 마스크로 사용하여 제2 도전성 불순물을 도핑하는 단계를 포함하고, 상기 제1 영역은 상기 소자 분리막 및 상기 활성 영역 사이의 계면의 적어도 일부와 중첩한다.
상기 제1 도전성 불순물을 도핑하는 단계는 상기 제2 도전성 불순물을 도핑하는 단계 이후에 수행될 수 있다.
상기 제2 도전성 불순물을 도핑하는 단계는, 상기 활성 영역에 포함되는 상기 소스 영역과 상기 드레인을 형성하는 단계를 포함할 수 있다.
상기 제1 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 형성되는 채널의 적어도 일부와 중첩할 수 있다.
상기 제1 도전성 불순물을 도핑하여 상기 활성 영역에 포함되는 제1웰을 형성하는 단계, 상기 제2 도전성 불순물을 도핑하여 상기 활성 영역에 포함되는 제2웰을 형성하는 단계를 더 포함할 수 있다.
상기 제1 도전성 불순물은 p형 불순물이며, 상기 제2 도전성 불순물은 n형 불순물일 수 있다.
본 발명에 따르면 고전압 트랜지스터에서 발생할 수 있는 험프 현상을 방지하여 트랜지스터의 신뢰도를 향상시키고 수율을 증가시킬 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 도면을 참고하여 본 발명의 한 실시예에 따른 트랜지스터에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 트랜지스터의 배치도이며, 도 2는 도 1의 트랜지스터를 Ⅱ-Ⅱ 선을 따라 자른 단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 한 실시예에 따른 트랜지스터는 기판(110) 내에 제1웰(120)이 형성되어 있다. 제1웰(120)은 도전형 불순물이 도핑되어 있으며, 트랜지스터가 NMOS 인 경우 도전형 불순물은 보론(B) 및 인듐(In) 등 3족 원소를 포함하는 p 형 불순물이며, 트랜지스터가 PMOS 인 경우 도전형 불순물은 인(P) 및 비소(As) 등 5족 원소를 포함하는 n 형 불순물이다. 제1웰(120)의 도핑 농도는 일반적인 트랜지스터의 웰에 비하여 낮다.
제1웰(120)에는 소자 분리막(shallow trench isolation, STI)(131, 132)이 형성되어 있다. 소자 분리막(131, 132)은 활성 영역(active area)(121)을 정의하며, 소자 분리막(131, 132)과 활성 영역(121)이 접하는 부분을 계면(edge)이라 한다.
제1웰(120)에는 제2웰(141, 142)이 형성되어 있다. 제2웰(141, 142)은 도전형 불순물이 도핑되어 있으며, 트랜지스터가 NMOS 인 경우 도전형 불순물은 인(P) 및 비소(As) 등의 n 형 불순물이며, 트랜지스터가 PMOS 인 경우 도전형 불순물은 보론(B) 및 인듐(In) 등의 p 형 불순물이다. 즉, 제2웰(141, 142)에 도핑된 도전형 불순물과 제1웰(120)에 도핑된 도전형 불순물은 서로 반대 도전형이다.
제2웰(141, 142)에는 소스/드레인 영역(161, 162)이 형성되어 있다. 소스/드레인 영역(161, 162)은 제2웰(141, 142)에 도핑된 도전형 불순물과 동일한 도전형이며, 그 농도는 제2웰(141, 142)보다 높다.
제1웰(120) 위에는 게이트 절연막(151)이 형성되어 있으며, 게이트 절연막(151)위에 제2웰(141, 142) 사이에는 게이트 전극(163)이 형성되어 있다. 게이트 전극(163)은 소스/드레인 영역(161, 162)과 동일한 도전형 불순물로 도핑되어 있는 다결정 반도체(polysilicon)이다.
게이트 전극(163)은 활성 영역(121)과 중첩하며, 개구부(164, 165)가 형성되어 있다. 개구부(164, 165)는 활성 영역(121)의 계면 중 소스/드레인 영역(161, 162) 사이의 계면의 일부(122, 123)과 중첩한다. 활성 영역(121)의 계면에서는 제1웰(120)의 도핑 농도가 감소되는 편석(segregation)이 발생할 수 있다. 그러면 계면에서는 활성 영역의 다른 부분보다 문턱 전압이 낮아져 채널이 먼저 형성되어 트랜지스터가 두 개의 문턱 전압을 갖는 것처럼 보이는 험프(hump) 현상이 발생될 수 있다.
그러나 본 실시예에 따르면, 소스/드레인 영역(161, 162) 사이에 형성되는 채널이 형성되는 경로 상에 존재하는 계면(122, 123)과 중첩하는 개구부(164, 165)를 게이트 전극(163)에 형성하므로, 계면(122, 123)에서는 게이트 전극(163)이 존재하지 않아 채널이 형성되지 않는다. 따라서 계면(122, 123)에서 험프 현상이 발생되는 것을 방지할 수 있다.
게이트 전극(163)의 양 측면에는 스페이서(152)가 형성되어 있다.
게이트 전극(163), 소스/드레인 영역(161, 162) 위에는 각각 도전성 향상을위한 실리사이드층(170, 171, 172)이 형성되어 있다.
도 1 및 도 2에서 도시하지는 않았지만, 소스/드레인 영역(161, 162)은 층간 절연막(도시하지 않음)을 통하여 소스/드레인 배선(도시하지 않음)과 연결되어 있을 수 있다.
이제 도 3 및 도 4를 참고하여 본 발명의 다른 실시예에 따른 트랜지스터에 대하여 상세하게 설명한다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터의 배치도이며, 도 4는 도 3의 트랜지스터를 Ⅳ-Ⅳ 선을 따라 자른 단면도이다.
도 3을 참고하면, 본 실시예에 따른 트랜지스터 역시 기판(310) 위에 제1웰(320)이 형성되어 있으며, 제1웰(320)에는 소자 분리막(331, 332)이 형성되어 있 다. 소자 분리막(331, 332)은 활성 영역(321)을 정의하며, 소자 분리막(331, 332)과 활성 영역(321)이 접하는 부분에는 계면(edge)이 형성된다.
제1웰(320)에는 제2웰(341, 342)이 형성되어 있으며, 제2웰(341, 342)에는 소스/드레인 영역(361, 362)이 형성되어 있다. 제1웰(320) 위에는 게이트 절연막(351)이 형성되어 있으며, 게이트 절연막(351) 위에 게이트 전극(360)이 형성되어 있으며, 게이트 전극(360)은 제2웰(341, 342) 사이에 위치한다.
게이트 전극(360)은 활성 영역(121)과 중첩하며, 제1 부분(363), 제2 부분(364) 및 제3 부분(365)를 포함한다. 제1 부분(363)은 소스/드레인 영역(361, 362)에 도핑된 도전성 불순물과 동일한 도전형의 도전성 불순물로 도핑되어 있는 다결정 반도체이며, 제2 및 제3 부분(364, 365)은 제1웰(320)에 도핑된 도전성 불순물과 동일한 도전성 불순물로 도핑되어 있는 다결정 반도체이다. 제2 및 제3 부분(364, 365)은 활성 영역(321)의 계면 중 소스/드레인 영역(361, 362) 사이의 계면의 일부(322, 323)와 중첩한다. 본 실시예에 따르면, 소스/드레인 영역(361, 362) 사이에 형성되는 채널이 형성되는 경로 상에 존재하는 계면(322, 323)과 중첩하며, 제1웰(320)에 도핑된 도전성 불순물과 동일한 도전형을 갖는 도전성 불순물로 도핑되어 있는 제2 및 제3 부분(364, 365)를 형성함으로써 계면(322, 323)에서는 게이트 전극(360)이 트랜지스터의 한 단자로 역할을 못하게 한다. 따라서 계면(322, 323)에서는 채널이 형성되지 않아 험프 현상이 발생되는 것을 방지할 수 있다.
게이트 전극(360)의 양 측면에는 스페이서(352)가 형성되어 있다.
게이트 전극(360), 소스/드레인 영역(361, 362) 위에는 각각 도전성 향상을위한 실리사이드층(370, 371, 372)이 형성되어 있다.
소스/드레인 영역(361, 362)는 층간 절연막(도시하지 않음)을 통하여 소스/드레인 배선(도시하지 않음)과 연결되어 있을 수 있다.
이제 도 5 내지 도 8을 참고하여 도 3 및 도 4에 도시한 트랜지스터의 제조 방법에 대하여 상세하게 설명한다.
도 5 내지 도 8은 각각 도 3 및 도 4에 도시한 트랜지스터를 제조하는 방법을 순서에 따라 도시한 단면도이다.
먼저 도 5를 참고하면, 먼저 기판(310) 위에 예를 들어 p형 도전성 불순물이 도핑된 제1웰(320)을 형성하고, 제1웰(320)의 일부를 식각하고 식각된 부분에 절연물을 매립하여 소자 분리막(331, 332)을 형성하고, 제1웰(320)의 일부에 n형 도전성 불순물을 도핑하여 제2웰(341, 342)를 형성한다. 이어서 제1웰(320)위에 게이트 절연막(351)을 형성하고, 게이트 절연막(351) 위에 게이트 전극용 다결정 규소 패턴(367)을 형성하고, 게이트 전극용 다결정 규소 패턴(367)의 양 측면에 스페이서(352)를 형성한다.
그런 후 감광막 패턴(510)을 형성하고, 감광막 패턴(510)을 마스크로 사용하여 제1웰(320)에 도핑된 도전성 불순물과 반대의 도전성 불순물, 예를 들어 n형 도전성 불순물을 도핑한다. 이때 도핑 농도는 제2웰(341, 342)의 도핑 농도보다 높다.
그러면 도 6과 같이 n형 도전성 불순물을 도핑된 소스/드레인 영역(361, 362)이 형성되며, 게이트 전극용 다결정 규소 패턴(367) 중 일부가 n형 도전성 불순물로 도핑되어 게이트 전극(360)의 제1 부분(363)이 형성된다.
그런 후 도 7과 같이 도핑되지 않은 게이트 전극용 다결정 규소 패턴(367)을 노출하는 감광막 패턴(520)을 형성하고, 감광막 패턴(520)을 마스크로 사용하여 제1웰(320)에 도핑된 도전성 불순물과 동일한 도전성 불순물, 예를 들어 p형 도전성 불순물을 도핑한다.
그러면 도 8과 같이 게이트 전극용 다결정 규소 패턴(367) 중 일부가 p형 도전성 불순물로 도핑되어 게이트 전극(360)의 제2 및 제3 부분(364, 365)이 형성된다.
이어서 게이트 전극(360) 위에 절연막(370)을 형성하여 도 3 및 도 4와 같은 트랜지스터를 완성한다.
이제 도 9를 참고하여 본 발명의 한 실시예에 따른 트랜지스터의 성능에 대하여 상세하게 설명한다.
도 9는 종래 기술에 따른 트랜지스터 및 본 발명의 실시예에 따른 트랜지스터에서 게이트 전압(V)에 따른 드레인 전류(A)의 관계를 도시하는 그래프이다.
도 9를 참고하면, 종래 기술에 따른 트랜지스터는 포화 드레인 전류에 다다르기 전에 먼저 트랜지스터가 턴 온되어 도면에 원으로 표시한 바와 같이 험프 현상이 발생하는데 반하여 본 발명의 실시예에 따른 트랜지스터는 먼저 턴 온되는 현상 없이 포화 드레인 전류에 다다른다. 즉 본 발명에 따르면 소자 분리막과 활성 영역의 계면에서 채널이 형성되는 것을 방지하여 계면에서 발생하는 험프 현상이 제거된다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 트랜지스터의 배치도이다.
도 2는 도 1의 트랜지스터를 Ⅱ-Ⅱ 선을 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터의 배치도이다.
도 4는 도 3의 트랜지스터를 Ⅳ-Ⅳ 선을 따라 자른 단면도이다.
도 5 내지 도 8은 각각 도 3 및 도 4에 도시한 트랜지스터를 제조하는 방법을 순서에 따라 도시한 단면도이다.
도 9는 종래 기술에 따른 트랜지스터 및 본 발명의 실시예에 따른 트랜지스터에서 게이트 전압에 따른 드레인 전류의 관계를 도시하는 그래프이다.

Claims (16)

  1. 소자 분리막으로 정의되는 활성 영역,
    상기 활성 영역과 중첩하며, 적어도 하나의 개구부가 형성되어 있는 게이트 전극
    을 포함하고,
    상기 활성 영역은,
    소스 영역 및 드레인 영역,
    제1 도전성 불순물로 도핑되어 있는 제1웰, 그리고
    상기 제1 도전성 불순물과 반대 도전형의 제2 도전성 불순물로 도핑되어 있으며, 상기 소스 영역 및 상기 드레인 영역을 수용하는 제2웰
    을 포함하고,
    상기 개구부는, 상기 소자 분리막 및 상기 활성 영역 사이의 계면의 적어도 일부와 중첩하고,
    상기 소스 영역 및 상기 드레인 영역은 상기 제2 도전성 불순물로 도핑되어 있으며,
    상기 제2웰의 도핑 농도는 상기 소스 영역 및 상기 드레인 영역의 도핑 농도보다 낮은
    트랜지스터.
  2. 제1항에서,
    상기 개구부는 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널의 적어도 일부와 중첩하는
    트랜지스터.
  3. 삭제
  4. 삭제
  5. 제1항 또는 제2항에서,
    상기 제1 도전성 불순물은 p형 불순물 또는 n형 불순물이며, 상기 제2 도전성 불순물은 상기 제1 도전성 불순물이 p형 불순물일 경우에는 n형 불순물이며, 상기 제2 도전성 불순물은 상기 제1 도전성 불순물이 n 형 불순물일 경우에는 p형 불순물인 트랜지스터.
  6. 소자 분리막으로 정의되는 활성 영역,
    상기 활성 영역과 중첩하며, 제1 도전성 불순물로 도핑되어 있는 제1 영역 및 상기 제1 도전성 불순물과 반대 도전형의 제2 도전성 불순물로 도핑되어 있는 제2 영역을 포함하는 게이트 전극, 그리고
    상기 활성 영역에 형성 되어 있으며, 상기 제2 도전성 불순물로 도핑되어 있는 소스 영역 및 드레인 영역
    을 포함하고,
    상기 활성 영역은,
    상기 제1 도전성 불순물로 도핑되어 있는 제1웰, 그리고
    상기 제2 도전성 불순물로 도핑되어 있으며, 상기 소스 영역 및 상기 드레인 영역을 수용하는 제2웰
    을 포함하고,
    상기 제1 영역은, 상기 소자 분리막 및 상기 활성 영역 사이의 계면의 적어도 일부와 중첩하며,
    상기 제1 영역은 상기 제2 도전성 불순물이 포함되어 있지 않고,
    상기 제2웰의 도핑 농도는 상기 소스 영역 및 상기 드레인 영역의 도핑 농도보다 낮은
    트랜지스터.
  7. 제6항에서,
    상기 제1 영역은 상기 소스 영역과 상기 드레인 영역 사이에 형성되는 채널의 적어도 일부와 중첩하는 트랜지스터.
  8. 삭제
  9. 삭제
  10. 제6항 또는 제7항에서,
    상기 제1 도전성 불순물은 p형 불순물이며, 상기 제2 도전성 불순물은 n형 불순물인 트랜지스터.
  11. 기판 위에 활성 영역을 정의하는 소자 분리막을 형성하는 단계,
    상기 활성 영역과 중첩하는 게이트용 다결정 규소 패턴을 형성하는 단계,
    상기 다결정 규소 패턴의 제1 영역을 노출하는 제1 감광막을 마스크로 사용하여 제1 도전성 불순물을 도핑하는 단계, 그리고
    상기 다결정 규소 패턴의 제2 영역을 노출하는 제2 감광막을 마스크로 사용하여 제2 도전성 불순물을 도핑하는 단계
    를 포함하고,
    상기 제1 영역은 상기 소자 분리막 및 상기 활성 영역 사이의 계면의 적어도 일부와 중첩하는
    트랜지스터의 제조 방법.
  12. 제11항에서,
    상기 제1 도전성 불순물을 도핑하는 단계는 상기 제2 도전성 불순물을 도핑하는 단계 이후에 수행되는 트랜지스터의 제조 방법.
  13. 제12항에서,
    상기 제2 도전성 불순물을 도핑하는 단계는,
    상기 활성 영역에 포함되는 소스 영역과 드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  14. 제13항에서,
    상기 제1 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 형성되는 채널의 적어도 일부와 중첩하는 트랜지스터의 제조 방법.
  15. 제14항에서,
    상기 제1 도전성 불순물을 도핑하여 상기 활성 영역에 포함되는 제1웰을 형성하는 단계,
    상기 제2 도전성 불순물을 도핑하여 상기 활성 영역에 포함되는 제2웰을 형성하는 단계
    를 더 포함하는
    트랜지스터의 제조 방법.
  16. 제11항 내지 제 15항 중 어느 한 항에서,
    상기 제1 도전성 불순물은 p형 불순물 또는 n형 불순물이며, 상기 제2 도전성 불순물은 상기 제1 도전성 불순물이 p형 불순물일 경우에는 n형 불순물이며, 상기 제2 도전성 불순물은 상기 제1 도전성 불순물이 n 형 불순물일 경우에는 p형 불순물인 트랜지스터의 제조 방법.
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