KR101093622B1 - 반도체 장치의 게이트 패턴 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 폴리실리콘 전극의 불충분한 도핑 농도 및 폴리 침투 문제를 방지하는 반도체 장치 제조 방법을 제공하기 위한 것으로, 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계; 상기 리세스 패턴을 포함하는 상기 기판 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 리세스 패턴을 매립하는 제1실리콘전극을 형성하는 단계; 상기 제1실리콘전극 및 게이트절연막 상에 제2실리콘층을 형성하는 단계; 상기 제2실리콘층 상에 전극용 금속층을 형성하는 단계; 및 상기 전극용 금속층 및 제2실리콘층을 식각하여 게이트 패턴을 형성하는 단계를 포함하고, 상기 제1실리콘전극은 상기 제2실리콘층보다 도펀트의 농도가 높은 것을 특징으로 하여, 게이트 에지쪽에 도펀트를 컨파인 함으로써 도펀트의 침투 및 분리현상을 방지하고, 게이트 에지 프리징 필드 집중현상을 완화하는 효과가 있다.
비정질실리콘, 게이트패턴, 도펀트

Description

반도체 장치의 게이트 패턴 및 그의 제조 방법{GATE PATTERN IN SEMICONDUCTOR DEVICE AND METHDO FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 게이트 패턴 및 그의 제조 방법에 관한 것이다.
현재 반도체 소자의 게이트 패턴을 형성하기 위한 공정은 다음과 같다.
도 1a 및 도 1b는 종래 기술에 따른 게이트 패턴 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 절연막(11)을 형성한다.
이어서, 게이트 절연막(11) 상에 폴리실리콘막(12)을 형성한다.
이어서, 폴리실리콘막(12) 상에 이온주입을 진행한다. 이온주입은 기판(10)이 NMOS인 경우와 PMOS인 경우를 각각 나누어 N+ 이온 또는 P+이온을 주입하는 것이 바람직하다.
도 1b에 도시된 바와 같이, 폴리실리콘막(12) 상에 전극용 금속막을 형성하 고, 전극용 금속막 상에 하드마스크층을 형성한 후, 패터닝하여 폴리실리콘 전극(12A), 금속전극(13) 및 게이트 하드마스크(14)가 적층된 게이트 패턴(G)를 형성한다.
그러나, 종래 기술에 따른 게이트 패턴 제조 방법으로는 폴리실리콘 전극(12A)에 불충분한 도핑 농도(Doping Concentration) 및 반도체 소자의 축소화에 따른 게이트절연막(11A)의 지속적인 두께 감소에 따른 도펀트 침투(Dopant Penetration) 및 분리(Segregation) 등이 발생하는 문제점이 있다. 또한, 폴리 공핍(Poly Depletion)에 의한 구동전류(On-current) 열화 및 유효 산화막 두께(Effective Tox) 증가에 따른 트랜스컨덕턴스(Transconductance)의 열화가 발생하는 문제점이 있다.
더욱이, 소자가 축소화됨에 따라서, 숏 채널(Short Channel)의 게이트 에지 프리징 필드(gate edge fringing field) 중첩에 의한 폴리 공핍 효과의 심화가 소자 특성 열화의 중요한 요인이 되고 있다. 따라서, 이러한 게이트 에지 프리징 필드 집중(gate edge fringing field crowding) 현상을 완화하는 기술이 요구 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 폴리실리콘 전극의 불충분한 도핑 농도 및 폴리 침투 문제를 방지하는 반도체 장치의 게이트 패턴 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판을 선택적으로 식각하여 리세스 패턴을 형성하는 단계; 상기 리세스 패턴을 포함하는 상기 기판 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 리세스 패턴을 매립하는 제1실리콘전극을 형성하는 단계; 상기 제1실리콘전극 및 게이트절연막 상에 제2실리콘층을 형성하는 단계; 상기 제2실리콘층 상에 전극용 금속층을 형성하는 단계; 및 상기 전극용 금속층 및 제2실리콘층을 식각하여 게이트 패턴을 형성하는 단계를 포함하고, 상기 제1실리콘전극은 상기 제2실리콘층보다 도펀트의 농도가 높은 것을 특징으로 한다.
특히, 상기 리세스 패턴은, 상기 게이트 패턴의 에지(Edge)부에 사각형태의 둘레로 형성되는 것을 특징으로 한다.
또한, 상기 제1실리콘전극을 형성하는 단계는, 상기 게이트절연막 상에 상기 리세스 패턴을 매립하는 비정질실리콘층을 형성하는 단계; 상기 게이트절연막이 오픈되는 타겟으로 비정질실리콘층을 평탄화하는 단계; 및 상기 비정질실리콘층을 결 정화하는 단계를 포함하는 것을 특징으로 하며, 상기 결정화하는 단계는, 급속열처리로 진행하되, 550℃∼650℃의 온도에서 진행하는 것을 특징으로 한다.
또한, 상기 게이트절연막은 산화막과 산화질화막의 이중층인 것을 특징하며, 상기 게이트절연막을 형성하는 단계는, 상기 리세스 패턴을 포함하는 기판의 단차를 따라 산화막을 형성하는 단계; 및 질화공정을 진행하여 상기 산화막의 일부를 질화시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제2실리콘층은 폴리실리콘이고, 상기 게이트 패턴을 형성하는 단계 후, 상기 게이트절연막을 식각하여 기판을 오픈시키는 단계를 더 포함하며, 상기 전극용 금속층은 텅스텐인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 게이트 패턴은 리세스 패턴을 포함하는 기판; 상기 리세스 패턴을 포함하는 기판 전면을 따라 형성된 게이트절연막; 상기 게이트절연막 상에 상기 리세스 패턴을 매립하는 제1실리콘전극; 상기 제1실리콘전극 및 게이트절연막 상에 형성된 제2실리콘전극; 및 상기 제2실리콘전극 상에 형성된 금속전극을 포함하고, 상기 제1실리콘전극은 상기 제2실리콘전극보다 도펀트의 농도가 높은 반도체 장치의 게이트 패턴을 특징으로 한다.
특히, 상기 리세스 패턴은, 상기 게이트 패턴의 에지(Edge)부에 사각형태의 둘레로 형성되는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 게이트 패턴 및 그의 제조 방법은 리세스에 매립되는 제1실리콘전극을 폴리실리콘보다 도펀트의 용해도가 높은 비정질실리콘을 이용하여 형성함으로써 게이트 에지쪽에 도펀트의 농도를 증가시키는 효과가 있다.
또한, 게이트절연막을 이중층으로 형성하여 도펀트의 침투 및 분리를 방지하고, 더욱이, 리세스 및 새들핀을 형성하여 게이트 에지부분에 도펀트를 컨파인하는 효과가 있다. 이에 따라, 폴리 공핍 효과를 완화시키는 효과가 있다.
또한, 채널 길이 및 폭을 증가시켜 리프레시 특성, 단채널효과 및 구동전류를 개선하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 게이트 패턴의 에지(Edge) 부분의 도핑 농도를 높여 폴리 공핍을 감소시키는 발명으로, 폴리실리콘 대신 도펀트 용해도가 높은 비정질 실리콘을 증착 및 결정화하여 폴리 공핍 효과를 줄이며, 채널 아래쪽에 도펀트를 컨파인(Confine) 할 수 있도록 리세스 및 세미 핀 구조의 형성 및 사이드 쪽을 질화한 게이트 절연막으로 감싸는 구조를 채택함으로써 도펀트의 침투 및 분리를 방지하여 폴리 공핍 효과를 개선하고자 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 게이트 패턴을 설명하기 위한 단면도이다.
도 2에 도시된 바와 같이, 기판(20)에 리세스 패턴(21)이 형성되고, 리세스 패턴(21)을 포함하는 기판(20)의 단차를 따라 산화막(22)과 산화질화막(23)의 이중층으로 구성된 게이트절연막이 형성된다. 특히, 리세스 패턴(21)은 게이트 에지부분에 사각형태의 둘레로 형성되어 채널의 길이 및 폭을 증가시킨다. 또한, 산화막(22)과 산화질화막(23)의 이중층으로 게이트절연막을 형성함으로써, 제1 및 제2실리콘전극(24A, 25A)에서의 도펀트 침투 등을 효과적으로 방지한다.
그리고, 산화질화막(23) 상에 리세스 패턴(21)을 매립하는 제1실리콘전극(24A)이 형성되며, 제1실리콘전극(24A) 및 산화질화막(23) 상에 제2실리콘전극(25A)이 형성된다. 이때, 제1실리콘전극(24A)은 제2실리콘전극(25A)보다 도펀트의 농도가 더 높게 형성된다.
제2실리콘전극(25A)보다 도펀트의 농도가 높은 제1실리콘전극(24A)이 게이트 패턴의 에지부분에 형성된 리세스 패턴(21)에 매립됨으로써, 게이트 에지부분의 도핑 농도를 높여 폴리 공핍 효과를 감소시킬 수 있다. 따라서, 폴리 공핍에 의해 게이트 에지부에 프리징 필드 집중(Fringing field crowding) 현상을 완화할 수 있다.
이에 대한 자세한 제조 방법은 이하 도 3a 내지 도 3f에서 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 3a 내지 도 3f는 도 4를 A-A' 방향에서 바라본 단 면도이다.
도 3a에 도시된 바와 같이, 기판(20)을 선택적으로 식각하여 리세스 패턴(21)을 형성한다. 이때, 리세스 패턴(21)은 채널 에지(Channel Edge) 부분에 형성된다. 리세스 패턴(21)에 대한 평면도는 도 4에서 자세히 설명하기로 한다.
도 4를 참고하면, 리세스 패턴(21)은 기판(20)의 활성영역 및 소자분리막을 선택적으로 식각하여 게이트 패턴의 에지부분에 사각형태의 둘레로 형성된다.
리세스 패턴(21)은 그 폭(d1, d2)이 서로 다른 사각형태의 둘레로 형성될 수 있으며, 이때 d1은 활성영역(도시생략)의 단축방향으로 식각된 부분이며, d2는 활성영역(도시생략)의 장축방향으로 식각된 부분을 나타낸다.. 특히, d1은 후속 게이트패턴이 형성될 예정영역의 양끝 모서리 부분의 활성영역을 식각하여 채널길이(Channel length)를 늘려 리프레시(refresh) 특성을 개선시키는 리세스 채널로 작용하며, d2는 소자분리막과 활성영역이 만나는 부분에서 소자분리막이 활성영역보다 낮아지도록 식각하여 채널폭(channel width)이 넓어지는 효과를 갖는 새들 핀으로 작용할 수 있다.
따라서, 리세스 패턴(21)에 의해 채널길이 및 폭이 증가되어 단채널효과(Short channel Effect) 및 구동전류(On-current)의 개선이 가능하다. 또한, 후속 공정에서 게이트 패턴 형성시 리세스 패턴(21)에 실리콘을 매립하여 게이트 에지(외곽) 쪽에 도펀트의 컨파인(confine) 효과를 가능케 하여, 게이트 에지 프리징 필드 집중 현상(게이트 에지 쪽에 폴리실리콘의 공핍이 많이 발생함에 따라 게이트의 최외곽쪽 필드에 전계가 집중되는 현상으로, 누설전류 및 채널길이 감소등의 문 제를 발생시킴)의 완화가 가능하다.
도 3b에 도시된 바와 같이, 리세스 패턴(21)을 포함하는 기판(20)의 전면을 따라 게이트 절연막(22, 23)을 형성한다. 게이트 절연막(22, 23)은 산화막(22)과 산화질화막(23)의 이중층으로 형성하는 것이 바람직하다. 이때, 산화질화막(23)은 산화막(22)을 일부두께 질화시켜 형성한다.
산화막(22)을 산화질화막(23)으로 바꾸기 위한 질화방법은 예컨대, 퍼니스, 플라즈마 질화공정 및 급속 열공정의 그룹 중에서 선택된 어느 한 방법으로 실시할 수 있다.
특히, 플라즈마 질화공정은 N2 및 Ar을 이용한 플라즈마 가스를 사용하여 100℃∼700℃의 온도에서 실시할 수 있다. 또한, 급속 열공정은 NH3가스를 사용하여 600℃∼1000℃의 온도에서 실시할 수 있다.
게이트 절연막(22, 23)은 기판(11)과 후속 게이트 패턴 사이의 절연을 위한 것으로, 게이트 절연막(22, 23)을 산화막(22)과 산화질화막(23)의 이중층으로 형성하면, 후속 게이트 전극을 위한 폴리실리콘 형성시 폴리실리콘 막내의 도펀트(Dopant)가 기판(20)으로 침투하는 것을 방지할 수 있다.
도 3c에 도시된 바와 같이, 산화질화막(23) 상에 리세스 패턴(21)을 매립하는 제1실리콘층(24)을 형성한다. 제1실리콘층(24)은 산화질화막(23) 상에 리세스 패턴(21)이 충분히 매립되는 두께로 비정질 실리콘(Amorphous Silicon)을 형성하고, 기판(20) 상부의 산화질화막(23)이 오픈되는 타겟으로 평탄화하여 비정질 실리 콘이 리세스 패턴(21) 내에만 매립되도록 형성한다. 이때, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행한다.
비정질 실리콘은 폴리실리콘보다 도펀트 용해도(Dopant solubility)가 높으며, 따라서 게이트 에지에 형성된 리세스 패턴(21)에 매립된 제1실리콘층(24)을 비정질 실리콘으로 형성하면, 게이트 에지(Gate Edge)부를 고농도로 도핑된 게이트 구조로 형성할 수 있다.
도 3d에 도시된 바와 같이, 제1실리콘층(24, 도 3c 참조)을 결정화하여 제1실리콘전극(24A)을 형성한다. 비정질 실리콘인 제1실리콘층(24, 도 3c 참조)을 결정화함으로써, 제1실리콘전극(24A)은 폴리실리콘이 된다. 제1실리콘전극(24A)을 폴리실리콘으로 결정화하기 위한 어닐 공정으로는 급속열처리(RTA, Rapid Thermal Annealing) 공정을 진행하는 것이 바람직하다. 또한, 급속열처리 공정은 550℃∼650℃의 온도에서 진행하는 것이 바람직하다.
특히, 도 3c에서 폴리실리콘보다 도펀트 용해도가 높은 비정질 실리콘으로 제1실리콘층(24, 도 3c 참조)을 형성한 후, 이를 결정화하여 폴리실리콘을 형성함으로써 게이트 에지 부분의 도핑(Doping) 농도를 높일 수 있으며, 이에 따라 폴리 공핍 효과를 감소시킬 수 있다.
또한, 기판(20)에 리세스 패턴(21)을 형성하여 게이트 외곽 쪽에 고농도의 도펀트를 컨파인(confine)할 수 있으며, 제1실리콘전극(24A) 하부에 게이트절연막으로 산화막(22)과 산화질화막(23)을 적층함으로써 도펀트의 침투(Penetration) 및 분리(segregation)를 방지할 수 있다.
도 3e에 도시된 바와 같이, 제1실리콘전극(24A) 및 산화질화막(23) 상에 제2실리콘층(25), 전극용 금속층(26) 및 하드마스크층(27)을 적층한다. 제2실리콘층(25)은 게이트 전극으로 사용하기 위한 것으로, 폴리실리콘으로 형성하는 것이 바람직하다. 전극용 금속층(26)은 게이트의 금속전극으로 사용하기 위한 것이며, 비저항이 낮은 텅스텐(W)으로 형성하는 것이 바람직하다. 또한, 텅스텐의 확산 방지를 위해 배리어 메탈(Barrier Metal)을 추가로 형성할 수 있다.
하드마스크층(27)은 후속 게이트 전극의 보호 및 게이트 패턴 형성을 위한 패터닝시 하드마스크 역할을 위한 것이다. 따라서, 하드마스크층(27)은 전극용 금속층(26) 및 제2실리콘층(25)에 대해 선택비를 갖는 물질로 형성하되, 질화막으로 형성하는 것이 바람직하다.
이어서, 하드마스크층(27) 상에 마스크 패턴(28)을 형성한다. 마스크 패턴(28)은 하드마스크층(27) 상에 감광막을 코팅하고, 노광 및 현상으로 게이트 패턴 예정영역이 정의되도록 패터닝하여 형성하며, 감광막을 형성하기 전에 노광시 반사방지를 위한 반사방지막 또는 식각 마진 확보를 위한 하드마스크층을 추가로 더 형성할 수 있다.
도 3f에 도시된 바와 같이, 마스크 패턴(28, 도 3e 참조)을 식각장벽으로 하드마스크층(27)을 식각하여 게이트 하드마스크(27A)를 형성한다.
이어서, 게이트 하드마스크(27A)를 식각장벽으로 전극용 금속층(26, 도 3e 참조) 및 제2실리콘층(25, 도 3e 참조)을 식각하여 금속전극(26A) 및 제2실리콘전극(25A)을 형성한다. 따라서, 게이트 패턴이 형성되며, 제2실리콘전극(25A) 형성 후, 게이트 절연막(22, 23) 역시 식각되어 기판(20)이 오픈된다.
이어서, 게이트 패턴의 양측벽을 덮는 게이트 스페이서(29)를 형성한다. 게이트 스페이서(29)는 후속 산화공정에서 금속전극(26A)의 이상산화 등을 방지하기 위한 것으로, 질화막으로 형성하는 것이 바람직하다.
이어서, 선택적 산화(Selective Oxidation) 공정을 진행하고, 이온주입 공정을 진행하여 소스/드레인 영역(30)을 형성한다.
위와 같이, 본 발명은 게이트절연막을 산화막(22) 및 산화질화막(23)의 이중층으로 형성하여 도펀트가 기판(20)으로 침투하는 것을 방지하고, 특히 게이트 에지부분에 리세스 패턴(21)을 형성하여 폴리실리콘보다 도펀트 용해도가 높은 비정질실리콘을 이용한 제1실리콘전극(24A)을 형성함으로써, 리세스 패턴(21)이 형성된 게이트 에지쪽에 도펀트를 컨파인할 수 있다. 따라서, 폴리 공핍 효과가 완화되며, 게이트 에지 프리징 필드 집중현상이 개선된다.
또한, 게이트패턴의 하부 채널영역에 리세스 패턴(21, 리세스채널 및 새들핀 영역)를 형성함으로써, 채널길이 증가 및 채널 폭을 증가시켜 리프레시 특성 개선과 동시에 단채널효과(Short channel effect)개선 및 구동전류(On-current)를 개선하는 장점이 있다.
도 5는 본 발명의 실시예에 따른 제1실리콘전극의 위치를 설명하기 위한 평면도이다.
도 5를 참조하면, 게이트 패턴(G)의 에지부를 따라 형성된 리세스 패턴과 동일하게 사각형태의 둘레로 제1실리콘전극(24A)이 형성된 것을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 게이트 패턴 제조 방법을 설명하기 위한 공정 단면도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 게이트 패턴 설명하기 위한 단면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,
도 4는 도 3a의 리세스를 설명하기 위한 평면도,
도 5는 본 발명의 실시예에 따른 제1실리콘전극의 위치를 설명하기 위한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 기판 21 : 리세스
22 : 산화막 23 : 산화질화막
24 : 제1실리콘층 25 : 제2실리콘층
26 : 전극용 금속층 27 : 하드마스크층
28 : 마스크패턴 29 : 게이트 스페이서
30 : 소스/드레인영역

Claims (18)

  1. 기판을 선택적으로 식각하여 리세스 패턴을 형성하되, 상기 리세스 패턴은 게이트 패턴이 형성될 영역의 에지부를 따라 상기 게이트 패턴이 형성될 영역을 둘러싸도록 형성하는 단계;
    상기 리세스 패턴을 포함하는 상기 기판 전면에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 리세스 패턴을 매립하는 제1실리콘전극을 형성하는 단계;
    상기 제1실리콘전극 및 게이트절연막 상에 제2실리콘층을 형성하는 단계;
    상기 제2실리콘층 상에 전극용 금속층을 형성하는 단계; 및
    상기 전극용 금속층 및 제2실리콘층을 식각하여 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1실리콘전극은 상기 제2실리콘층보다 도펀트의 농도가 높은 반도체 장치 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 게이트 패턴은 상기 리세스패턴과 중첩되도록(또는, 상기 리세스패턴을 덮도록) 형성하는 반도체 장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1실리콘전극을 형성하는 단계는,
    상기 게이트절연막 상에 상기 리세스 패턴을 매립하는 비정질실리콘층을 형성하는 단계;
    상기 게이트절연막이 오픈되는 타겟으로 비정질실리콘층을 평탄화하는 단계; 및
    상기 비정질실리콘층을 결정화하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 결정화하는 단계는,
    급속열처리로 진행하는 반도체 장치 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    상기 급속열처리는 550℃∼650℃의 온도에서 진행하는 반도체 장치 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 게이트절연막은 산화막과 산화질화막의 이중층인 반도체 장치 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 게이트절연막을 형성하는 단계는,
    상기 리세스 패턴을 포함하는 기판의 단차를 따라 산화막을 형성하는 단계; 및
    질화공정을 진행하여 상기 산화막의 일부를 질화시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제2실리콘층은 폴리실리콘인 반도체 장치 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 게이트 패턴을 형성하는 단계 후,
    상기 게이트절연막을 식각하여 기판을 오픈시키는 단계를 더 포함하는 반도체 장치 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 전극용 금속층은 텅스텐인 반도체 장치 제조 방법.
  12. 게이트 패턴이 형성될 영역의 에지부를 따라 상기 게이트 패턴이 형성될 영역을 둘러싸도록 기판에 형성된 리세스 패턴;
    상기 리세스 패턴을 포함하는 기판 전면을 따라 형성된 게이트절연막;
    상기 게이트절연막 상에 상기 리세스 패턴을 매립하는 제1실리콘전극;
    상기 제1실리콘전극 및 게이트절연막 상에 형성된 제2실리콘전극; 및
    상기 제2실리콘전극 상에 형성된 금속전극
    을 포함하는 반도체 장치의 게이트 패턴.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1실리콘전극은 상기 제2실리콘전극보다 도펀트의 농도가 높은 반도체 장치의 게이트 패턴.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 리세스 패턴은,
    상기 게이트 패턴이 형성될 영역내에서 상기 게이트 패턴이 형성될 영역의 에지부를 따라 형성된 반도체 장치의 게이트 패턴.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 게이트절연막은 산화막과 산화질화막의 이중층인 반도체 장치의 게이트 패턴.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 제2실리콘전극은 폴리실리콘인 반도체 장치의 게이트 패턴.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 금속전극은 텅스텐인 반도체 장치의 게이트 패턴.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 금속전극 상부에 형성된 게이트 하드마스크; 및
    상기 제2실리콘전극, 금속전극 및 게이트 하드마스크의 측벽에 형성된 게이트 스페이서
    를 더 포함하는 반도체 장치의 게이트 패턴.
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