KR101001966B1

KR101001966B1 - 표시장치 및 이의 제조방법

Info

Publication number: KR101001966B1
Application number: KR1020040000973A
Authority: KR
Inventors: 임지숙; 이원규
Original assignee: 삼성전자주식회사
Priority date: 2004-01-07
Filing date: 2004-01-07
Publication date: 2010-12-20
Also published as: CN1637475A; JP2005196217A; CN101752307A; US20050146486A1; KR20050072618A; TW200523846A; US7576706B2

Abstract

표시장치 및 이의 제조방법에서, 제1 표시패널은 외부로부터 제1 및 제2 구동신호을 입력받고, 제1 구동신호에 응답하여 제1 영상을 표시한다. 제2 표시패널은 제1 표시패널로부터 제2 구동신호를 입력받아 제2 영상을 표시한다. 이때, 제1 표시패널은 단일막으로 이루어진 제1 데이터 라인군, 이중막으로 이루어진 제1 게이트 라인군, 및 단일막으로 이루어져 제1 표시패널을 제2 표시패널과 전기적으로 연결하는 제1 연결 라인군을 포함한다. 따라서, 표시장치의 생산성을 향상시킬 수 있다.

Description

표시장치 및 이의 제조방법{DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 일 실시예에 따른 듀얼 액정표시장치의 블록도이다.

도 2는 본 발명의 일 실시예에 따른 듀얼 액정표시장치를 구체적으로 나타낸 평면도이다.

도 3a는 도 2에 도시된 절단선 A - A`에 따른 단며도이다.

도 3b는 도 2에 도시된 절단선 B- B`에 따른 단면도이다.

도 4는 도 2에 도시된 구동칩의 내부 구성을 나타낸 블록도이다.

도 5는 도 2에 도시된 절단선 E - E`에 따른 단면도이다.

도 6a는 도 2에 도시된 F 부분을 확대한 확대도이다.

도 6b는 도 2에 도시된 G 부분을 확대한 확대도이다.

도 7a는 도 5a에 도시된 절단선 C - C`에 따른 단면도이다.

도 7b는 도 5b에 도시된 절단선 D - D`에 따른 단면도이다.

도 8은 본 발명의 다른 실시예에 따른 구동칩의 내부 구성을 나타낸 블록도이다.

도 9는 도 8에 도시된 구동칩을 채용한 듀얼 액정표시장치의 평면도이다.

도 10a는 도 9에 도시된 절단선 H - H`에 따른 단면도이다.

도 10b는 도 9에 도시된 절단선 I - I`에 따른 단면도이다.

도 11a 내지 도 11e는 도 5에 도시된 제1 하부기판의 제조 과정을 나타낸 공정도들이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : CPU 200 : 메인패널

230, 240 : 구동칩 250 : 제1 연성회로기판

300 : 서브패널 350 : 제2 연성회로기판

400 : 듀얼 액정표시장치

본 발명은 표시장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 생산성을 향상시킬 수 있는 표시장치 및 이의 제조방법에 관한 것이다.

셀룰러 폰은 화상을 표시하는 표시패널이 외부로 노출된 플립형 및 표시패널과 셀룰러 폰을 조작하기 위한 키 입력부가 힌지로 연결되어 표시패널과 키 입력부가 서로 대향하게 결합하는 폴더형이 있다.

폴더형은 표시패널의 개수에 따라 일반 폴더형과 듀얼 폴더형으로 분류된다. 듀얼 폴더형은 주 화상을 표시하는 메인패널 및 대기 화상(예를 들어, 시간, 날짜, 수신감도 등)을 표시하는 서브패널을 갖는다.

메인패널은 키 입력부와 대향하게 결합하여 외부로 노출되지 않고, 서브패널 은 외부로 노출되어 사용자가 메인패널을 확인하지 않고도 대기 정보를 확인할 수 있도록 한다.

일반적으로, 메인 및 서브패널은 데이터 신호를 인가하기 위한 데이터 구동칩 및 게이트 신호를 인가하기 위한 게이트 구동칩을 각각 구비한다.

이와 같이, 데이터 구동칩 및 게이트 구동칩이 메인패널과 서브패널에 별도로 구비되면, 표시장치의 전체적인 사이즈가 증가된다. 또한, 칩을 표시패널에 부착하는데 소요되는 공정 시간이 증가하고, 공정 상에서 불량 발생률이 증가하여 표시장치의 생산성이 저하된다.

따라서, 본 발명의 목적은 생산성을 향상시키기 위한 표시장치를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 표시장치를 제조하는데 적용되는 방법을 제공하는 것이다.

본 발명의 일 특징에 따른 표시장치는 제1 표시패널 및 제2 표시패널을 포함한다.

상기 제1 표시패널은 외부로부터의 제1 및 제2 구동신호을 입력받고, 상기 제1 구동신호에 응답하여 제1 영상을 표시하고, 상기 제2 표시패널은 상기 제1 표시패널로부터 상기 제2 구동신호를 입력받아 제2 영상을 표시한다.

이때, 상기 제1 표시패널은 단일막으로 이루어진 제1 데이터 라인군, 상기 제1 데이터 라인군과 교차하고 이중막으로 이루어진 제1 게이트 라인군, 및 단일막으로 이루어져 상기 제1 표시패널을 상기 제2 표시패널과 전기적으로 연결시키는 제1 연결 라인군을 포함한다.

또한, 본 발명의 다른 특징에 따른 표시장치의 제조방법은 외부로부터 제1 및 제2 구동신호을 입력받고, 상기 제1 구동신호에 응답하여 제1 영상을 표시하는 제1 표시패널을 형성하는 단계 및 상기 제1 표시패널로부터 상기 제2 구동신호를 입력받아 제2 영상을 표시하는 제2 표시패널을 형성하는 단계를 포함한다.

이때, 상기 제1 표시패널을 형성하는 단계는, 제1 금속막 및 제2 금속막은 순차적으로 형성하는 단계, 상기 제1 및 제2 금속막을 패터닝하여 제1 게이트 라인군을 형성하는 단계, 상기 제1 게이트 라인군을 커버하는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 제3 금속막을 형성하는 단계, 및 상기 제3 금속막을 패터닝하여 상기 제1 게이트 라인군과 교차하는 제1 데이터 라인군 및 상기 제2 표시패널과 전기적으로 연결되는 제1 연결 라인군을 형성하는 단계를 포함한다.

이러한 표시장치 및 이의 제조방법에 따르면, 상기 제1 표시패널과 상기 제2 표시패널을 전기적으로 연결하기 위하여 상기 제1 표시패널에 구비되는 상기 제1 연결 라인군이 단일막으로 이루어진다. 따라서, 상기 표시장치의 생산성을 향상시킬 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 듀얼 액정표시장치(400)는 주요 정보를 표시하는 메인패널(200), 대기 정보를 표시하는 서브패널(300) 및 상기 메인패널(200)과 서브패널(300)을 구동하는 구동칩(230)을 포함한다.

상기 구동칩(230)은 상기 듀얼 액정표시장치(400)의 외부 장치(즉, CPU)(100)로부터 원시 영상신호(O-DATA) 및 원시 제어신호(OCS)를 수신한다. 상기 구동칩(230)은 상기 원시 영상신호(O-DATA) 및 원시 제어신호(OCS)에 응답하여, 상기 메인패널(200)과 서브패널(300)을 구동하기 위한 각종 신호들을 출력한다. 상기 구동칩(230)이 출력하는 각종 신호들은 메인 영상신호(M-DATA), 서브 영상신호(S-DATA), 메인 게이트신호(M-GS) 및 서브 게이트 신호(S-GS)로 이루어진다.

상기 메인패널(200)은 상기 구동칩(230)으로부터 메인 영상신호(M-DATA) 및 메인 게이트신호(M-GS)를 입력받아 메인 영상을 표시한다. 상기 서브패널(300)은 상기 구동칩(230)으로부터 서브 영상신호(S-DATA) 및 서브 게이트신호(S-GS)를 입력받아 서브 영상을 표시한다.

도 2는 본 발명의 일 실시예에 따른 듀얼 액정표시장치를 구체적으로 나타낸 평면도이다. 도 3a는 도 2에 도시된 절단선 A - A`에 따른 단면도이고, 도 3b는 도 2에 도시된 절단선 B - B`에 따른 단면도이다.

도 2를 참조하면, 메인패널(200)은 메인 영상을 표시하는 제1 표시영역(DA1) 및 상기 제1 표시영역(DA1)에 인접한 제1 주변영역(PA1)으로 이루어진다. 또한, 서브패널(300)은 서브 영상을 표시하기 위한 제2 표시영역(DA2) 및 상기 제2 표시영 역(DA2)에 인접한 제2 주변영역(PA2)으로 이루어진다.

상기 제1 표시영역(DA1)에는 n개의 게이트 라인으로 이루어진 제1 게이트 라인군(GL1-1 ~ GL1-n) 및 상기 제1 게이트 라인군(GL1-1 ~ GL1-n)과 직교하는 m개의 데이터 라인으로 이루어진 제1 데이터 라인군(DL1-1 ~ DL1-m)이 구비된다. 또한, 상기 제2 표시영역(DA2)에는 i개의 게이트 라인으로 이루어진 제2 게이트 라인군(GL2-1 ~ GL2-i) 및 상기 제2 게이트 라인군(GL2-1 ~ GL2-i)과 직교하는 j개의 데이터 라인으로 이루어진 제2 데이터 라인군(DL2-1 ~ DL2-j)이 구비된다.

여기서, i 및 n은 2 이상의 자연수이고, i는 n보다는 작거나 같은 수이다. j 및 m은 2 이상의 자연수이고, j는 m보다 작거나 같은 수이다. 또한, i, j, n 및 m은 모두 짝수이다.

상기 메인패널(200)의 사이즈는 상기 서브패널(300)의 사이즈보다 크고, 그에 따라서 상기 제1 표시영역(DA1)의 사이즈도 상기 제2 표시영역(DA2)의 사이즈보다 크다. 또한, 상기 제1 표시영역(DA1)의 해상도는 상기 제2 표시영역(DA2)의 해상도보다 높다.

상기 메인패널(200)의 제1 주변영역(PA1)은 제1 및 제2 결합영역(EA1, EA2)을 포함하고, 상기 서브패널(300)의 제2 주변영역(PA2)은 제3 결합영역(EA3)을 포함한다.

도 3a에 도시된 바와 같이, 상기 메인패널(200)은 제1 하부기판(210), 상기 제1 하부기판(210)과 마주하는 제1 상부기판(220) 및 상기 제1 하부기판(210)과 제1 상부기판(220)과의 사이에 개재된 제1 액정층(미도시)으로 이루어진다. 상기 제1 하부기판(210)의 제1 단부는 상기 제1 상부기판(220)의 제1 단부보다 길게 연장된다. 여기서, 상기 제1 결합영역(EA1)은 상기 제1 하부기판(210)의 제1 단부로 정의된다.

상기 제1 결합영역(EA1) 상에는 상기 메인 및 서브패널(200, 300)을 구동하기 위한 구동칩(230)이 실장된다. 또한, 상기 제1 결합영역(EA1)에는 상기 CPU(100, 도 1에 도시됨)로부터 제공되는 원시 영상신호(O-DATA, 도 1에 도시됨) 및 원시 제어신호(OCS, 도 1에 도시됨)를 상기 구동칩(230)으로 제공하기 위한 제1 연성회로기판(250)이 부착된다.

도 3b에 도시된 바와 같이, 상기 제1 하부기판(210)의 제2 단부는 상기 제1 상부기판(220)의 제2 단부보다 길게 연장된다. 여기서, 상기 제2 결합영역(EA2)은 상기 제1 하부기판(210)의 제2 단부로 정의된다.

한편, 상기 서브패널(300)은 제2 하부기판(310), 상기 제2 하부기판(310)과 마주하는 제2 상부기판(320) 및 상기 제2 하부기판(310)과 제2 상부기판(320)과의 사이에 개재된 제2 액정층(미도시)으로 이루어진다. 상기 제2 하부기판(310)의 제3 단부는 상기 제2 상부기판(320)의 제3 단부보다 길게 연장된다. 여기서, 상기 제3 결합영역(EA3)은 상기 제2 하부기판(310)의 제3 단부로 정의된다.

상기 제2 연성회로기판(350)의 제4 단부는 상기 메인패널(200)의 제2 결합영역(EA2)에 부착되고, 제5 단부는 상기 서브패널(300)의 제3 결합영역(EA3)에 부착된다. 따라서, 상기 구동칩(200)과 서브패널(300)은 상기 제2 연성회로기판(350)에 의해서 서로 전기적으로 연결된다. 따라서, 상기 구동칩(230)이 상기 메인패널(200)의 제1 결합영역(EA1)에 실장되더라도, 상기 구동칩(230)은 상기 서브패널(300)을 구동할 수 있다.

다시 도 2를 참조하면, 상기 제2 연성회로기판(350)에는 상기 제1 데이터 라인군(DL1-1 ~ DL1-m)과 상기 제2 데이터 라인군(DL2-1 ~ DL2-j)을 전기적으로 연결시키는 제1 연결 라인군(CL1-1 ~ CL1-j)이 구비된다.

상기 메인패널(200)에는 상기 구동칩(230)과 전기적으로 연결된 제2 및 제3 연결 라인군(CL2-1 ~ CL2-i-1, CL2-2 ~ CL2-i)이 구비된다. 상기 제2 내지 제3 연결 라인군(CL1-1 ~ CL1-j, CL2-1 ~ CL2-i-1, CL2-2 ~ CL2-i)은 상기 메인패널(200)의 상기 제1 주변영역(PA1) 내에 구비된다. 또한, 상기 제2 연성회로기판(350)은 제4 및 제5 연결 라인군(CL4-1 ~ CL4-i-1, Cl4-2 ~ CL4-i)을 구비하여, 상기 제2 및 제3 연결 라인군(CL2-1 ~ CL2-i-1, CL2-2 ~ CL2-i)과 상기 제2 게이트 라인군(GL2-1 ~ GL2-i)을 전기적으로 연결시킨다.

상기 구동칩(230)으로부터 출력된 상기 서브 영상신호(S-DATA)는 상기 제1 데이터 라인군(DL1-1 ~ DL1-m)을 통과한 후 상기 제1 연결 라인군(CL1-1 ~ CL1-j)을 거쳐 상기 제2 데이터 라인군(DL2-1 ~ DL2-j)으로 전송된다. 또한, 상기 구동칩(230)으로부터 출력된 상기 서브 게이트신호(S-GS)는 상기 제2 및 제3 연결 라인군(CL2-1 ~ CL2-i-1, CL2-2 ~ CL2-i)을 통과한 후, 상기 제2 및 제3 연결 라인군(CL4-1 ~ CL4-i-1, CL4-2 ~ CL4-i)을 경유하여 상기 제2 게이트 라인군(GL2-1 ~ GL2-i)으로 전송된다.

도 4를 참조하면, 구동칩(230)은 제어부(231), 메모리부(232), 데이터 구동부(233), 제1 메인 구동부(234), 제2 메인 구동부(235), 제1 서브 구동부(236) 및 제2 서브 구동부(237)를 포함한다.

상기 제어부는 CPU(100, 도 1에 도시됨)로부터 원시 영상신호(O-DATA) 및 원시 제어신호(OCS)를 수신한다.

상기 제어부(231)는 상기 CPU(100)로부터 수신된 상기 원시 영상신호(O-DATA)를 상기 메모리부(232)에 저장한다(WRITE-DATA). 이후, 상기 제어부(231)는 상기 원시 제어신호(OCS)에 응답하여 적절한 시기에 상기 메모리부(232)로부터 영상신호를 라인 단위로 읽어들인다(READ-DATA).

상기 메모리부(232)는 메인 저장영역과 서브 저장영역으로 이루어지고, 상기 메모리부(232)는 상기 제어부(231)로부터 제공되는 상기 원시 영상신호(O-DATA)를 상기 메인 저장영역 또는 상기 서브 저장영역에 선택적으로 저장한다.

상기 메인패널(200)을 구동하기 위하여 상기 제어부(231)는 상기 메모리부(232)의 메인 저장영역에 저장된 메인 영상신호(M-DATA)를 상기 데이터 구동부(233)로 제공한다. 이후, 상기 소오스 구동부(233)는 상기 메인 영상신호(M-DATA)를 상기 메인패널(200)에 구비된 제1 데이터 라인군(DL1-1 ~ DL1-m)으로 출력한다.

상기 제1 메인 구동부(234)는 상기 제어부(231)로부터 제1 메인 제어신호(M-CS1)를 입력받아 상기 제1 게이트 라인군의 일부(GL1-1 ~ GL1-n-1)에 메인 게이트신호(M-GS, 도 1에 도시됨)를 출력한다. 상기 제2 메인 구동부(235)는 상기 제어부(231)로부터 제2 메인 제어신호(M-CS2)를 입력받아 상기 제1 게이트 라인군의 나머지 일부(GL1-2 ~ GL1-n)에 상기 메인 게이트신호(M-GS)를 출력한다.

여기서, 상기 제1 게이트 라인군의 일부(GL1-1 ~ GL1-n-1)는 n개의 제1 게이트 라인 중 홀수번째 게이트 라인들의 집합이고, 상기 제1 게이트 라인군의 나머지 일부(GL1-2 ~ GL1-n)는 n개의 제1 게이트 라인 중 짝수번째 게이트 라인들의 집합이다.

한편, 상기 메인패널(200)을 구동하기 위하여 상기 제어부(231)는 상기 메모리부(232)의 서브 저장영역에 저장된 서브 영상신호(S-DATA)를 상기 소오스 구동부(233)로 제공한다. 이후, 상기 소오스 구동부(233)는 상기 서브 영상신호(S-DATA)를 상기 서브패널(300)에 구비된 제2 데이터 라인군(DL2-1 ~ DL2-j)으로 출력한다.

상기 제1 서브 구동부(236)는 상기 제어부(231)로부터 제1 서브 제어신호(S-CS1)를 입력받아 상기 제2 게이트 라인군의 일부(GL2-1 ~ GL2-i-1)에 서브 게이트신호(S-GS, 도 1에 도시됨)를 출력한다. 상기 제2 서브 구동부(237)는 상기 제어부(231)로부터 제2 서브 제어신호(S-CS2)를 입력받아 상기 제2 게이트 라인군의 나머지 일부(GL2-2 ~ GL2-i)에 상기 서브 게이트신호(S-GS)를 출력한다.

여기서, 상기 제2 게이트 라인군의 일부(GL2-1 ~ GL2-i-1)는 i개의 제2 게이트 라인 중 홀수번째 게이트 라인으로 이루어진 집합이고, 상기 제2 게이트 라인군의 나머지 일부(GL2-2 ~ GL2-i)는 i개의 제2 게이트 라인 중 짝수번째 게이트 라인으로 이루어진 집합이다.

도 5는 도 2에 도시된 절단선 C - C`에 따른 단면도이다.

도 5를 참조하면, 제1 게이트 라인군(GL1-i-5, GL1-i-3, GL1-i-1) 및 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1)은 제1 하부기판(210) 상에 구비된다. 상기 제1 게이트 라인군(GL1-i-5, GL1-i-3, GL1-i-1)은 순차적으로 적층되는 제1 및 제2 금속막(LA1, LA2)으로 이루어져 이중막 구조를 갖는다. 한편, 상기 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1)은 제3 금속막(LA3) 만으로 이루어져 단일막 구조를 가진다.

상기 제1 금속막(LA1)은 크롬(Cr) 또는 크롬 합금(Cr alloy)으로 이루어지고, 상기 제2 금속막(LA2)은 알루미늄(Al) 및 알루미늄 합금(Al alloy)으로 이루어진다. 또한, 상기 제3 금속막(LA3)은 상기 제1 금속막(LA1)과 동일하게 크롬 또는 크롬 합금으로 이루어진다.

상기 제1 하부기판(210) 상에 상기 제1 게이트 라인군(GL1-i-5, GL1-i-3, GL1-i-1)이 형성되면, 그 위로 게이트 절연막(211)이 형성된다. 상기 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1)은 상기 게이트 절연막(211) 상에 구비된다. 이후, 상기 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1) 및 게이트 절연막(211) 상에는 보호막(212)이 형성된다.

일반적으로, 기판 상에 이온화 경향이 다른 두 개의 금속막이 순차적으로 형성되고, 이를 패터닝하여 라인을 형성하면, 패터닝 과정에서 두 금속막의 이온화 경향의 차이로 인해서 각 금속막이 부식되는 갈바닉(Galvanic) 전기 부식(corrosion)이 발생한다.

따라서, 상기 제1 하부기판(210) 상에 상기 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1)을 단일막으로 형성함으로써, 상기 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1)의 갈바닉 전기 부식을 방지할 수 있다.

여기서, 상기 제1 금속막(LA1)의 두께(t1)는 1500Å이고, 상기 제3 금속막(LA3)의 두께(t2)는 상기 제1 금속막(LA1)보다 두꺼운 2000Å이다.

따라서, 단일막으로 이루어진 상기 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1)의 라인 저항이 이중막으로 이루어진 상기 제1 게이트 라인군(GL1-i-5, GL1-i-3, GL1-i-1)의 라인 저항보다 현저하게 커지는 것을 방지할 수 있다.

도 6a는 도 2에 도시된 F 부분을 확대한 확대도이고, 도 6b는 도 2에 도시된 G 부분을 확대한 확대도이다. 도 7a는 도 6a에 도시된 절단선 D - D`에 따른 단면도이고, 도 7b는 도 6b에 도시된 절단선 E - E`에 따른 단면도이다.

도 6a 및 도 7a를 참조하면, 제1 결합영역(EA1)에는 제2 연결 라인군(CL2-1 ~ CL2-i-1)의 제1 단부로부터 연장되고, 상기 제2 연결 라인군(CL2-1 ~ CL2-i-1)의 제1 폭(w1)보다 넓은 제2 폭(w2)을 가지는 다수의 제1 입력 패드(IP1-1 ~ IP1-i-1)가 더 구비된다.

상기 다수의 제1 입력패드(IP1-1 ~ IP1-i-1)는 이방성 도전 필름(270)에 의해서 구동칩(230)에 구비된 다수의 출력단자(OT1 ~ OTi-1)와 전기적으로 접속된다. 따라서, 상기 다수의 출력단자(OT1 ~ OTi-1)로부터 출력된 서브 게이트 신호(S-GS, 도 1에 도시됨)는 상기 제2 연결 라인군(CL2-1 ~ CL2-i-1)으로 제공된다.

여기서, 상기 다수의 제1 입력패드(IP1-1 ~ IP1-i-1)는 상기 제2 연결 라인 군(CL2-1 ~ CL2-i-1)과 동일하게 단일막으로 구성된다.

상기 제1 결합영역(EA1)에 구비되는 다수의 제1 입력패드(IP1-1 ~ IP1-i-1)와 같이 라인으로부터 연장되고 외부로부터 신호를 수신하는 패드는 외부로 노출되기 때문에 습기 침투가 용이하다. 패드로 침투한 습기는 패드의 갈바닉 전기 부식을 더욱 가속화시키기 때문에, 라인보다 패드가 갈바닉 전기 부식에 더 취약하다.

따라서, 상기 다수의 제1 입력패드(IP1-1 ~ IP1-i-1)를 단일막으로 구성함으로써, 상기 다수의 제1 입력패드(IP1-1 ~ IP1-i-1)의 갈바닉 전기 부식을 방지할 수 있다.

도 6b 및 도 7b를 참조하면, 제2 결합영역(EA2)에는 제2 연결 라인군(CL2-1, CL2-3...)의 제2 단부로부터 연장된 다수의 제1 출력패드(OP1-1, OP1-3...)가 더 구비된다. 다수의 제1 출력패드(OP1-1, OP1-3...)는 상기 제2 연결 라인군(CL2-1, CL2-3...)의 제1 폭(w1)보다 넓은 제2 폭(w2)을 가진다.

한편, 제2 연성회로기판(350)에는 제4 연결 라인군(CL4-1 ~ Cl4-i-1)의 일단부로부터 연장된 다수의 제2 입력패드(IP2-1, IP2-3...)가 구비된다.

상기 제1 하부기판(210)과 제2 연성회로기판(350)과의 사이에는 이방성 도전 필름(270)이 개재된다. 상기 이방성 도전 필름(270)은 상기 제2 결합영역(EA2)에서 상기 다수의 제1 출력패드(OP1-1, OP1-3...)와 다수의 제2 입력패드(IP2-1, IP2-3...)를 전기적으로 연결시킨다.

따라서, 상기 제2 연결 라인군(CL2-1, CL2-3...)으로 제공된 상기 서브 게이트 신호(S-GS)는 상기 다수의 제1 출력패드(OP1-1, OP1-3...)를 통해 상기 다수의 제2 입력패드(IP2-1, IP2-3...)로 인가된다.

여기서, 상기 다수의 제1 출력패드(OP1-1, OP1-3...)는 상기 제2 연결 라인군(CL2-1 ~ CL2-i-1)과 동일하게 단일막으로 구비됨으로써, 상기 다수의 제1 출력패드(OP1-1 ~ OP1-i-1)의 갈바닉 전기 부식을 방지할 수 있다.

도 8을 참조하면, 본 발명의 다른 실시예에 따른 구동칩(240)은 제어부(241), 메모리부(242), 데이터 구동부(243), 제1 메인 구동부(244), 제2 메인 구동부(245), 제1 서브 구동부(246) 및 제2 서브 구동부(247) 이외에 제1 및 제2 공통전압 발생부(248, 249)를 더 포함한다.

상기 제1 공통전압 발생부(248)는 외부로부터 전원전압(Vp)을 입력받고, 상기 전원전압(Vp)을 적절한 레벨로 변경시켜 제1 공통전압(Vcom1)을 출력한다. 상기 제2 공통전압 발생부(249)는 외부로부터 전원전압(Vp)을 입력받고, 상기 전원전압(Vp)을 적절한 레벨로 변경시켜 제2 공통전압(Vcom2)을 출력한다. 여기서, 상기 제1 공통전압(Vcom1)은 상기 메인 패널(200)로 제공되고, 상기 제2 공통전압(Vcom2)은 상기 서브 패널(300)로 제공된다.

도 9는 도 8에 도시된 구동칩을 채용한 듀얼 액정표시장치의 평면도이다. 도 10a는 도 9에 도시된 절단선 H - H`에 따른 단면도이고, 도 10b는 도 9에 도시된 절단선 I - I`에 따른 단면도이다.

도 9를 참조하면, 메인패널(200)에는 제1 공통전압(Vcom1)이 인가되는 제1 공통전압라인(CVL1)이 구비되고, 서브패널(300)에는 제2 공통전압(Vcom2)이 인가되는 제2 공통전압라인(CVL2)이 구비된다.

또한, 상기 메인패널(200)에는 상기 구동칩(240)과 전기적으로 연결되어 상기 제2 공통전압(Vcom2)을 입력받는 제6 연결 라인(CL6)이 구비된다. 상기 제2 연성회로기판(350)에는 상기 제6 연결 라인(CL6)과 상기 제2 공통전압라인(CVL2)을 전기적으로 연결하는 제7 연결 라인(CL7)이 구비된다.

따라서, 상기 구동칩(240)으로부터 출력된 상기 제2 공통전압(Vcom2)은 상기 제6 및 제7 연결 라인(CL6, CL7)을 경유하여 상기 제2 공통전압라인(CVL2)으로 인가된다.

도 10a에 도시된 바와 같이, 상기 제6 연결 라인(CL6)은 제2 및 제3 연결 라인군(CL2-1 ~ CL2-i-1, CL2-2 ~ CL2-i, 도 5에 도시됨)과 동일하게 단일막 구조를 가진다. 이로써, 상기 제6 연결 라인(CL6)의 갈바닉 전기 부식을 방지할 수 있다.

도 10b에 도시된 바와 같이, 제2 결합영역(EA2)에는 상기 제6 연결 라인(CL6)의 일단부로부터 연장되고, 상기 제6 연결라인(CL6)의 제1 폭(w1)보다 넓은 제2 폭(w2)을 가지는 제2 출력패드(OP2)가 더 구비된다.

한편, 상기 제2 연성회로기판(350)에는 상기 제7 연결 라인(CL7)으로부터 연장되고, 상기 제2 출력패드(OP2)와 대응하는 제3 입력패드(OP3)가 구비된다.

상기 제1 하부기판(210)과 제2 연성회로기판(350)과의 사이에는 이방성 도전 필름(270)이 개재되고, 상기 제2 출력패드(OP2)와 상기 제3 입력패드(OP3)는 상기 이방성 도전 필름(270)에 의해서 전기적으로 연결된다.

따라서, 상기 제2 출력패드(OP2)가 단일막으로 이루어짐으로써, 상기 제2 출력패드(OP3)로 침투된 습기는 상기 제2 입력패드(OP2)의 갈바닉 전기 부식을 가속화시킬 수 없다. 즉, 상기 제2 출력패드(OP2)의 갈바닉 전기 부식을 방지할 수 있다.

단면도로 구체적으로 제시하지는 않았지만, 도 9에 도시된 상기 제1 공통전압라인(CVL1)은 상기 제6 연결 라인(CL6) 및 제2 출력패드(OP2)와 동일하게 단일막으로 이루어진다.

도 11a를 참조하면, 제1 하부기판(210) 상에는 크롬 또는 크롬 합금으로 이루어진 제1 금속막(LA1)이 형성되고, 이후 상기 제1 금속막(LA1) 상에는 알루미늄 또는 알루미늄 합금으로 이루어진 제2 금속막(LA2)이 형성된다.

도 11b에 도시된 바와 같이, 상기 제1 및 제2 금속막(LA1, LA2)을 동시에 패터닝하여 상기 제1 하부기판(210) 상에는 제1 게이트 라인군(GL1-i-5, GL1-i-3, GL1-i-1)이 형성된다.

다음 도 11c를 참조하면, 상기 제1 게이트 라인군(GL1-i-5, GL1-i-3, GL1-i-1)이 형성된 상기 제1 하부기판(210) 상에는 실리콘 질화막(SiNx) 도는 실리콘 산화막(SiOx)으로 이루어진 게이트 절연막(211)이 적층된다.

도 11d에 도시된 바와 같이, 상기 게이트 절연막(211) 상에는 제3 금속막(LA3)이 형성된다. 이후, 도 11e에서 상기 제3 금속막(LA3)이 패터닝되어, 상기 게이트 절연막(211) 상에는 제1 데이터 라인군(미도시) 및 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1)이 형성된다.

다시 도 5를 참조하면, 상기 게이트 절연막(211), 제1 데이터 라인군 및 제2 연결 라인군(CL2-i-5, CL2-i-3, CL2-i-1)은 보호막(212)에 의해서 커버된다.

이와 같은 표시장치 및 이의 제조방법에 따르면, 메인패널은 외부로부터 메인 및 서브 구동신호를 수신하고, 서브패널과 전기적으로 연결되어 서브 구동신호를 서브패널로 제공한다. 이때, 메인패널에는 메인패널과 서브패널을 전기적으로 연결시키고 단일막 구조를 가지는 연결 라인들이 구비된다.

따라서, 연결 라인들의 갈바닉 전기 부식을 방지할 수 있고, 그로 인해서 표시장치의 생산성을 향상시킬 수 있다.

또한, 연결 라인들이 단일막으로 이루어지더라도 막의 두께를 증가시킴으로써, 연결 라인들의 라인저항을 감소시킬 수 있고, 그로 인해서 연결 라인들을 통해 서브패널로 제공되는 신호의 지연을 방지할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

구동칩으로부터 제1 및 제2 구동신호을 입력받고, 상기 제1 구동신호에 응답하여 제1 영상을 표시하는 제1 표시패널; 및

상기 제1 표시패널로부터 상기 제2 구동신호에 입력받아 제2 영상을 표시하는 제2 표시패널을 포함하고,

상기 제1 표시패널은,

이중막으로 이루어진 제1 게이트 라인군;

상기 제1 게이트 라인군과 교차하고, 단일막으로 이루어진 제1 데이터 라인군; 및

단일막으로 이루어져 상기 구동칩과 상기 제2 표시패널을 전기적으로 연결하는 제1 연결 라인군을 포함하고,

상기 제1 표시패널은 상기 제1 게이트 라인군을 커버하는 게이트 절연막을 더 포함하고, 상기 제1 연결 라인군은 상기 게이트 절연막 상에 구비되는 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 제1 데이터 라인군은 상기 게이트 절연막 상에 구비되는 것을 특징으로 하는 표시장치.
제2항에 있어서, 상기 제1 게이트 라인군은 서로 다른 물질로 구성된 제1 및 제2 금속막으로 이루어지고,

상기 제1 연결 라인군과 상기 제1 데이터 라인군은 상기 제1 금속막과 동일한 물질로 구성된 제3 금속막으로 이루어진 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 제1 및 제3 금속막은 크롬 또는 크롬 합금으로 이루어지고,

상기 제2 금속막은 알루미늄 또는 알루미늄 합금으로 이루어진 것을 특징으로 하는 표시장치.
제3항에 있어서, 상기 제3 금속막은 상기 제1 금속막보다 두꺼운 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 제2 표시패널은,

상기 제1 데이터 라인군과 전기적으로 연결된 제2 데이터 라인군; 및

상기 제2 데이터 라인군과 교차하는 제2 게이트 라인군을 포함하는 것을 특징으로 하는 표시장치.
제6항에 있어서, 각종 신호에 응답하여 상기 제1 및 제2 구동신호를 출력하는 상기 구동칩; 및

상기 제1 및 제2 표시패널과 결합하여, 상기 제2 구동신호를 상기 제2 표시패널로 제공하는 제1 연성회로기판을 더 포함하는 것을 특징으로 하는 표시장치.
제7항에 있어서, 상기 제1 연성회로기판에는 상기 제1 연결 라인군과 상기 제2 게이트 라인군을 전기적으로 연결하는 제2 연결 라인군이 구비되는 것을 특징으로 하는 표시장치.
제8항에 있어서, 상기 제1 구동신호는 상기 제1 데이터 라인군에 인가되는 제1 데이터 신호 및 상기 제1 게이트 라인군에 인가되는 제1 게이트 신호를 포함하고,

상기 제2 구동신호는 상기 제2 데이터 라인군에 인가되는 제2 데이터 신호 및 상기 제2 게이트 라인군에 인가되는 제2 게이트 신호를 포함하는 것을 특징으로 하는 표시장치.
제9항에 있어서, 상기 제1 표시패널은,

상기 제1 연결 라인군의 제1 단부로부터 연장되고, 상기 구동칩과 전기적으로 연결되어 상기 구동칩으로부터 상기 제2 게이트 신호를 입력받는 입력패드; 및

상기 제1 단부와 마주하는 상기 제1 연결 라인군의 제2 단부로부터 연장되고, 상기 제2 연결 라인군과 전기적으로 연결되어 상기 제2 연결 라인군에 상기 제2 게이트 신호를 출력하는 출력패드를 더 포함하는 것을 특징으로 하는 표시장치.
제10항에 있어서, 상기 입력패드는 단일막으로 이루어진 것을 특징으로 하는 표시장치.
제10항에 있어서, 상기 출력패드는 단일막으로 이루어진 것을 특징으로 하는 표시장치.
제7항에 있어서, 상기 구동칩은,

상기 제1 또는 제2 데이터 신호를 출력하는 데이터 구동부;

상기 제1 게이트 신호를 출력하는 메인 구동부; 및

상기 제2 게이트 신호를 출력하는 서브 구동부를 포함하는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 구동칩은,

제1 공통전압을 출력하는 제1 공통전압 발생부; 및

제2 공통전압을 출력하는 제2 공통전압 발생부를 더 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 제1 표시패널은 상기 제1 공통전압을 입력받는 제1 공통전압라인 및 상기 제2 공통전압을 입력받는 제3 연결라인을 더 포함하고,

상기 제2 표시패널은 상기 제3 연결라인과 전기적으로 연결되어 상기 제2 공 통전압을 입력받는 제2 공통전압라인을 더 포함하는 것을 특징으로 하는 표시장치.
제15항에 있어서, 상기 제1 공통전압라인 및 상기 제3 연결라인은 상기 제1 연결 라인군과 동일하게 단일막으로 이루어진 것을 특징으로 하는 표시장치.
제1항에 있어서, 상기 제1 표시패널의 일측에 부착되고, 외부로부터 상기 각종 신호를 입력받아 상기 구동칩으로 제공하는 제2 연성회로기판을 더 포함하는 것을 특징으로 하는 표시장치.
외부로부터 제1 및 제2 구동신호을 입력받고, 상기 제1 구동신호에 응답하여 제1 영상을 표시하는 제1 표시패널을 형성하는 단계; 및

상기 제1 표시패널로부터 상기 제2 구동신호를 입력받아 제2 영상을 표시하는 제2 표시패널을 형성하는 단계를 포함하고,

상기 제1 표시패널을 형성하는 단계는,

제1 금속막 및 제2 금속막은 순차적으로 형성하는 단계;

상기 제1 및 제2 금속막을 패터닝하여 제1 게이트 라인군을 형성하는 단계;

상기 제1 게이트 라인군을 커버하는 게이트 절연막을 형성하는 단계;

상기 게이트 절연막 상에 제3 금속막을 형성하는 단계; 및

상기 제3 금속막을 패터닝하여 상기 제1 게이트 라인군과 교차하는 제1 데이터 라인군 및 상기 제2 표시패널과 전기적으로 연결되는 제1 연결 라인군을 형성하는 단계를 포함하는 것을 특징으로 하는 표시장치의 제조방법.
제18항에 있어서, 상기 제1 및 제3 금속막은 크롬 또는 크롬 합금으로 이루어지고,

상기 제2 금속막은 알루미늄 또는 알루미늄 합금으로 이루어진 것을 특징으로 하는 표시장치의 제조방법.
제18항에 있어서, 상기 제3 금속막은 상기 제1 금속막보다 두꺼운 것을 특징으로 하는 표시장치의 제조방법.