KR101001742B1 - 자기 램 및 그 제조방법 - Google Patents

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Abstract

자기 램 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명은 스윗칭 소자와 이에 연결된 MTJ셀을 포함하는 자기 램에 있어서, 상기 MTJ셀은 자성막과 이에 내재된 금속막으로 이루어진 핀드막을 포함하는 것을 특징으로 하는 자기 램을 제공한다. 이러한 본 발명을 이용하면, 스트레이 자기장에 기인한 스위칭 필드 쉬프트와 킹크(kink)를 방지할 수 있어 신뢰성을 높일 수 있다.

Description

자기 램 및 그 제조방법{Magnetic Random Access Memory and method of manufacturing the same}
도 1은 종래 기술에 의한 자기 램에 포함된 MTJ셀의 단면도이다.
도 2 내지 도 5는 도 1의 MTJ셀에서 SAF(Synthetic Anti-Ferromagnetic)층의 두께 변화에 따른 프리 자성막의 스위칭 특성을 보여주는 그래프들이다.
도 6은 본 발명의 제1 실시예에 의한 자기 램에 포함된 MTJ셀의 단면도이다.
도 7은 도 6에 도시한 MTJ셀의 프리 자성막의 스위칭 특성을 보여주는 그래프이다.
도 8은 본 발명의 제2 실시예에 의한 자기 램에 포함된 MTJ셀의 단면도이다.
도 9 내지 도 11은 도 6에 도시한 MTJ셀의 제조방법을 단계별로 나타낸 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
40:하부전극 42:버퍼막
44:피닝막 46:핀드막
46a, 46b:제1 및 제2 물질막 48:터널링막
50:프리 자성막 52:캡핑막
100:층간 절연막 102:콘택홀
104:도전성 플러그 106, 110:제1 및 제2 자성막
108:금속막 M2:MTJ 셀
S:적층물
1. 발명의 분야
본 발명은 메모리 장치 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 자기 램(Magnetic Random Access Memory)(이하, MRAM이라 함)의 MTJ(Magnetic Tunneling Junction)(이하, MTJ층이라 함)셀 및 그 제조 방법에 관한 것이다.
2. 관련기술의 설명
MRAM은 MTJ셀의 절연막을 중심으로 상하로 구비된 상부 및 하부 자성막의 자화 방향에 따라 상기 MTJ셀의 저항이 달라지는 현상을 이용하여 데이터를 기록하고 읽는 메모리 장치이다.
도 1을 참조하면, 종래 기술에 의한 MTJ셀(M1)은 하부전극(10) 상에 비정질의 버퍼막(12)과 반강자성막인 피닝막(pinning film)(14)이 순차적으로 형성되어 있다. 피닝막(14) 상에 핀드막(pinned film)(16)이 형성되어 있다. 핀드막(16)은 피닝막(14)의 전면에 형성된 제1 강자성막(16a), 제1 강자성막(16a)의 전면에 형성된 금속막(16b) 및 금속막(16b)의 전면에 형성된 제2 강자성막(16c)으로 구성된다.제1 및 제2 강자성막(16a, 16c)내의 화살표는 자기장의 방향을 나타낸다. 제1 및 제2 강자성막(16a, 16c) 내에서 자기장 방향은 서로 반대인 것을 알 수 있다.
핀드막(16)과 같이 금속막(16b)을 중심으로 그 상부 및 하부에 자성막(16a, 16c)이 구비된 경우를 일반적으로 SAF(Synthetic Anti-Ferromagnetic)층이라 한다. SAF층에서 상부 및 하부 자성막의 스핀(spin) 방향은 금속막두께에 의해 반평행(antiparallel)상태로 고정된다. SAF층에서 상부 및 하부 자성막사이의 교환 바이어스(exchange bias)는 1000(Oe)이상이다. 이에 따라 단일 자성막보다 SAF층의 열적 안정성이 높다. 이러한 이유로 MTJ셀의 핀드막으로서 SAF층이 널리 사용되고 있다.
계속해서, 핀드막(16)의 제2 강자성막(16c) 상에 터널링막(22)이 형성되어 있고, 이 위에 외부 자기장에 의해 자기장의 방향이 결정되는 프리 자성막(Free Magnetic Layer)(24) 및 프리 자성막(24)을 보호하기 위한 캡핑막(26)이 순차적으로 적층되어 있다.
이와 같은 종래 기술에 의한 MTJ셀은 제1 강자성막(16a) 및/또는 제2 강자성막(16c)으로부터 비롯되어 프리 자성막(24)에 영향을 주는 스트레이 자기장(stray magnetic field)을 발생시킨다. 상기 스트레이 자기장은 프리 자성막(24)이 스위칭될 때, 킹크(kink)를 형성하는 원인이 된다.
구체적으로, 상기 스트레이 자기장은 프리 자성막(24)이 스위칭되는 과정에서 프리 자성막(24)의 일부, 특히 가장자리 부분에 영향을 미친다. 이 결과, 프리 자성막(24)의 상기 스트레이 자기장의 영향을 받은 부분은 정상적으로 스위칭되지 못하고, 프리 자성막(24)의 다른 부분보다 스위칭이 늦거나 전혀 다른 자화 상태를 갖게 된다.
이와 같은 스트레이 자기장에 의한 영향은 MTJ 셀(M1)을 구성하는 요소들의 두께에 따라 달라질 수 있다. 도 2 내지 도 5는 이에 대한 예로써, MTJ셀(M1)을 구성하는 요소들의 두께에 따라 스트레이 자기장이 프리 자성막(24)의 스위칭 특성에 어떠한 영향을 주는지를 보여준다.
도 2는 핀드막(16)에서 하부 자성막으로 사용된 제1 강자성막(16a)의 두께가 상부 자성막으로 사용된 제2 강자성막(16c)의 두께보다 두꺼운 경우(이하, 제1 경우)에 프리 자성막(24)의 스위칭 특성을 보여준다.
도 2에서 참조부호 C1, C2는 각각 상기 제1 경우에서의 프리 자성막(24), 제1 및 제2 강자성막(16a, 16c)의 자화상태를 보여주는 제1 및 제2 자화상태표시부(이하, 제1 및 제2 표시부)이다. 제1 및 제2 표시부(C1, C2)에서 아래 두 화살표는 제1 강자성막(16a)의 자화상태를 나타내고, 그 위의 화살표는 제2 강자성막(16c)의 자화상태를 나타내며, 맨 위쪽 화살표는 프리 자성막(24)의 자화상태를 나타낸다.
도 2를 참조하면, 상기 제1 경우, 프리 자성막(24) 스위칭 특성 곡선에 비정상적으로 스위칭되는 영역(P1)이 존재하고, 스위칭 필드의 쉬프트가 나타남을 알 수 있다.
도 3은 상기 제1 경우와 반대로, 핀드막(16)에서 제2 강자성막(16c)의 두께가 제1 강자성막(16a)의 두께보다 두꺼운 경우(이하, 제2 경우)에 프리 자성막(24)의 스위칭 특성을 보여준다.
도 3에서 참조부호 C3, C4는 각각 상기 제2 경우에서의 프리 자성막(24), 제1 및 제2 강자성막(16a, 16c)의 자화상태를 보여주는 제3 및 제4 자화상태표시부 (이하, 제3 및 제4 표시부)이다. 제3 및 제4 표시부(C3, C4)에서 맨 아래쪽 한 개의 화살표는 제1 강자성막(16a)의 자화상태를 나타내고, 그 위의 두 화살표는 제2 강자성막(16c)의 자화상태를 나타내며, 맨 위쪽 화살표는 프리 자성막(24)의 자화상태를 나타낸다.
도 3을 참조하면, 상기 제2 경우, 프리 자성막(24) 스위칭 특성 곡선의 우측 하단에 비정상적 스위칭 영역(P4)이 존재하고, 스위칭 필드의 쉬프트가 나타남을 알 수 있다.
도 4는 핀드막(16)의 제1 및 제2 강자성막(16a, 16c)의 두께가 동일하되, 모두 두꺼운 경우(이하, 제3 경우)에 프리 자성막(24)의 스위칭 특성을 보여준다.
도 4에서 참조부호 C5, C6은 각각 상기 제3 경우에서의 프리 자성막(24), 제1 및 제2 강자성막(16a, 16c)의 자화 상태를 보여주는 제5 및 제6 자화상태표시부(이하, 제5 및 제6 표시부)이다. 제5 및 제6 표시부(C5, C6)에서 아래 두 화살표는 제1 강자성막(16a)의 자화상태를 나타내고, 그 위의 두 화살표는 제2 강자성막(16c)의 자화상태를 나타내며, 맨 위 화살표는 프리 자성막(24)의 자화상태를 나타낸다.
이러한 도 4를 참조하면, 상기 제3 경우, 프리 자성막(24) 스위칭 특성 곡선의 좌우측에 각각 비정상적으로 스위칭되는 영역들(P2, P3)이 존재하고, 역시 스위칭 필드의 쉬프트가 나타남을 알 수 있다.
도 5는 핀드막(16)의 제1 및 제2 강자성막(16a, 16c)의 두께가 동일하되, 모두 얇은 경우(이하, 제4 경우)에 프리 자성막(24)의 스위칭 특성을 보여준다.
도 5에서 참조부호 C7, C8은 각각 상기 제4 경우에서의 프리 자성막(24), 제1 및 제2 강자성막(16a, 16c)의 자화 상태를 보여주는 제7 및 제8 자화상태표시부(이하, 제7 및 제8 표시부)이다. 제7 및 제8 표시부(C7, C8)에서 맨 아래 화살표는 제1 강자성막(16a)의 자화상태를 나타내고, 중간의 화살표는 제2 강자성막(16c)의 자화상태를 나타내며, 맨 위 화살표는 프리 자성막(24)의 자화상태를 나타낸다.
도 5를 참조하면, 상기 제4 경우, 상기 제1 내지 제3 경우와 달리 프리 자성막(24)의 스위칭 특성 곡선에 비정상적 스위칭 영역은 사라졌음을 알 수 있으나, 스위칭 필드의 쉬프트는 여전함을 알 수 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 킹크(kink)가 없는, 곧 프리 자성막의 스위칭 특성 곡선에 비정상적 스위칭 영역을 포함하지 않으면서 스위칭 필드의 쉬프트도 방지할 수 있는 자기 램을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 자기 램의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스윗칭 소자와 이에 연결된 MTJ셀을 포함하는 자기 램에 있어서, 상기 MTJ셀은 자성막과 이에 내재된 금속막으 로 이루어진 핀드막을 포함하는 것을 특징으로 하는 자기 램을 제공한다.
상기 자성막은 가장자리가 접촉된 제1 및 제2 자성막으로 구성될 수 있다. 이때, 상기 제1 및 제2 자성막은 동일한 자성 물질로 이루어질 수 있다.
상기 자성막의 상기 금속막 상부에 형성된 부분과 하부에 형성된 부분의 두께는 같거나 다르다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 스위칭 소자를 형성하는 제1 단계, 상기 기판에 상기 스위칭 소자를 덮는 층간 절연막을 형성하는 제2 단계, 상기 층간 절연막의 소정 영역 상에 상기 스위칭 소자에 연결되고, 순차적으로 적층된 하부전극, 버퍼막, 피닝막, 제1 자성막, 금속막, 제2 자성막, 터널링막, 프리 자성막 및 캡핑막을 포함하는 적층물을 형성하는 제3 단계 및 상기 적층물에서 상기 제1 및 제2 자성막을 접촉시키는 제4 단계를 포함하는 것을 특징으로 하는 자기 램 제조방법을 제공한다.
상기 제3 단계는 상기 층간 절연막에 상기 스위칭 소자가 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀에 도전성 플러그를 채우는 단계, 상기 층간 절연막 상에 상기 도전성 플러그를 덮는 하부전극, 버퍼막, 피닝막, 제1 자성막, 금속막, 제2 자성막, 터널링막, 프리 자성막 및 캡핑막을 순차적으로 형성하는 단계, 상기 캡핑막 상에 상기 소정 영역을 한정하는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각마스크로 사용하여 상기 층간 절연막 상에 적층된 상기 물질막들을 역순으로 식각하는 단계 및 상기 감광막 패턴을 제거하는 단계를 포함할 수 있다.
상기 제4 단계는 상기 금속막에 대한 식각 선택비가 높은 에쳔트를 사용하여 상기 금속막의 가장자리를 제거하는 단계를 포함할 수 있다.
상기 제3 단계에서 상기 제1 및 제2 자성막의 두께를 다르게 형성할 수 있다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 기판에 스위칭 소자를 형성하는 제1 단계와, 상기 기판에 상기 스위칭 소자를 덮는 층간 절연막을 형성하는 제2 단계와, 상기 층간 절연막의 소정 영역 상에 상기 스위칭 소자에 연결되고, 순차적으로 적층된 하부전극, 버퍼막, 프리 자성막, 터널링막, 제1 자성막, 금속막, 제2 자성막, 피닝막 및 캡핑막을 포함하는 적층물을 형성하는 제3 단계 및 상기 적층물에서 상기 제1 및 제2 자성막을 접촉시키는 제4 단계를 포함하는 것을 특징으로 하는 자기 램 제조방법을 제공한다.
이때, 상기 제3 단계는 상기 층간 절연막에 상기 스위칭 소자가 노출되는 콘택홀을 형성하는 단계, 상기 콘택홀에 도전성 플러그를 채우는 단계, 상기 층간 절연막 상에 상기 도전성 플러그를 덮는 하부전극, 버퍼막, 프리 자성막, 터널링막, 제1 자성막, 금속막, 제2 자성막, 피닝막 및 캡핑막을 순차적으로 적층하는 단계, 상기 캡핑막 상에 상기 소정 영역을 한정하는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각마스크로 사용하여 상기 층간 절연막 상에 적층된 상기 물질막들을 역순으로 식각하는 단계 및 상기 감광막 패턴을 제거하는 단계를 포함할 수 있다.
이러한 본 발명을 이용하면, 종래의 스트레이 필드에 기인한 스위칭 필드 쉬프트 및 킹크를 방지할 수 있어 자기 램의 신뢰성을 높일 수 있다.
이하, 본 발명의 실시예에 의한 자기 램 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 자기 램의 MTJ셀에 대해 설명한다.
<제1 실시예>
도 6을 참조하면, 본 발명의 MTJ셀(M2)은 하부전극(40) 상에 버퍼막(42) 및 피닝막(44)이 순차적으로 구비되어 있다. 이때, 버퍼막(42)은 비정질층일 수 있고, 피닝막(44)은 반강자성막일 수 있다. 피닝막(44) 상에 핀드막(46)이 존재한다. 핀드막(46)에 두 물질막(46a, 46b)이 포함되어 있다. 제1 물질막(46a)은 소정 두께를 갖는 반강자성막으로서, 예를 들면 CoFe막일 수 있다. 핀드막(46)의 제2 물질막(46b)은 제1 물질막(46a)내에 존재한다. 제2 물질막(46b)은 제1 물질막(46a)의 가장자리 근처까지 확장되어 있다. 이와 같이 제2 물질막(46b)은 제1 물질막(46a)에 둘러싸고 있다. 제1 물질막(46a)의 제2 물질막(46b) 상부 및 하부에 형성된 부분의 두께는 동일한 것이 바람직하나, 달라도 무방하다. 제2 물질막(46b)은 루테늄(Ru)막일 수 있으나, 다른 금속막일 수 있다.
이와 같이 핀드막(46)에서 제1 물질막(46a)은 제2 물질막(46b)을 감싸고 있기 때문에, 제1 물질막(46a)에 발생되는 자기장은 화살표(A)로 나타낸 바와 같이 제2 물질막(46b)을 둘러싸는 닫힌 루프(closed loop)를 형성하게 된다. 이에 따라, 핀드막(46)으로부터 발생되는 스트레이 자기장은 최소화되므로, 상기 스트레이 자기장이 외부에 미치는 영향은 무시할 수 있다. 이러한 특성을 나타내는 핀드막(46) 상에 얇은 두께의 터널링막(48)이 구비되어 있다. 터널링막(48) 상에는 외부 자기장의 방향에 따라 자화 상태가 달라지는 프리 자성막(50)과 이를 보호하기 위한 캡핑막(52)이 순차적으로 적층되어 있다.
상기한 바와 같이 핀드막(46)은 스트레이 자기장이 나타나지 않는, 나타나더라도 그 세기를 최소화할 수 있는 구성을 갖고 있으므로, 프리 자성막(50)을 스위칭시킬 때, 상기 스트레이 자기장이 프리 자성막(50)에 미치는 영향은 무시할 수 있다.
이와 같이, 본 발명의 실시예에 의한 MTJ셀(M2)의 경우, 프리 자성막(50)에 대한 외부 자기장의 영향, 특히 핀드막(46)으로부터 비롯되는 자기장의 영향을 차단할 수 있으므로, 프리 자성막(50)을 스위칭하는 과정에서 스위칭 필드가 쉬프트되는 것을 방지할 수 있음은 물론, 킹크도 방지할 수 있다.
도 7은 이러한 특성을 보여준다.
도 7에서 참조부호 C9, C10은 각각 도 6에 도시한 MTJ셀(M2)의 프리 자성막(50)과 핀드막(46)의 자화상태를 보여주는 제9 및 제10 자화상태표시부(이하, 제9 및 제10 표시부이라 함)을 나타낸다.
제9 및 제10 표시부(C9, C10)에서 제1 물질막(46a)의 제2 물질막(46b)의 상부 및 하부에 형성된 부분의 두께가 동일한 것으로 도시하였으나, 양자의 두께는 다를 수 있다. 따라서, 도 7에 도시한 결과는 제2 물질막(46b) 상부에 형성된 제1 물질막(46a)의 두께가 하부에 형성된 것보다 두꺼운 경우나 그 반대의 경우 또는 상기 상부 및 하부의 두께가 모두 두꺼운 경우나 모두 얇은 경우 등 모든 경우에 적용될 수 있다.
도 7에서 참조부호 G1은 프리 자성막(50)의 스위칭 특성 곡선을 나타낸다. 이를 참조하면, 스위칭 특성 곡선(G1)은 자기장의 포화영역을 제외하고, 좌우 대칭임을 알 수 있다. 이러한 사실은 프리 자성막(50)의 스위칭 동안에 필드가 쉬프트되지 않았음을 의미한다.
또한, 스위칭 특성 곡선(G1)은 도 2 내지 도 5에 도시한 종래의 스위칭 특성 곡선들과 비교할 때, 그 형태가 훨씬 반듯함을 알 수 있다. 이러한 사실은 프리 자성막(50)의 스위칭 과정에 본래의 스위칭 자기장외의 다른 자기장, 예컨대 스트레이 자기장은 존재하지 않는다는 것을 의미한다.
<제2 실시예>
피닝막과 핀드막을 포함하는 자성막과 프리 자성막의 위치가 터널링막을 중심으로 뒤바뀐 경우이다.
구체적으로, 도 8을 참조하면 하부전극(40) 상에 버퍼막(42)이 존재하고, 버퍼막(42) 상에 프리 자성막(50)과 터널링막(48)이 순차적으로 적층되어 있다. 그리고 터널링막(48) 상에 제1 물질막(46a)과 이에 내재된 제2 물질막(46b)을 포함하는 핀드막(46), 피닝막(44) 및 캡핑막(52)이 순차적으로 적층되어 있다. 캡핑막(52)에는 상부전극(미도시)이 존재한다.
다음, 도 6에 도시한 MTJ셀(M2)을 포함하는 자기 램에 대한 제조 방법을 설명한다. 기판에 트랜지스터와 같은 스위칭 소자를 형성하는 과정과 이후부터 MTJ셀(M2)을 형성하기 전까지의 과정과 MTJ셀(M2)을 형성한 후의 과정은 통상적으 로 실시할 수 있으므로, 이들 과정에 대한 설명은 생략한다.
도 9를 참조하면, 기판(미도시) 상에 상기 트랜지스터를 덮는 층간 절연막(100)을 형성하고, 층간 절연막(100)에 상기 트랜지스터의 일부가 노출되는 콘택홀(102)을 형성한다. 이어서, 콘택홀(102)에 도전성 플러그(104)를 채우고, 층간 절연막(100) 상으로 도전성 플러그(104)의 전면을 덮는 하부전극(40)을 형성한다. 도시하지는 않았지만, 도전성 플러그(104)와 하부전극(40)사이에 양자를 연결하는 패드 도전층이 더 형성될 수 있다. 계속해서, 하부전극(40) 상에 버퍼막(42) 및 피닝막(44)을 순차적으로 형성한다. 버퍼막(42)은 비정실 물질막으로 형성한다. 그리고 피닝막(44)은 반강자성막으로 형성한다. 피닝막(44) 상에 제1 자성막(106), 금속막(108) 및 제2 자성막(110)을 순차적으로 적층한다. 제1 및 제2 자성막(106, 110)은 동일한 강자성막으로 형성하는 것이 바람직하다. 예를 들면, 제1 및 제2 자성막(106, 110)은 CoFe막으로 형성할 수 있다. 금속막(108)은 루테늄막으로 형성할 수 있다. 후술되지만, 제1 및 제2 자성막(106, 110)과 금속막(108)은 도 6에 도시한 핀드막(46)을 구성한다. 제2 자성막(110)을 형성한 다음, 터널링막(48), 프리 자성막(50) 및 캡핑막(52)을 제2 자성막(110) 상에 순차적으로 형성한다. 이어서 캡핑막(52) 상에 MTJ셀을 한정하는 감광막 패턴(P)을 형성한다. 감광막 패턴(P)을 식각마스크로 사용하여 층간 절연막(100) 상에 적층된 물질막들(40, 42, 44, 106, 108, 110, 48, 50, 52)을 역순으로 식각한다. 식각은 층간 절연막(100)이 노출될 때까지 실시한다. 이후, 감광막 패턴(P)을 제거하고, 소정의 세정 및 건조 공정을 실시한다.
이러한 식각에 의해, 층간 절연막(100) 상에는 도 10에 도시한 바와 같이 도전성 플러그(104)를 통해서 상기 트랜지스터에 연결되고 상기 물질막들(40, 42, 44, 106, 108, 110, 48, 50, 52)로 구성된 적층물(S)이 형성된다.
적층물(S)을 형성한 다음, 금속막(108)에 대한 식각 선택비가 높은 에쳔트(etchant)를 사용하여 적층물(S)을 소정 시간 동안 습식식각한다. 상기 습식식각은 금속막(108)의 가장자리 일부를 제거하기 위한 것으로, 금속막(108)의 가장자리가 제거되면서 제1 및 제2 자성막(106, 110)의 가장자리가 접촉될 때까지 실시하는 것이 바람직하다.
이러한 습식식각 과정을 통해서 도 11에 도시한 바와 같이 제1 및 제2 자성막(106, 110)은 금속막(108)을 둘러싸는 하나의 자성막(120)이 되고, 층간 절연막(100) 상에 자성막(120)과 금속막(108)으로 구성된 핀드막(130)을 포함하는 MTJ셀이 형성된다.
한편, 상술한 본 발명의 자기 램 제조 방법에서 도 11의 피닝막(44) 및 핀드막(130)을 포함하는 자성막과 프리 자성막(50)의 적층 순서를 바꿀 수 있다.
예를 들면, 하부전극(40) 상에 버퍼막(42)과 프리 자성막(50)과 터널링막(48)을 순차적으로 적층한 다음, 터널링막(48) 상에 핀드막(130), 피닝막(44) 및 캡핑막(52)을 순차적으로 적층할 수 있다. 각 물질막에 대한 자세한 적층 공정은 상술한 바와 같다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예 들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 하거나 상술한 MTJ셀을 상기한 습식식각과 다른 식각방법으로 형성하거나 제1 자성막(106), 금속막(108) 및 제2 자성막(110)을 적층하는 단계에서 제1 및 제2 자성막(106, 110)에 둘러싸이도록 금속막(108)을 패터닝할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 자기 램의 경우, MTJ셀의 핀드막으로 사용된 SAF층이 금속막과 이를 둘러싸는 자성막으로 구성된 바, 상기 자성막은 상기 금속막을 중심으로 폐쇄 루프를 형성한다. 이에 따라 상기 자성막내의 자기장도 폐쇄 루프를 형성하게 되어, 핀드막에 기인한 스트레이 자기장은 발생되지 않거나 발생되더라도 프리 자성막의 작용에 영향을 주지 않을 정도로 최소화된다. 그러므로, 본 발명에 의한 자기 램을 이용하면, 종래의 스트레이 필드에 기인한 스위칭 필드 쉬프트 및 킹크를 방지할 수 있어 신뢰성을 높일 수 있다.

Claims (14)

  1. 스윗칭 소자와 이에 연결된 MTJ셀을 포함하는 자기 램에 있어서,
    상기 MTJ셀은 자성막과 이에 내재된 금속막으로 이루어진 핀드막을 포함하고, 상기 핀드막은 자화 방향이 고정된 것을 특징으로 하는 자기 램.
  2. 제 1 항에 있어서, 상기 자성막은 제1 및 제2 자성막으로 구성되어 있되, 양 자성막의 가장자리는 접촉된 것을 특징으로 하는 자기 램.
  3. 제 2 항에 있어서, 상기 제1 및 제2 자성막은 동일한 자성 물질로 이루어진 것을 특징으로 하는 자기 램.
  4. 제 1 항에 있어서, 상기 자성막의 상기 금속막 상부에 형성된 부분과 하부에 형성된 부분의 두께는 다른 것을 특징으로 하는 자기 램.
  5. 기판에 스위칭 소자를 형성하는 제1 단계;
    상기 기판에 상기 스위칭 소자를 덮는 층간 절연막을 형성하는 제2 단계;
    상기 층간 절연막의 소정 영역 상에 상기 스위칭 소자에 연결되고, 순차적으로 적층된 하부전극, 버퍼막, 피닝막, 제1 자성막, 금속막, 제2 자성막, 터널링막, 프리 자성막 및 캡핑막을 포함하는 적층물을 형성하는 제3 단계; 및
    상기 적층물에서 상기 제1 및 제2 자성막을 접촉시키는 제4 단계를 포함하는 것을 특징으로 하는 자기 램 제조방법.
  6. 제 5 항에 있어서, 상기 제3 단계는,
    상기 층간 절연막에 상기 스위칭 소자가 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전성 플러그를 채우는 단계;
    상기 층간 절연막 상에 상기 도전성 플러그를 덮는 하부전극, 버퍼막, 피닝막, 제1 자성막, 금속막, 제2 자성막, 터널링막, 프리 자성막 및 캡핑막을 순차적으로 형성하는 단계;
    상기 캡핑막 상에 상기 소정 영역을 한정하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 사용하여 상기 층간 절연막 상에 적층된 상기 하부전극, 버퍼막, 피닝막, 제1 자성막, 금속막, 제2 자성막, 터널링막, 프리 자성막 및 캡핑막을 역순으로 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 자기 램 제조방법.
  7. 제 5 항에 있어서, 상기 제4 단계는 상기 금속막의 가장자리를 제거하는 단계를 포함하는 것을 특징으로 하는 자기 램 제조방법.
  8. 제 5 항에 있어서, 상기 제3 단계에서 상기 제1 및 제2 자성막의 두께를 다르게 형성하는 것을 특징으로 하는 자기 램 제조방법.
  9. 삭제
  10. 기판에 스위칭 소자를 형성하는 제1 단계;
    상기 기판에 상기 스위칭 소자를 덮는 층간 절연막을 형성하는 제2 단계;
    상기 층간 절연막의 소정 영역 상에 상기 스위칭 소자에 연결되고, 순차적으로 적층된 하부전극, 버퍼막, 프리 자성막, 터널링막, 제1 자성막, 금속막, 제2 자성막, 피닝막 및 캡핑막을 포함하는 적층물을 형성하는 제3 단계; 및
    상기 적층물에서 상기 제1 및 제2 자성막을 접촉시키는 제4 단계를 포함하는 것을 특징으로 하는 자기 램 제조방법.
  11. 제 10 항에 있어서, 상기 제3 단계는,
    상기 층간 절연막에 상기 스위칭 소자가 노출되는 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전성 플러그를 채우는 단계;
    상기 층간 절연막 상에 상기 도전성 플러그를 덮는 하부전극, 버퍼막, 프리 자성막, 터널링막, 제1 자성막, 금속막, 제2 자성막, 피닝막 및 캡핑막을 순차적으로 형성하는 단계;
    상기 캡핑막 상에 상기 소정 영역을 한정하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 사용하여 상기 층간 절연막 상에 적층된 상기 하부전극, 버퍼막, 프리 자성막, 터널링막, 제1 자성막, 금속막, 제2 자성막, 피닝막 및 캡핑막을 역순으로 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 자기 램 제조방법.
  12. 제 10 항에 있어서, 상기 제4 단계는 상기 금속막의 가장자리를 제거하는 단계를 포함하는 것을 특징으로 하는 자기 램 제조방법.
  13. 제 10 항에 있어서, 상기 제3 단계에서 상기 제1 및 제2 자성막의 두께를 다르게 형성하는 것을 특징으로 하는 자기 램 제조방법.
  14. 삭제
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