KR100695163B1 - 자기저항 효과를 이용한 상변화 메모리 소자와 그 동작 및제조 방법 - Google Patents

자기저항 효과를 이용한 상변화 메모리 소자와 그 동작 및제조 방법 Download PDF

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KR100695163B1
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Abstract

자기저항 효과를 이용한 상변화 메모리 소자와 그 동작 및 제조 방법에 관해 개시되어 있다. 여기서 본 발명은 기판에 구비된 스위칭 소자 및 상기 스위칭 소자에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 스위칭 소자에 연결된 하부전극, 상기 하부전극 상에 형성된 제1 상변화층, 상기 제1 상변화층 상에 형성된 자기저항층, 상기 자기저항층 상에 형성된 제2 상변화층 및 상기 제2 상변화층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자와 그 동작 및 제조 방법을 제공한다.

Description

자기저항 효과를 이용한 상변화 메모리 소자와 그 동작 및 제조 방법{Phase Change Memory device using magnetic resistance effect and methods of operating and manufacturing the same}
도 1은 종래 기술에 의한 상변화 메모리 소자의 스토리지 노드와 리세트 전류가 인가될 때의 변화를 나타낸 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 자기저항 효과를 이용한 상변화 메모리 소자의 단면도이다.
도 3은 도 2의 상변화 메모리 소자에서 스토리지 노드를 확대한 단면도이다.
도 4는 도 2의 상변화 메모리 소자에서 스위칭 소자에 대한 스토리지 노드의 연결 위치가 다른 경우를 나타낸 단면도이다.
도 5는 도 2의 상변화 메모리 소자의 스토리지 노드에 포함된 자기저항층의 이력특성을 나타낸 그래프와 상기 이력특성과 관련하여 자기저항층 중의 하부 자성막의 자기분극의 변화를 나타낸 단면도이다.
도 6은 도 2의 상변화 메모리 소자의 동작 방법을 나타낸 단면도이다.
도 7 내지 도 11은 도 2의 상변화 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 12는 도 2의 상변화 메모리 소자에서 스토리지 노드의 변형예를 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42:게이트 산화막
44:게이트 전극 46, 62:제1 및 제2 층간 절연층
48:콘택홀 50:도전성 플러그
60:하부전극 64:하부전극 콘택층
56, 66:제1 및 제2 상변화층 68:상부전극
58, 62:제1 및 제2 자성막 70:비정질 영역
80:절연층 100, 200:스토리지 노드
H1c, H2c:보자력 h2:비어홀
Ireset:리세트 전류 G1, G2:제1 및 제2 그래프
GM1:자기저항층 S1, D1:제1 및 제2 불순물 영역
SS1:적층물
P1:제1 자성막(소프트 자성막)의 이력 특성을 나타낸 그래프의 아래쪽 정점
1. 발명의 분야
본 발명은 반도체 메모리 소자와 그 동작 및 제조 방법에 관한 것으로써, 보다 자세하게는 자기저항 효과를 이용한 상변화 메모리 소자와 그 동작 및 제조 방 법에 관한 것이다.
2. 관련기술의 설명
상변화 메모리 소자(PRAM)는 플래시 메모리, 강유전체 램(FeRAM) 및 자기 램(MRAM) 등과 같은 불휘발성 메모리 소자의 하나이다. PRAM과 다른 불휘발성 메모리 소자의 구조적 차이점은 스토리지 노드에 있다.
PRAM의 스토리지 노드는 도 1에 도시한 바와 같이 하부전극(10), 하부전극 콘택층(12), 상변화층(14) 및 상부전극(16)으로 구성된다. 이러한 스토리지 노드에 소정의 리세트 전류 펄스(Ireset)를 짧은 시간 동안 인가하면, 하부전극 콘택층(12)과 접촉된 상변화층(14)의 일부 영역은 비정질 영역(18)이 된다.
이와 같이 상변화층(14)에 비정질 영역(18)이 존재할 때의 상변화층(14)의 저항을 제1 저항이라 하고, 상변화층(14)의 상이 전부 결정 상태일 때의 상변화층(14)의 저항을 제2 저항이라 하면, 비정질 영역(18)의 존재로 인해 상기 제1 저항은 상기 제2 저항보다 크다.
PRAM은 이와 같이 상변화층의 상에 따라 상변화층의 저항이 달라지는 상변화층의 저항 특성을 이용하여 비트 데이트를 기록하고 읽는 메모리 소자이다.
도 1에 도시된 바와 같은 구성의 스토리지 노드를 갖는 종래 기술에 의한 PRAM에서 문제가 되는 점은 상변화층(14)에 비정질 영역을 만들기 위해 PRAM에 인가하는 쓰기 전류, 곧 리세트 전류의 크기가 PRAM의 트랜지스터가 수용할 수 있는 전류의 한계치보다 크다는 것이다.
PRAM의 집적도는 PRAM을 구성하는 트랜지스터와 스토리지 노드 모두의 사이 즈를 줄임으로써 가능하다. 그런데, 트랜지스터의 사이즈를 줄이면, 트랜지스터가 수용할 수 있는 최대 전류도 줄어든다. 그러므로 PRAM에 쓰기 동작에서 인가되는 리세트 전류를 트랜지스터가 수용할 수 있는 최대 전류보다 줄이지 않으면, 향후 PRAM의 집적도를 더 높이기 어려울 수 있다.
이에 따라 종래의 PRAM에서 리세트 전류를 줄이기 위한 여러 방법들이 제시되었는데, 예를 들면, 도 1의 구성을 갖는 스토리지 노드에서 하부전극 콘택층(12)의 폭을 줄이는 방법, 하부전극 콘택층(12)을 산화시키는 방법 또는 하부전극 콘택층(12)으로 고저항의 TiAlN층을 사용하는 방법 등이 제시되었다.
이러한 방법들은 하부전극 콘택층(12)에서 전류밀도를 증가시켜 보다 많은 주울 열을 발생시킬 수 있기 때문에, 리세트 전류를 줄일 수 있는 한 방법이 될 수 있다. 그러나 이러한 방법들은 세트 저항도 증가시키기 때문에, PRAM의 수율 및 신뢰성을 감소시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 세트 저항의 증가 없이 리세트 전류를 줄일 수 있는 상변화 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 상변화 메모리 소자의 동작 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 이러한 상변화 메모리 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판에 구비된 스위칭 소자 및 상기 스위칭 소자에 연결된 스토리지 노드를 포함하고, 상기 스토리지 노드는 상기 스위칭 소자에 연결된 하부전극, 상기 하부전극 상에 형성된 제1 상변화층, 상기 제1 상변화층 상에 형성된 자기저항층, 상기 자기저항층 상에 형성된 제2 상변화층 및 상기 제2 상변화층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자를 제공한다.
상기 메모리 소자에서 상기 하부전극과 상기 제1 상변화층사이에 하부전극 콘택층이 더 구비될 수 있다.
또한, 상기 자기저항층의 두께는 상기 제1 상변화층부터 상기 제2 상변화층까지 두께의 5％∼50％정도일 수 있다.
또한, 상기 자기저항층은 상기 제1 상변화층 상에 구비된 제1 자성막, 상기 제1 자성막 상에 구비된 비자성막 및 상기 비자성막 상에 구비되고, 상기 제1 자성막보다 보자력이 큰 제2 자성막을 포함할 수 있다.
또한, 상기 하부전극 콘택층은 상기 제1 상변화층의 중앙에서 벗어난 위치에 접촉될 수 있다.
또한, 본 발명의 실시예에 의하면, 상기 제1 상변화층, 상기 자기저항층 및 상기 제2 상변화층은 상기 하부전극의 상부면의 일부 영역 상에 순차적으로 적층되어 있고, 상기 하부전극의 상부면의 나머지는 절연층으로 덮여 있을 수 있다. 이때, 상기 상부전극은 상기 제2 상변화층을 덮도록 상기 절연층 상에 구비될 수 있 다.
상기 제1 자성막은 강자성막이고, Co막, Fe막, NiFe막 및 CoFe막으로 이루어진 군 중 선택된 어느 하나일 수 있고, 상기 비자성막은 상변화 물질막, 구리막(Cu) 및 크롬막(Cr)으로 이루어진 군 중 어느 하나일 수 있다. 또한, 상기 제2 자성막은 강자성막이고, SmCo막, SmFe막, NdFeB막 및 NdFe막으로 이루어진 군 중 어느 하나일 수 있다.
상기 자기저항층은 거대자기저항(GMR)층, 터널자기저항(TMR)층 및 초거대자기저항(CMR)층으로 이루어진 군 중 어느 하나일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 상술한 구성을 갖는 상변화 메모리 소자의 동작 방법에 있어서, 상기 트랜지스터를 온(ON) 상태로 유지하는 단계 및 상기 하부전극과 상기 상부전극 사이에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 동작 방법을 제공한다.
이러한 동작 방법에서 상기 전압은 상기 상부 및 하부전극 사이에 리세트 전류를 흐르게 하기 위한 쓰기 전압일 수 있다.
또한, 상기 전압은 상부 및 하부전극 사이에 세트 전류를 흐르게 하기 위한 소거 전압일 수 있다.
또한, 상기 전압은 상기 스토리지 노드의 저항을 측정하여 상기 스토리지 노드에 기록된 데이터를 읽기 위해 인가하는 읽기 전압일 수 있다. 이때, 상기 읽기 전압을 인가하여 상기 스토리지 노드의 저항을 측정하는 단계, 상기 측정된 저항을 기준 저항과 비교하는 단계 및 상기 비교 결과에 따라 상기 스토리지 노드에 기록 된 데이터를 1 또는 0으로 판독하는 단계를 더 포함할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 스위칭 소자를 형성하는 단계, 상기 기판 상에 상기 스위칭 소자를 덮는 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층에 상기 스위칭 소자가 노출되는 콘택홀을 형성하고, 상기 콘택홀에 도전성 플러그를 채우는 단계, 상기 제1 층간 절연층 상에 상기 도전성 플러그를 덮는 하부전극을 형성하는 단계, 상기 제1 층간 절연층 상에 상기 하부전극을 덮는 제2 층간 절연층을 형성하는 단계, 상기 제2 층간 절연층에 상기 하부전극이 노출되는 비어홀을 형성하고, 상기 비어홀을 하부전극 콘택층으로 채우는 단계 및 상기 제2 층간 절연층 상에 하부전극 콘택층을 덮는 제1 상변화층, 자기저항층, 제2 상변화층 및 상부전극을 순차적으로 적층하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법을 제공한다.
이 제조 방법에서 상기 제1 상변화층은 상기 하부전극 콘택층이 상기 제1 상변화층의 중앙에서 벗어난 위치에서 상기 제1 상변화층과 접촉될 수 있도록 형성할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 또한 기판에 스위칭 소자를 형성하는 단계, 상기 기판 상에 상기 스위칭 소자를 덮는 제1 층간 절연층을 형성하는 단계, 상기 제1 층간 절연층에 상기 스위칭 소자가 노출되는 콘택홀을 형성하고, 상기 콘택홀에 도전성 플러그를 채우는 단계, 상기 제1 층간 절연층 상에 상기 도전성 플러그를 덮는 하부전극을 형성하는 단계, 상기 하부전극의 상부면의 일부 영역 상에 제1 상변화층, 자기저항층 및 제2 상변화층을 순차적으로 적 층하는 단계, 상기 제1 층간 절연층 상에 상기 하부전극을 덮고, 상기 제1 상변화층, 자기저항층 및 제2 상변화층을 덮는 절연층을 형성하는 단계, 상기 절연층의 상부면을 상기 제2 상변화층이 노출될 때까지 연마하는 단계 및 상기 연마된 절연층 상에 상기 제2 상변화층을 덮는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법을 제공한다.
이러한 제조 방법에서, 상기 제1 상변화층은 상기 하부전극이 상기 제1 상변화층의 중앙에서 벗어난 위치에서 상기 제1 상변화층과 접촉될 수 있도록 형성할 수 있다. 그리고 상기 자기저항층은 상기 제1 상변화층 상에 제1 자성막, 비자성막 및 제2 자성막을 순차적으로 적층하여 형성할 수 있다. 여기서, 상기 제1 자성막은 강자성막이고, Co막, Fe막, NiFe막 및 CoFe막으로 이루어진 군 중 선택된 어느 하나일 수 있다. 그리고 상기 비자성막은 상변화 물질막, 구리막(Cu) 및 크롬막(Cr)으로 이루어진 군 중 어느 하나일 수 있다. 또한, 상기 제2 자성막은 강자성막이고, SmCo막, SmFe막, NdFeB막 및 NdFe막으로 이루어진 군 중 어느 하나일 수 있다.
상기 자기저항층은 상기 제1 상변화층부터 상기 제2 상변화층까지 두께의 5％∼50％정도의 두께로 형성할 수 있다. 그리고 상기 자기저항층은 거대자기저항(GMR)층, 터널자기저항(TMR)층 및 초거대자기저항(CMR)층으로 이루어진 군 중 어느 하나로 형성할 수 있다.
이러한 본 발명을 이용하면, 세트 저항의 증가 없이 리세트 전류를 줄일 수 있고, 따라서 수율 및 신뢰도의 저하 없이 상변화 메모리 소자의 집적도를 높일 수 있다.
이하, 본 발명의 실시예에 의한 자기저항 효과를 이용한 상변화 메모리 소자와 그 동작 및 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 상변화 메모리 소자(이하, 본 발명의 메모리 소자)에 대해 설명한다.
도 2를 참조하면, 본 발명의 메모리 소자의 기판(40)에 도전성 불순물, 예컨대 n형 불순물이 도핑된 제1 및 제2 불순물 영역(S1, D1)이 주어진 간격으로 존재한다. 기판(40)은 제1 및 제2 불순물 영역(S1, D1)에 도핑된 도전성 불순물과 반대되는 타입의 도전성 불순물이 주입된 기판으로써, 예를 들면 p형 실리콘 기판일 수 있다. 제1 및 제2 불순물 영역(S1, D1)은 다양한 형태를 가질 수 있다. 제1 및 제2 불순물 영역(S1, D1) 중 어느 하나, 예를 들면 제1 불순물 영역(S1)은 소오스 영역일 수 있고, 나머지 영역은 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(S1, D1)사이의 기판(40) 상에 게이트 산화막(42) 및 게이트 전극(44)이 순차적으로 적층되어 있다. 기판(40)과 제1 및 제2 불순물 영역(S1, D1)과 게이트 전극(44)은 전계 효과 트랜지스터(이하, 트랜지스터)를 구성한다.
상기와 같이 트랜지스터가 형성된 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(46)이 존재한다. 제1 층간 절연층(46)에 제1 불순물 영역(S1)이 노출되는 콘택홀(48)이 형성되어 있다. 콘택홀(48)은 제1 불순물 영역(S1) 대신, 제2 불순물 영역(D1)이 노출되는 위치에 형성될 수도 있다. 콘택홀(48)은 도전성 플러 그(50)로 채워져 있다. 제1 층간 절연층(46) 상에 도전성 플러그(50)의 노출된 상부면을 덮는 하부전극(60)이 존재한다. 하부 전극(60)은 패드층 역할도 겸한다. 하부전극(60)은, 예를 들면 TiN 전극 혹은 TiAlN전극일 수 있다. 그러나 하부전극(60)은 이와 다른 물질로 된 전극일 수 있다. 제1 층간 절연층(46) 상에 하부전극(60)을 덮는 제2 층간 절연층(62)이 존재한다. 제2 층간 절연층(62)은 제1 층간 절연층(46)과 동일한 절연층일 수 있다. 제2 층간 절연층(62)에 하부전극(60)의 상부면이 노출되는 콘택홀(h2)이 형성되어 있다. 콘택홀(h2)은 하부전극 콘택층(64)으로 채워져 있다. 제2 층간 절연층(62) 상에 하부전극 콘택층(64)의 노출된 상부면을 덮는 제1 상변화층(56)이 존재하다. 제1 상변화층(56)은 GST층일 수 있으나, 다른 상변화 물질층일 수 있다. 제1 상변화층(56) 상에 자기저항층(GM1)이 존재한다. 자기저항층(GM1)은 거대자기저항(GMR)층일 수 있다. 자기저항층(GM1)은 제1 상변화층(56) 상에 형성된 제1 자성막(58)과 제1 자성막(58) 상에 순차적으로 적층된 비자성막(59) 및 제2 자성막(62)을 포함한다. 제1 자성막(58)은 주어진 세기의 외부 자기장, 예를 들면 리세트 전류로부터 발생되는 자기장에 대해 자기 분극의 반전이 자유롭고, 상기 외부 자기장이 사라지면 자기 분극이 원래의 방향으로 돌아가는 강자성막인 것이 바람직하며, 예를 들면 Co막, Fe막, NiFe막 및 CoFe막으로 이루어진 군 중 선택된 어느 하나일 수 있다. 비자성막(59)은 제1 및 제2 자성막(58, 62)의 자기 커플링을 방지하기 위한 것으로써, 예를 들면 상변화 물질막, 구리막(Cu) 및 크롬막(Cr)으로 이루어진 군 중 어느 하나일 수 있다. 제2 자성막(62)은 제1 자성막(58)보다 보자력이 훨씬 큰 강자성막으로써, 예를 들면 SmCo막, SmFe막, NdFeB막 및 NdFe막으로 이루어진 군 중 어느 하나일 수 있다. 제2 자성막(62)은 핀드 자성막(pinned magnetic layer)으로써, 자기 분극은 주어진 방향으로 고정되어 있다. 이러한 제2 자성막(62)의 자기 분극은 리세트 전류나 세트 전류 등과 같은 상변화 메모리 소자의 동작과 관련해서 상변화층을 통과하는 전류에 의해 발생되는 자기장 혹은 스토리지 노드(100) 외부에서 발생되는 자기장에 의해 반전되지 않는다. 그러므로 자기저항층(GM1)의 저항은 결국 제1 자성막(58)의 자기 분극 방향에 따라 증가하거나 감소한다.
이러한 자기 저항층(GM1)은 상기한 거대자기저항층외에 터널자기저항(TMR)층 및 초거대자기저항(CMR)층 중 어느 하나일 수도 있다.
계속 도 2를 참조하면, 자기저항층(GM1) 상에 제2 상변화층(66)이 존재한다. 제2 상변화층(66)은 제1 상변화층(56)보다 두꺼울 수 있고, 제1 상변화층(56)과 동일한 상변화 물질층일 수 있다. 이러한 제2 상변화층(66) 상에 상부전극(68)이 존재한다.
도 3은 상술한 도 2의 상변화 메모리 소자의 스토리지 노드(100)를 이루는 하부전극(60), 하부전극 콘택층(64), 제1 및 제2 상변화층(56, 66), 제1 및 제2 자성막(58, 62), 비자성막(59) 및 상부전극(68) 중에서 하부전극(60)을 제외한 부분을 확대하여 보여준다.
도 3의 (a)도를 참조하면, 자기저항층(GM1)의 제1 및 제2 자성막(58, 62)의 자기 분극 방향(A1, A2)은 동일하다. 본 발명의 메모리 소자는 제1 자성막(58)의 자기 분극 방향(A1)이 제2 자성막(62)의 자기 분극 방향(A2)과 반대인 상태(이하, 제1 상태)를 초기 상태로 가질 수도 있다. 그러나 본 발명의 메모리 소자의 초기 상태를 상기 제1 상태로 설정하는 경우, 그 설정 과정이 제1 및 제2 자성막(58, 62)의 자기 분극 방향(A1, A2)을 모두 동일한 상태(이하, 제2 상태)를 초기 상태로 설정할 때보다 번거롭다.
구체적으로, 본 발명의 메모리 소자가 상기 제1 상태와 같은 초기 상태를 갖기 위해서는 먼저, 스토리지 노드(100)에 제1 전류를 흘리거나 외부자기장에 노출시켜 제1 및 2 자성막(62)의 자기 분극 방향(A1, A2)을 주어진 방향(도 3의 (a)기준으로 오른쪽)으로 설정하고, 이어서 스토리지 노드(100)에 상기 제1 전류와 반대 방향으로 제2 전류(<제1 전류)를 흘려 제1 자성막(58)의 자기 분극 방향(A1)을 제2 자성막(62)의 자기 분극 방향(A2)과 반대로(도 3의 (a)기준으로 하면 왼쪽) 설정하여야 한다.
그러나 본 발명의 메모리 소자가 도 3의 (a)에 도시한 바와 같이 상기 제2 상태를 초기 상태로 갖기 위해서는 스토리지 노드(100)에 단지 상기 제1 전류만 흐르게 하거나 외부자기장에 노출시키기만 하면 된다.
이와 같이 본 발명의 메모리 소자의 초기 상태 설정은 본 발명의 메모리 소자의 초기 상태가 상기 제1 상태일 때보다 상기 제2 상태일 때가 훨씬 간단하기 때문에, 본 발명의 메모리 소자는 초기 상태로써 상기 제2 상태를 갖는 것이 바람직하고, 차선책으로 상기 제1 상태를 가질 수 있다.
한편, 도 3의 (a)을 참조하면, 자기저항층(GM1)의 두께(H)는 제1 상변화층(56)부터 제2 상변화층(66)까지 두께의 5％∼50％ 정도일 수 있고, 예를 들면 10nm(100Å) 정도일 수 있다. 그러므로 제1 자성막(58), 비자성막(59) 및 제2 자성막(62)은 자기저항층(GM1)의 전체 두께를 이러한 조건을 만족하는 범위의 두께를 가질 수 있다. 예를 들면, 제1 및 제2 자성막(58, 62)은 각각 30Å∼50Å의 두께를 가질 수 있다. 그리고 비자성막(59)은 40Å정도의 두께를 가질 수 있다.
도 3의 (b)는 (a)에 도시한 스토리지 노드(100)에 대한 평면도인데, 이를 참조하면, 하부전극 콘택층(64)은 상부전극(68)의 중앙에 위치한 것을 볼 수 있다. 제1 상변화층(56), 자기저항층(GM1), 제2 상변화층(66) 및 상부전극(68)은 모두 순차적으로 적층된 것이므로, 도 3의 (b)로부터 알 수 있는 하부전극 콘택층(64)이 상부전극(68)의 중앙에 위치한다는 사실은 하부전극 콘택층(64)이 제1 상변화층(56)의 중앙에 접촉되었다는 것을 의미한다.
한편으로 하부전극 콘택층(64)과 제1 상변화층(56)의 접촉 위치는 본 발명의 메모리 소자의 동작에 크게 영향을 주지 않는다. 따라서 하부전극 콘택층(64)은 도 3의 (b)에 도시한 바와 같이 제1 상변화층(56)의 중앙에 접촉되지 않아도 무방하고, 도 4는 이에 대한 일 실시예를 보여준다.
도 4의 (a)와 (b)를 함께 참조하면, 하부전극 콘택층(64)은 제1 상변화층(56)의 한쪽 모퉁이에 접촉된 것을 볼 수 있다.
도 5에서 (a)는 본 발명의 메모리 소자의 스토리지 노드(100)에 포함된 제1 및 제2 자성막(58, 62)의 자기 이력 특성을 보여주고, (b)는 소프트 자성막인 제1 자성막(58)의 이력 특성에 따른 제1 자성막(58)의 자기 분극 방향의 변화를 보여준다.
도 5의 (a)에서 제1 그래프(G1)는 소프트 자성막인 제1 자성막(58)의 자기 이력 특성을 나타내고, 제2 그래프(G2)는 하드 자성막인 제2 자성막(62)의 자기 이력 특성을 나타낸다.
도 5의 (a)에서 제1 및 제2 그래프(G1, G2)를 비교하면, 제1 그래프(G1)의 보자력(H1c)이 제2 그래프(G2)의 보자력(H2c)보다 훨씬 작은 것을 알 수 있다. 또한, 제1 그래프(G1)는 제2 그래프(G2) 안에 위치하고, 우측으로 비스듬하게 경사진 것을 볼 수 있다. 이러한 사실은 제2 자성막(62)이 제1 자성막(58)의 자기 분극을 완전히 반전시킬 수 있을 정도의 자기장 하에 있다 하더라도 제2 자성막(62)의 자기 분극은 반전되지 않음을 의미한다. 또한, 제1 그래프(G1)의 제1 지점(1)에서 제1 자성막(58)의 자기 분극 방향은 제2 자성막(62)의 자기 분극 방향과 동일하다. 그리고 제1 그래프(G1)의 제2 지점(2)에서 제1 자성막(58)의 자기 분극 방향은 제2 자성막(62)의 자기 분극 방향과 반대이다. 제1 그래프(G1)의 제2 지점(2)에서의 제1 자성막(58)의 상태는 본 발명의 메모리 소자의 스토리지 노드(100)에 리세트 전류를 인가하였을 때와 같다. 이때, 상기 리세트 전류에 의해 발생되는 자기장의 세기는 제1 자성막(58)의 자기 분극을 완전히 반전시킬 수 있는 포화 자기장의 세기보다 작다.
제1 자성막(58)이 상기 포화 자기장 하에 있을 때, 제1 자성막(58)의 자기 분극 상태는 제1 그래프(G1)의 아래쪽 정점(P1)에 대응되는 상태에 있게 된다. 제1 자성막(58)의 자기 분극 상태가 제1 그래프(G1)의 아래쪽 정점(P1)에 대응되는 상태에 있을 때, 제1 자성막(58)의 자기 분극 상태는 제1 그래프(G1)의 제1 지점(1) 에 대응되는 상태, 곧 제2 자성막(62)과 자기 분극 방향이 동일한 상태로 돌아오지 못하고, 제2 자성막(62)의 자기 분극 방향과 반대인 상태를 유지하게 된다.
그러나 상기한 바와 같이 본 발명의 메모리 소자의 스토리지 노드(100)에 인가되는 리세트 전류에 의해 발생되는 자기장의 세기는 상기 포화 자기장의 세기보다 작으므로, 스토리지 노드(100)에 상기 리세트 전류가 인가되는 동안, 제1 자성막(58)의 자기 분극 상태는 제1 그래프(G1)의 아래쪽 정점(P1)보다 위쪽에 위치한 제2 지점에 대응되는 상태에 있게 된다. 따라서 상기 리세트 전류의 인가가 중단되면서 제1 자성막(58)의 자기 분극 상태는 제1 그래프(G1)의 제2 지점(2)에서 제1 지점(1)에 대응되는 상태로 돌아가게 된다. 곧, 본 발명의 스토리지 노드(100)에 인가되는 리세트 전류가 중지되면, 제1 자성막(58)의 자기 분극 방향은 상기 리세트 전류가 인가되기 전과 같은 초기 상태로 돌아가서 제1 자성막(58)의 자기 분극 방향은 도 5의 (b)와 같이 제2 자성막(62)의 자기 분극 방향과 동일하게 된다. 도 5의 (c)는 제1 자성막(58)의 자기 분극 상태가 제1 그래프(G1)의 제2 지점에 대응되는 상태에 있을 때, 제2 자성막(62)의 자기 분극 방향에 대한 제1 자성막(58)의 자기 분극 방향을 보여준다.
다음에는 상술한 본 발명의 메모리 소자의 동작 방법에 대해 설명한다.
도 6의 (a)에 도시한 본 발명의 메모리 소자의 스토리지 노드(100)에 펄스 형태의 리세트 전류(Ireset)를 소정의 시간 동안 인가한다. 리세트 전류(Ireset)가 인가되기 전에 스토리지 노드(100)는 초기 상태에 있는 것으로 간주한다. 곧, 리세트 전류(Ireset) 인가 전에 제1 및 제2 자성막(58, 62)의 자기 분극 방향(A1, A2) 은 동일한 것으로 간주한다.
스토리지 노드(100)에 리세트 전류(Ireset)가 인가되면서 제1 자성막(58)의 자기 분극 방향(A1)은 리세트 전류(Ireset)로부터 발생되는 자기장의 영향으로 (b)에 도시한 바와 같이 제2 자성막(62)의 자기 분극 방향(A2)과 반대가 된다.
리세트 전류(Ireset)로부터 발생되는 자기장에 대한 제1 자성막(58)의 이러한 반응은 리세트 전류(Ireset)가 인가됨과 거의 동시에 일어나는 바, 상기 반응의 시간은 리세트 전류(Ireset)의 인가시간(수십 나노초)보다 훨씬 짧다. 이에 따라 리세트 전류의 인가에 따라 하부전극 콘택층(64)과 접촉된 제1 상변화층(56)의 소정 영역이 주울 히팅 되기 전에 제1 및 제2 자성막(58, 62)의 자기 분극 방향(A1, A2)은 이미 반대가 된다. 따라서 제1 상변화층(56)의 하부전극 콘택층(64)과 접촉된 상기 소정 영역은 제1 및 제2 자성막(58, 62)의 자기 분극 방향(A1, A2)이 반대인 상태에서 주울 히팅을 격게 된다.
이와 같이, 제1 및 제2 자성막(58, 62)의 자기 분극 방향(A1, A2)이 서로 반대인 상태에서 자기저항층(GM1)을 통과하는 리세트 전류(Ireset)는 제1 자성막(58)에서 전기적 저항을 받고, 제2 저항막(58)에서도 전기적으로 저항을 받는다.
구체적으로, 리세트 전류(Ireset)는 스핀 분극이 업(UP)인 전자와 스핀 분극이 다운(DOWN)인 전자를 같은 비율로 포함한다. 스핀 분극이 다운인 대부분의 전자는 제1 자성막(58)을 쉽게 통과하는 반면, 스핀 분극이 업인 전자의 대부분은 제1 자성막(58)의 자기 분극 상태로 인해 제1 자성막(58)을 통과하지 못하고 반대 방향으로 반사된다.
한편, 제1 자성막(58)을 통과한 스핀 분극이 다운인 전자의 대부분은 제1 자성막(58)과 자기 분극 방향인 반대인 제2 자성막(62)을 통과하지 못하고 반대 방향으로 반사된다.
이렇게 해서, 자기저항층(GM1)의 전기적 저항은 제1 및 제2 자성막(58, 62)의 자기 분극 방향(A1, A2)이 동일할 때보다 훨씬 커진다. 그러므로 리세트 전류(Ireset)의 인가에 따라 자기저항층(GM1)에서 발생되는 주울열은 자기저항층(GM1)의 위치에 상변화층이 존재할 때보다 증가한다. 이러한 이유로 본 발명의 메모리 소자에 인가하는 리세트 전류는 종래의 리세트 전류보다 줄일 수 있다.
이와 같이 리세트 전류의 인가에 따라 자기저항층(GM1) 및 제1 상변화층(56)에서 발생되는 열로 인해 도 6의 (b)에 도시한 바와 같이 제1 상변화층(56)의 하부전극 콘택층(64)과 접촉된 부분은 비정질 영역(70)이 된다.
리세트 전류(Ireset)에 의해 발생되는 자기장 세기는 제1 자성막(58)의 포화 자기장 세기보다 약하므로, 리세트 전류(Ireset)가 인가되고 난 후, 제1 자성막(58)의 자기 분극 방향(A1)은 도 5에서 설명한 바와 같이 원래의 위치로 돌아가서 제2 자성막(62)의 자기 분극 방향(A2)과 동일하게 된다. 도 6의 (c)는 이러한 결과를 나타낸다.
상기한 바와 같이 리세트 전류(Ireset)의 인가에 따라 제1 상변화층(56)의 하부전극 콘택층(64)과 접촉된 부분에 비정질 영역(70)이 존재하게 되면, 리세트 전류(Ireset)의 인가가 완료된 후, 제1 자성막(58)의 자기분극방향(A1)이 제2 자성막(62)의 자기분극방향(A2)과 일치하게 되더라도 스토리지 노드의 저항은 리세트 전류(Ireset)가 인가되기 전과 비교해서 높은 상태가 된다. 리세트 전류(Ireset) 인가 후에 스토리지 노드의 저항이 이와 같이 높은 상태일 때, 본 발명의 메모리 소자에 비트 데이터 1이 기록된 것으로 간주한다. 그리고 제1 및 제2 자성막(58, 62)의 자기분극방향(A1, A2)이 동일하고, 제1 상변화층(56)에 비정질 영역(70)이 존재하지 않을 때, 본 발명의 메모리 소자에 비트 데이터 0이 기록된 것으로 간주한다. 이러한 비트 데이터 기록에 관한 내용에서 비트 데이터 1이 기록된 상태를 비트 데이터 0이 기록된 것으로 간주할 수 있고, 그 반대의 경우도 가능하다.
상기와 같이 기록된 비트 데이터는 다음과 같이 읽을 수 있다.
구체적으로, 트랜지스터를 먼저 온(ON) 상태로 유지한다. 이어서 하부전극(60)과 상부전극(68)사이에 소정의 읽기 전압을 인가하여 스토리지 노드(100)의 저항을 측정한다. 측정된 저항을 기준 저항과 비교한다. 비교결과, 상기 측정된 저항이 상기 기준 저항보다 클 때, 비트 데이터 1을 읽은 것으로 간주한다. 그리고 상기 비교 결과가 상기 측정된 저항이 상기 기준 저항보다 작을 때, 비트 데이터 0을 읽은 것으로 간주한다.
소거는 트랜지스터를 온 상태로 유지한 상태에서 스토리지 노드(100)에 세트 전류를 인가함으로써 달성할 수 있다. 이때, 상기 세트 전류는 리세트 전류보다 작다. 그러나 상기 세트 전류의 인가 시간은 리세트 전류(Ireset)의 인가 시간보다 길다. 스토리지 노드(100)에 비정질 영역(70)이 존재할 경우, 상기 세트 전류가 인가됨에 따라 발생되는 열에 의해 비정질 영역(70)은 원래의 결정질 영역이 된다.
이와 같이 소거 과정에서 세트 전류가 인가됨에 따라 제1 자성막(56)의 자기 분극 방향이 반전되어 제1 상변화층(56)과 함께 자기저항층(GM1)에 열이 발생되므로 상기 리세트 전류(Ireset) 인가시와 유사한 원리로 세트 전류를 낮출 수 있다.
다음, 본 발명자는 상술한 본 발명의 메모리 소자에서 리세트 전류의 감소를 확인하기 위한 시뮬레이션을 실시하였다.
상기 시뮬레이션에서 본 발명자는 본 발명의 메모리 소자의 스토리지 노드의 하부전극 콘택층(64)이 제1 상변화층(56)의 중앙이 아니라 도 4에 도시한 바와 같이 제1 상변화층(56)의 어느 한 모퉁이에 위치하도록 설정하였다. 또한, 상기 시뮬레이션에서 도 4에 도시한 스토리지 노드의 제1 및 제2 상변화층(56, 66)과 자기저항층(GM1)을 GST층과 소정의 거대자기저항 효율을 갖는 10nm의 스트립으로 대체하였다. 또한, 본 발명자는 이와 같이 설정된 본 발명의 스토리지 노드의 비교 대상으로 종래의 스토리지 노드를 설정함에 있어서 종래의 스토리지 노드는 상하부전극사이에 GST층만 구비하는 것으로 설정하였다.
본 발명자는 상기와 같이 설정된 본 발명의 스토리지 노드와 종래의 스토리지 노드를 이용한 시뮬레이션을 실시함에 있어 거대자기저항 효율의 변화에 따른 리세트 전류의 변화를 관찰하기 위하여 상기 시뮬레이션을 제1 및 제2 시뮬레이션으로 나누어 실시하였다.
상기 제1 시뮬레이션에서 본 발명의 스토리지 노드의 거대자기저항효율을 30% 정도로 설정하였고, 다른 조건은 상기 제2 시뮬레이션과 동일하게 한 상태에서 리세트 전류를 측정하였다. 그리고 상기 제2 시뮬레이션에서는 거대자기저항효율을 50% 정도로 설정하였고, 다른 조건은 상기 제1 시뮬레이션과 동일하게 한 상태에서 리세트 전류를 측정하였다.
아래의 표 1은 상기 제1 및 제2 시뮬레이션의 결과를 보여준다.
구 분 리세트 전류(mA)
본 발명의 스토리지 노드 종래의 스토리지 노드
제1시뮬레이션 1.216 1.295
제2시뮬레이션 1.175 1.295
표 1에서 볼 수 있듯이, 상기 제1 및 제2 시뮬레이션 모두에서 종래의 스토리지 노드보다 본 발명의 스토리지 노드의 리세트 전류가 작았다. 또한, 본 발명의 스토리지 노드만 고려할 때, 상기 제1 시뮬레이션보다 상기 제2 시뮬레이션에서 리세트 전류가 작았다.
이러한 결과로부터 종래의 상변화 메모리 소자의 리세트 전류보다 본 발명의 상변화 메모리 소자의 리세트 전류가 작다는 것을 알 수 있다. 또한, 본 발명의 상변화 메모리 소자만 고려할 때는 스토리지 노드의 거대자기저항 효율이 높을수록 리세트 전류가 작아짐을 알 수 있다.
다음에는 상술한 본 발명의 메모리 소자의 제조 방법에 대해 설명한다.
도 7을 참조하면, 기판(40)에 소자가 형성될 활성영역과 소자가 형성되지 않는 필드영역을 설정한다. 기판(40)은 예를 들면 p형 도전성 불순물이 주입된 실리콘 기판으로 형성할 수 있다. 상기 필드 영역에 소자 분리를 위한 필드 산화막(미도시)을 형성한다. 기판(40)의 상기 활성영역의 소정 영역 상에 게이트 산화막(42)과 게이트 전극(44)을 순차적으로 형성한다. 이어서, 게이트 전극(44)을 마스크로 하여 상기 활성영역에 기판(40)에 도핑된 불순물과 반대되는 타입의 도전성 불순물, 예를 들면 n형 불순물을 도핑한다. 이렇게 해서 게이트 전극(44)을 사이에 두고 제1 및 제2 불순물 영역(S1, D1)이 형성된다. 제1 및 제2 불순물 영역(S1, D1)은 LDD(Lightly Doped Drain)형태로 형성할 수도 있다. 제1 및 제2 불순물 영역(S1, D1) 중 하나는 소오스 영역이고, 나머지 하나는 드레인 영역일 수 있다. 이렇게 해서, 기판(40)에 전계 효과 트랜지스터가 형성된다. 이러한 전계 효과 트랜지스터는 스위칭 소자의 하나이며, 다른 스위칭 소자, 예를 들면 다이오드 등으로 대체될 수도 있다.
계속해서, 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(46)을 형성한 다음, 제1 층간 절연층(46)에 제1 불순물 영역(S1)이 노출되는 콘택홀(48)을 형성한다. 콘택홀(48)은 제1 불순물 영역(S1) 대신, 제2 불순물 영역(D1)이 노출되는 위치에 형성할 수도 있다. 제1 층간 절연층(46) 상에 콘택홀(48)을 채우는 도전성 물질(미도시)을 적층한 후, 상기 도전성 물질의 상부면을 제1 층간 절연층(46)이 노출될 때까지 평탄화한다. 이렇게 해서, 콘택홀(48)에 도전성 플러그(50)가 채워진다.
다음, 도 8을 참조하면, 제1 층간 절연층(46) 상에 도전성 플러그(50)의 노출된 상부면을 덮는 하부전극(60)을 형성한다. 이어서 제1 층간 절연층(46) 상에 하부전극(60)을 덮는 제2 층간 절연층(62)을 형성한다. 제2 층간 절연층(62)은 제1 층간 절연층(46)과 동일한 물질로 형성할 수 있다.
다음, 도 9에 도시한 바와 같이, 제2 층간 절연층(62)에 하부전극(60)이 노출되는 비어홀(h2)을 형성한 다음, 비어홀(h2)을 하부전극 콘택층(64)으로 채운다. 하부전극 콘택층(64)은, 예를 들면 TiN층 혹은 TiAlN층으로 형성할 수 있고, 이와 다른 전도층으로 형성할 수도 있다. 하부전극 콘택층(64)을 형성하는 과정에서 하부전극 콘택층(64)의 상부면은 필요에 따라 오목하게 혹은 평평하게 형성할 수 있다.
계속해서, 도 10을 참조하면, 제2 층간 절연층(62)의 상부면에 하부전극 콘택층(64)의 노출된 면을 덮는 제1 상변화층(56)을 형성한다. 제1 상변화층(56)은, 예를 들면 GST층으로 형성할 수 있다. 제1 상변화층(56) 상에 제1 자성막(58), 비자성막(59) 및 제2 자성막(62)을 순차적으로 형성한다. 제1 및 제2 자성막(58, 62)은 강자성막으로써, 본 발명의 메모리 소자의 설명에서 기재한 바와 같은 자성 물질막으로 형성할 수 있다. 비자성막(59)도 본 발명의 메모리 소자의 설명에서 기재한 바와 같다. 제1 자성막(58), 비자성막(59) 및 제2 자성막(62)은 자기저항층을 형성한다. 상기 자기저항층은 제1 상변화층(56)부터 하기될 제2 상변화층(66)까지 두께의 5%~50% 정도의 두께로 형성할 수 있는데, 예를 들면 10nm 정도의 두께로 형성할 수 있다. 그러므로 제1 및 제2 자성막(58, 62)과 비자성막(59)의 두께는 이러한 조건을 감안하여 결정할 수 있다. 또한, 상기 자기 저항층은 상기와 같이 거대자기저항층으로 형성할 수도 있으나, 터널자기저항(TMR)층 및 초거대자기저항(CMR)층 중 어느 하나로 형성할 수도 있다.
제2 자성막(62)을 형성한 후, 제2 자성막(62)의 상부면에 제2 상변화층(66)을 형성한다. 제2 상변화층(66)은 제1 상변화층(56)과 동일한 물질층으로 형성할 수 있다. 제2 상변화층(66)은 제1 상변화층(56)보다 두껍게 형성할 수 있다. 제2 상변화층(66)의 상부면에는 상부전극(68)을 형성한다. 그리고 상부전극(68)의 소정 영역 상에 감광막 패턴(M)을 형성한다. 감광막 패턴(M)은 스토리지 노드가 형성될 영역을 한정한다. 이어서 감광막 패턴(M)을 식각 마스크로 하여 상부전극(68)의 노출된 부분을 식각한다. 상기 식각은 제2 층간 절연층(62)이 노출될 때까지 실시한다. 이 결과, 도 11에 도시한 바와 같이 감광막 패턴(M) 둘레에서 제1 및 제2 상변화층(56, 66)과 제1 및 제2 자성막(58, 62)과 비자성막(59)과 상부전극(68)이 제거되고, 이들 물질층(막)은 감광막 패턴(M) 아래에만 남게 된다. 상기 식각 후에는 감광막 패턴(M)을 제거한다. 이렇게 해서, 제2 층간 절연층(62) 상에 하부전극 콘택층(64)을 덮고 자기저항층(GM1)을 포함하는 스토리지 노드(100)가 형성된다.
한편, 상기한 스토리지 노드(100)는 도 12에 도시한 스토리지 노드(200)로 대체할 수 있다.
도 12를 참조하면, 스토리지 노드(200)는 하부전극(60)의 소정 영역 상에 제1 상변화층(56), 제1 자성막(58), 비자성막(59), 제2 자성막(62) 및 제2 상변화층(66)이 순차적으로 적층되어 형성된 적층물(SS1)이 있고, 이 적층물(SS1) 둘레의 하부전극(60) 상에 절연층(80)이 존재하며, 절연층(80) 상에는 적층물(SS1)을 덮는 상부전극(68)이 존재한다.
이러한 구성을 갖는 스토리지 노드(200)는 다음과 같은 과정으로 형성할 수 있다.
구체적으로, 제1 층간 절연층(46) 상에 하부전극(60)을 덮는 제1 상변화층(56), 제1 자성막(58), 비자성막(59), 제2 자성막(62) 및 제2 상변화층(66)을 순차적으로 적층한다. 제2 상변화층(66) 상에 감광막 패턴(미도시)을 형성한다. 이때, 상기 감광막 패턴은 하부전극(60) 위에 형성된 제2 상변화층(66)의 일부 영역을 한정하도록 형성한다. 이러한 감광막 패턴을 식각 마스크로 사용하여 제2 상변화층(66)의 노출된 부분을 식각하고, 계속해서 층별로 식각 조건을 바꾸면서 제2 자성막(62), 비자성막(59), 제1 자성막(58) 및 제1 상변화층(56) 순으로 식각한다. 이와 같이 상기 식각은 하부전극(60)이 노출되고, 상기 감광막 패턴 둘레에서 제1 상변화층(56), 제1 자성막(58), 비자성막(59), 제2 자성막(62) 및 제2 상변화층(66)이 제거될 때까지 실시한다. 상기 식각이 완료된 후, 상기 감광막 패턴은 제거한다.
이렇게 해서, 하부전극(60) 상에 도 12에 도시한 바와 같은 적층물(SS1)이 형성된다.
이와 같이 적층물(SS1)을 형성한 후, 제1 층간 절연층(46) 상에 하부전극(60)과 적층물(SS1)을 덮는 절연층(80)을 적층물(SS1)보다 두껍게 형성한다. 이어서 절연층(80)의 상부면을 적층물(SS1)이 노출될 때까지 연마한다. 상기 연마에서 적층물(SS1)이 노출되면, 연마된 절연층(80) 상으로 적층물(SS1)의 노출된 부분을 덮는 상부전극(68)을 형성한다. 이후, 상부전극(68) 상에 적층물(SS1)을 덮는 감광막 패턴(미도시)을 형성하고, 이를 식각 마스크로 하여 상부전극(68)의 노출된 부분을 식각한다. 이 식각은 하부전극(60)이 노출될 때까지 실시한다. 이러한 식각 후에 상기 감광막 패턴을 제거한다.
이렇게 해서, 도 12에 도시한 바와 같은 스토리지 노드(SN2)가 완성된다. 도 12의 스토리지 노드(SN2)에서 제1 자성막(58), 비자성막(59) 및 제2 자성막(62)은 자기 저항층을 형성하는데, 이 자기 저항층은 도 10을 참조하여 설명한 바와 같은 두께 조건을 만족할 수 있고, 거대자기저항층, 터널자기저항층 및 초거대자기저항층 중 어느 하나일 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 스토리지 노드의 구성을 상술한 바와 다르게 구성할 수 있을 것이다. 또한, 제1 및 제2 자성막(58, 62)으로 상술한 자성 물질 외에 다른 물질을 사용할 수 있을 것이다. 또한, 제1 자성막(58)을 제1 상변화층(56)의 상부면 전체에 형성하는 것이 아니라 상부면의 일부 영역 상에만 형성하고, 상부면의 나머지는 절연층으로 덮을 수도 있을 것이다. 제2 자성막(62)도 비자성막(59)의 상부면의 일부 영역 상에만 형성할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 상변화 메모리 소자는 스토리지 노드의 제1 및 제2 상변화층사이에 리세트 전류가 인가됨과 동시에 저항이 증가하는 자기저항층을 구비한다. 따라서 본 발명의 메모리 소자는 종래보다 작은 리세트 전류에서도 자기저항층에서 많은 열이 발생될 수 있는 바, 종래보다 작은 리세트 전류를 인가하더라도 데이터를 기록할 수 있다.
이와 같이, 본 발명의 메모리 소자를 이용하면, 리세트 전류를 줄일 수 있는 바, 트랜지스터가 감당해야하는 최대 전류도 낮아진다. 그러므로 트랜지스터의 사이즈를 현재보다 더 줄일 수 있는데, 이는 PRAM의 집적도를 높이는 결과를 가져온다.
또한, 본 발명의 메모리 소자의 리세트 전류 감소는 하부전극 콘택층의 사이즈 감소와 무관한 것인 바, 세트 저항의 증가와 무관하다.

Claims (32)

  1. 기판;
    상기 기판에 구비된 스위칭 소자; 및
    상기 스위칭 소자에 연결된 스토리지 노드를 포함하고,
    상기 스토리지 노드는,
    상기 스위칭 소자에 연결된 하부전극;
    상기 하부전극 상에 형성된 제1 상변화층;
    상기 제1 상변화층 상에 형성된 자기저항층;
    상기 자기저항층 상에 형성된 제2 상변화층; 및
    상기 제2 상변화층 상에 형성된 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  2. 제 1 항에 있어서, 상기 하부전극과 상기 제1 상변화층사이에 하부전극 콘택층이 더 구비된 것을 특징으로 하는 상변화 메모리 소자.
  3. 제 1 항에 있어서, 상기 자기저항층의 두께는 상기 제1 상변화층부터 상기 제2 상변화층까지 두께의 5％∼50％인 것을 특징으로 하는 하는 상변화 메모리 소자.
  4. 제 1 항에 있어서, 상기 자기저항층은,
    상기 제1 상변화층 상에 구비된 제1 자성막;
    상기 제1 자성막 상에 구비된 비자성막; 및
    상기 비자성막 상에 구비되고, 상기 제1 자성막보다 보자력이 큰 제2 자성막을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  5. 제 1 항에 있어서, 상기 제1 상변화층, 상기 자기저항층 및 상기 제2 상변화층은 상기 하부전극의 상부면의 일부 영역 상에 순차적으로 적층되어 있고, 상기 하부전극의 상부면의 나머지는 절연층으로 덮인 것을 특징으로 하는 상변화 메모리 소자.
  6. 제 5 항에 있어서, 상기 상부전극은 상기 제2 상변화층을 덮도록 상기 절연층 상에 구비된 것을 특징으로 하는 상변화 메모리 소자.
  7. 제 2 항에 있어서, 상기 하부전극 콘택층은 상기 제1 상변화층의 중앙에서 벗어난 위치에 접촉된 것을 특징으로 하는 상변화 메모리 소자.
  8. 제 4 항에 있어서, 상기 제1 자성막은 강자성막이고, Co막, Fe막, NiFe막 및 CoFe막으로 이루어진 군 중 선택된 어느 하나인 것을 특징으로 하는 상변화 메모리 소자.
  9. 제 4 항에 있어서, 상기 비자성막은 상변화 물질막, 구리막(Cu) 및 크롬막(Cr)으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자.
  10. 제 4 항에 있어서, 상기 제2 자성막은 강자성막이고, SmCo막, SmFe막, NdFeB막 및 NdFe막으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자.
  11. 제 1 항에 있어서, 상기 자기저항층은 거대자기저항(GMR)층, 터널자기저항(TMR)층 및 초거대자기저항(CMR)층으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자.
  12. 청구항 1항 내지 11항 중 어느 한 항에 기재된 상변화 메모리 소자의 동작 방법에 있어서,
    상기 트랜지스터를 온(ON) 상태로 유지하는 단계; 및
    상기 하부전극과 상기 상부전극사이에 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  13. 제 12 항에 있어서, 상기 전압은 상기 상부 및 하부전극사이에 리세트 전류를 흐르게 하기 위한 쓰기 전압인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  14. 제 12 항에 있어서, 상기 전압은 상부 및 하부전극사이에 세트 전류를 흐르게 하기 위한 소거 전압인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  15. 제 12 항에 있어서, 상기 전압은 상기 스토리지 노드의 저항을 측정하여 상기 스토리지 노드에 기록된 데이터를 읽기 위해 인가하는 읽기 전압인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  16. 제 15 항에 있어서, 상기 읽기 전압을 인가하여 상기 스토리지 노드의 저항을 측정하는 단계;
    상기 측정된 저항을 기준 저항과 비교하는 단계; 및
    상기 비교 결과에 따라 상기 스토리지 노드에 기록된 데이터를 1 또는 0으로 판독하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  17. 기판에 스위칭 소자를 형성하는 단계;
    상기 기판 상에 상기 스위칭 소자를 덮는 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층에 상기 스위칭 소자가 노출되는 콘택홀을 형성하고, 상기 콘택홀에 도전성 플러그를 채우는 단계;
    상기 제1 층간 절연층 상에 상기 도전성 플러그를 덮는 하부전극을 형성하는 단계;
    상기 제1 층간 절연층 상에 상기 하부전극을 덮는 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층에 상기 하부전극이 노출되는 비어홀을 성하고, 상기 비어홀을 하부전극 콘택층으로 채우는 단계; 및
    상기 제2 층간 절연층 상에 하부전극 콘택층을 덮는 제1 상변화층, 자기저항층, 제2 상변화층 및 상부전극을 순차적으로 적층하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 제1 상변화층은 상기 하부전극 콘택층이 상기 제1 상변화층의 중앙에서 벗어난 위치에서 상기 제1 상변화층과 접촉될 수 있도록 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  19. 제 17 항에 있어서, 상기 자기저항층은 상기 제1 상변화층 상에 제1 자성막, 비자성막 및 제2 자성막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 제1 자성막은 강자성막이고, Co막, Fe막, NiFe막 및 CoFe막으로 이루어진 군 중 선택된 어느 하나인 것을 특징으로 하는 상변화 메 모리 소자의 제조 방법.
  21. 제 19 항에 있어서, 상기 비자성막은 상변화 물질막, 구리막(Cu) 및 크롬막(Cr)으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  22. 제 19 항에 있어서, 상기 제2 자성막은 강자성막이고, SmCo막, SmFe막, NdFeB막 및 NdFe막으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  23. 제 19 항에 있어서, 상기 자기저항층은 상기 제1 상변화층부터 상기 제2 상변화층까지 두께의 5％∼50％ 정도의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  24. 제 17 항에 있어서, 상기 자기저항층은 거대자기저항(GMR)층, 터널자기저항(TMR)층 및 초거대자기저항(CMR)층으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  25. 기판에 스위칭 소자를 형성하는 단계;
    상기 기판 상에 상기 스위칭 소자를 덮는 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층에 상기 스위칭 소자가 노출되는 콘택홀을 형성하고, 상기 콘택홀에 도전성 플러그를 채우는 단계;
    상기 제1 층간 절연층 상에 상기 도전성 플러그를 덮는 하부전극을 형성하는 단계;
    상기 하부전극의 상부면의 일부 영역 상에 제1 상변화층, 자기저항층 및 제2 상변화층을 순차적으로 적층하는 단계;
    상기 제1 층간 절연층 상에 상기 하부전극을 덮고, 상기 제1 상변화층, 자기저항층 및 제2 상변화층을 덮는 절연층을 형성하는 단계;
    상기 절연층의 상부면을 상기 제2 상변화층이 노출될 때까지 연마하는 단계; 및
    상기 연마된 절연층 상에 상기 제2 상변화층을 덮는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  26. 제 25 항에 있어서, 상기 제1 상변화층은 상기 하부전극이 상기 제1 상변화층의 중앙에서 벗어난 위치에서 상기 제1 상변화층과 접촉될 수 있도록 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  27. 제 25 항에 있어서, 상기 자기저항층은 상기 제1 상변화층 상에 제1 자성막, 비자성막 및 제2 자성막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  28. 제 27 항에 있어서, 상기 제1 자성막은 강자성막이고, Co막, Fe막, NiFe막 및 CoFe막으로 이루어진 군 중 선택된 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  29. 제 27 항에 있어서, 상기 비자성막은 상변화 물질막, 구리막(Cu) 및 크롬막(Cr)으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  30. 제 27 항에 있어서, 상기 제2 자성막은 강자성막이고, SmCo막, SmFe막, NdFeB막 및 NdFe막으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  31. 제 25 항에 있어서, 상기 자기저항층은 제1 상변화층부터 상기 제2 상변화층까지 두께의 5％∼50％ 정도의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  32. 제 25 항에 있어서, 상기 자기저항층은 거대자기저항(GMR)층, 터널자기저항(TMR)층 및 초거대자기저항(CMR)층으로 이루어진 군 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
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