JP5051411B2

JP5051411B2 - 半導体集積回路

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Publication number: JP5051411B2
Application number: JP2005217754A
Authority: JP
Inventors: 秀昭沼田; 克巳末光; 貞彦三浦; 清孝辻
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Priority date: 2005-07-27
Filing date: 2005-07-27
Publication date: 2012-10-17
Anticipated expiration: 2025-07-27
Also published as: JP2007035959A

Description

本発明は、半導体集積回路に関し、特に磁性素子を含有する磁気半導体集積回路に関する。

磁気トンネル接合（ＭＴＪ：ｍａｇｎｅｔｉｃｔｕｎｎｅｌｊｕｎｃｔｉｏｎ）を記憶素子とする磁気ランダムアクセスメモリ（ＭＲＡＭ）は、不揮発記録、高速動作、および書き換え耐性に優れ、従来型の揮発メモリを代替して、またロジック混載用途でも使用可能であるとして期待が高い。

図１は、磁気ランダム・アクセス・メモリ（ＭＲＡＭ：ＭａｇｎｅｔｉｃｒａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に用いられる一般的なＭＴＪ素子の構造を示している。図１を参照して、ＭＴＪ素子の下部層１１１は、導体１０１と下部磁性層を備えている。下部磁性層は、反強磁性層１０２、第１強磁性層１０３、結合層１０４、第２強磁性層１０５を備えている。ＭＴＪの下部磁性層は、導体１０１およびスルーホール１０６を介して基板に形成された回路に接続されている。反強磁性層１０２は、一般的に厚さ１０〜２０ｎｍ程度のＩｒＭｎ層、ＰｔＭｎ層などが用いられる。結合層１０４には、例えば厚さ１ｎｍ程度のＲｕ層が用いられ、第１強磁性層１０３と第２強磁性層１０５には、厚さ３ｎｍ程度のＣｏＦｅ層、ＣｏＦｅＢ層などが一般的に用いられる。結合層１０４は、交換相互作用により第１強磁性層１０３と第２強磁性層１０５の磁化を互いに逆方向に結合する。第１強磁性層１０３と第２強磁性層１０５、および結合層１０４は、合わせて固定層（ピンド層）と呼ばれる。固定層の磁化方向は、反強磁性層１０２により固定され、通常動作において、ＭＴＪ素子に印加される磁場では、固定層の磁化方向は変化しない。

ＭＴＪ素子は、上部磁性層１０８を備えている。上部磁性層１０８には、例えば２〜５ｎｍの厚さのＮｉＦｅ層、ＣｏＦｅ層、ＣｏＦｅＢ層などが用いられる。図１に示される素子は、この後の工程で、層間絶縁膜で覆われ、上部磁性層１０８上にコンタクトが形成され、上部配線が形成される。ＭＴＪ素子の場合、上部配線を流れる電流により外部磁場が生成される。外部磁場が無い場合には、上部磁性層１０８の磁化方向が、第２強磁性層１０５の磁化方向と、平行あるいは反平行のうちのいずれかの向きを取ることができるように、上部磁性層１０８の形状異方性、結晶異方性等が調整されている。上部磁性層１０８の磁化方向は、記録されるべきデータの"１"または"０"に応じて変化させることが可能である。そのため、上部磁性層１０８は自由層または記録層とも呼ばれている。このように、第２強磁性層１０５の磁化方向を基準として、上部磁性層１０８の相対的な磁化の向きにより、情報は記録され、保持される。

第２強磁性層１０５と上部磁性層１０８の間には、薄いトンネルバリヤ層１０７が形成され、トンネル接合を形成している。上部電極１０８の相対的な磁化の向きにより、記録された情報は、上部電極１０８、トンネルバリヤ層１０７、第２強磁性層１０５と、素子の垂直方向の抵抗値の変化に基づいて読み出すことが可能である。第２強磁性層１０５と上部電極１０８の磁化が反平行の時には、抵抗値は大きく、第２強磁性層１０５と上部電極１０８の磁化が平行の時には抵抗値は小さい。したがって、情報を記録している上部電極１０８の相対的な磁化の向きは、抵抗値を調べることで判定することが可能であり、それぞれの抵抗値が、データの"１"または"０"に対応付けられる。上部電極１０８の面積および幅は、それぞれ、ＭＴＪ素子の抵抗、反転磁場に影響し、ＭＴＪ素子の読み出し特性、書き込み特性を決める重要なパラメータである。

図１は、下部電極１１１を例えば酸化シリコンのハードマスクを用いて、加工した後の断面構造を示している。下部電極１１１中の反強磁性層１０２の材料としてＩｒ、Ｐｔなどの貴金属が用いられることが多い。周知のようにＩｒ、Ｐｔなどの貴金属は、ハロゲン化物の蒸気圧が低く、加工の際に完全に揮発させることが困難である。

ＭＴＪ素子のトンネルバリヤ層１０７は、１ｎｍ程度と非常に薄い。上部電極１０８がパターニングされる際には、加工終了の制御を正確に行う必要がある。仮に、上部電極１０８が形成される際に第２強磁性層１０５まで深く加工されてしまうと、第２強磁性層の加工時の再付着物が下部電極１１１の側面とトンネルバリヤ層１０７の側面に付着し、上部電極１０８と第２強磁性層１０５を短絡してしまう。結果として、ＭＴＪ素子としての機能が失われる。

また、トンネルバリヤ層１０７の側面での上部電極１０８と第２強磁性層１０５の短絡を防ぐために、上部電極１０８は、平面形状において、一般的に下部電極１１１より小さく形成されれば、下部電極１１１の加工時に上部磁性層１０８の側部は露出せず、再付着物によるトンネル素子内での短絡を防ぐことができる。しかしながら、上部磁性層１０８の側部が露出していないとしても、再付着物１１０により、下部磁性層１１１と上部配線とが短絡を起こしてしまうことがある。結果として、ＭＴＪ素子としての機能が失われる。

また、データの書き込み動作において、上部配線を流れる電流により上部磁性層１０８に発生される磁界の強度は、上部配線と上部磁性層１０８の距離に依存する。すなわち、データ書き込み時の低消費電力化のためには、層間絶縁膜を薄くして、上部配線をなるべく上部磁性層１０８に近づける必要がある。しかしながら、金属の再付着物１１０が下部電極１１１の側面に堆積している状況では、再付着物１１０が短絡経路となり、層間絶縁膜の薄層化は困難である。

上述のように、上下に磁性層を有する素子を用いる半導体集積回路、特にＭＴＪなどのトンネル接合素子を有する半導体集積回路の製造歩留まりを確保するためには、上部磁性層１０８よりも大きい平面形状を持つように下部磁性層１１１を設計することが必要である。また、このような素子を用いてメモリを構成する場合、メモリセルを２次元アレイ状に配置する際には、使用される露光装置の解像度に応じた間隔で、下部磁性層１１１を平面的に配置することが必要である。図２は、従来技術を用いて２個の素子が配置されたときの状態を示す平面図である。図２に示されるように、半導体集積回路上で、素子密度を決定付けるのは下部磁性層１１１のパターン密度となっている。使用される露光装置のアライメント精度により、下部磁性層１１１に対する上部磁性層１０８の大きさが決定され、また、露光装置のパターン解像度により下部磁性層１１１間の距離が決められる。

磁性層加工時のパタン変換差を無視すると、下部磁性層１１１の大きさは、
（下部磁性層の大きさ）＝（上部磁性層の大きさ）＋２×（アライメント精度）（１）
で決定され、また、アレイ配置時における下部磁性層のピッチは、
（下部磁性層ピッチ）
＝（下部磁性層の大きさ）＋（露光装置解像度）
＝（上部磁性層の大きさ）＋２×（アライメント精度）+（露光装置解像度）（２）
で決定される。

上記説明と関連して、半導体装置の製造方法が特開平９−２７０４９７号公報に開示されている。この従来例によれば、誘電体膜が、半導体基板上に形成されたキャパシタの下部磁性層となる第１導電体膜上に形成され、第２導電体膜が誘電体膜上に形成される。第２導電体膜は前記キャパシタの上部磁性層形状に加工される。上部磁性層形状に加工された第２導電体膜をマスクにして誘電体膜がエッチングされる。第１絶縁膜は、誘電体膜及び第２導電体膜の側面を覆うように形成される。

また、容量の製造方法が特開２００１−３６０２４号公報に開示されている。この従来例では、下部磁性層、誘電体層、上部磁性層が基板上に順次形成される。上部磁性層上にエッチングマスクが形成される。エッチングマスクをマスクとして用いて第１エッチングにより誘電体層が所定の厚さまでエッチングされる。エッチングされた層の側面に選択的に絶縁層が形成される。エッチングマスクおよび絶縁膜をマスクとして用いて下部磁性層まで第２エッチングが行われる。

また、磁気トンネル接合素子が特開２００３−１７４２１５号公報に開示されている。この従来例では、基板を覆う絶縁膜の上に、下から順に第１導電材層、反強磁性層、第１強磁性層、トンネルバリア層、第２強磁性層及び第２導電材層が形成される。その後、第１強磁性層（又は反強磁性層）から第２導電材層までの積層に選択エッチングが実行され、分離溝を形成し、溝３８で分離された磁気トンネル接合部を得る。第１の導電材層及び反強磁性層の積層（又は第１導電材層の単層）に絶縁膜からなるハードマスクを選択マスクとする選択エッチング処理を施して分離溝を形成し、磁気トンネル接合部に対応したＴＭＲ素子を得る。各ＴＭＲ素子において、トンネルバリア層の端部を絶縁材で覆うことにより、電気的な短絡やリーク等を防止している。
特開平９−２７０４９７号公報特開２００１−３６０２４号公報特開２００３−１７４２１５号公報

本発明の課題は、再付着物の堆積が抑制され、短絡不良が防止できる半導体集積回路を提供することである。
本発明の他の課題は、素子歩留まりを確保しつつ、露光装置のアライメント精度とパターン解像度を超えた素子密度を有する半導体集積回路を提供することである。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と発明を実施するための最良の形態の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体集積回路は、基板（３０１）の直接的あるいは間接的に上部に形成された、２端子素子の下部層（３０６）と、前記下部層（３０６）より小さい平面形状を有するように前記下部層（３０６）の上部に形成された前記２端子素子の上部層（３０８）と、前記下部層（３０６）と前記上部層（３０８）との間に形成された前記２端子素子の中間層（３０７）と、前記上部層（３０８）を覆うように形成され、上端部に傾斜部を有する絶縁層（３０９，３１０，３１１）とを備えている。前記絶縁層（３０９，３１０，３１１）の平面形状と前記下部層（３０６）と前記中間層（３０７）の平面形状は同一である。
また、前記絶縁層（３０９，３１０，３１１）は、前記中間層（３０７）を介して前記上部層（３０８）を覆う第１絶縁膜（３０９）と、前記上部層（３０８）の少なくとも一部に対応する前記第１絶縁膜（３０９）の上に形成された第２絶縁膜（３１０）と、前記第１絶縁膜（３０９）上で前記第２絶縁膜（３１０）の周囲に形成され、前記上端部に傾斜部を有する第３絶縁膜（３１１）とを具備してもよい。前記第３絶縁層の前記傾斜部の傾斜角は、前記基板法線に関する角度が２０度から７０度の範囲にあることが好ましい。
また、前記絶縁層（３０９，３１０）は、前記中間層（３０７）を介して前記上部層（３０８）を覆う第１絶縁膜（３０９）と、前記上部層（３０８）の少なくとも一部に対応する前記第１絶縁膜（３０９）の上に形成され、前記上端部に傾斜部を有する第２絶縁膜（３１０）とを具備してもよい。前記第２絶縁層の前記傾斜部の傾斜角は、前記基板法線に関する角度が２０度から７０度の範囲にあることが好ましい。
以上の半導体集積回路において、前記下部層（３０６）は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｍｎの群から選択される１つ以上の元素を含む金属層を含んでもよい。それらは一般的に難エッチング性を有し、エッチング時に再付着しやすいが、本発明により再付着を軽減し、短絡不良を防止することができる。
前記下部層（３０６）、前記中間層（３０７）、前記上部層（３０８）は、ＴＭＲ素子を構成し、前記中間層（３０７）はトンネルバリア層でありってもよい。前記下部層（３０６）は、Ｎｉ、Ｆｅ、Ｃｏの群から選択される１つ以上の元素を含む金属層を用いた多層膜であってもよい。また、前記上部層（３０８）は、Ｎｉ,Ｆｅ、Ｃｏの群から選択される１つ以上の元素を含む金属層が含まれてもよい。前記トンネルバリア層は、ＡｌまたはＭｇのうちから選択されたものの酸化物層または窒化物層である。
本発明の他の観点では、半導体集積回路の製造方法は、基板（３０１）の直接的あるいは間接的に上部に２端子素子の下部層（３０６）を形成し、前記下部層（３０６）の上に前記２端子素子の中間層（３０７）を形成し、前記中間層（３０７）上に前記２端子素子の上部層（３０８）を形成し、前記上部層を所望の形状にパターニングし、前記上部層（３０８）を覆うように、また上端部に傾斜部を有するように絶縁層（３０９，３１０，３１１）を形成し、前記絶縁層（３０９，３１０，３１１）の平面形状と前記下部層（３０６）と前記中間層（３０７）の平面形状が同一となるように、前記絶縁層をマスクとして前記中間層（３０７）と前記下部層（３０６）をパターニングすることにより達成される。
ここで、前記絶縁層（３０９，３１０，３１１）を形成するステップは、前記上部層（３０８）を覆うように前記中間層（３０７）上に第１絶縁膜（３０９）を形成し、前記上部層（３０８）の少なくとも一部に対応するように前記第１絶縁膜（３０９）の上に第２絶縁膜（３１０）を形成し、前記第１絶縁膜（３０９）と前記第２絶縁膜（３１０）の上に第３絶縁膜（３１１）を堆積し、前記第３絶縁膜をエッチバックして、前記第１絶縁膜（３０９）上に前記第２絶縁膜（３１０）の周囲に絶縁傾斜部（３１１）を形成することにより達成されてもよい。このとき、前記絶縁傾斜部（３１１）の傾斜角は、前記基板法線に関する角度が２０度から７０度の範囲にあることが好ましい。
前記下部層（３０６）、前記中間層（３０７）、前記上部層（３０８）は、ＴＭＲ素子を構成し、前記中間層（３０７）はトンネルバリア層であってもよい。
このとき、前記下部層は多層膜であり、前記下部層（３０６）を形成するステップは、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｍｎの群から選択される１つ以上の元素を含む層を形成するステップをそなえていてもよい。また、前記下部層（３０６）を形成するステップは、Ｎｉ、Ｆｅ、Ｃｏの群から選択される１つ以上の元素を含む金属層を形成するステップを備えていてもよい。
また、前記上部層（３０８）を形成するステップは、Ｎｉ、Ｆｅ、Ｃｏの群から選択される１つ以上の元素を含む金属層を形成するステップを備えていてもよい。
前記トンネルバリアは、ＡｌまたはＭｇのうちから選択されたものの酸化物層または窒化物層であることが好ましい。

本発明によれば、加工時の再付着物の堆積を抑制し、層間絶縁膜の信頼性を確保しつつ、層間絶縁膜の薄層化を行うことを目的とする。本発明をＭＲＡＭに適用した場合には、層間絶縁膜の薄層化により電流磁界効率が向上し、消費電力の小さいＭＲＡＭを提供できる。また、本発明によれば、既存の製造設備での高密度化が可能であるので、より低コストな半導体集積回路の提供が可能となる。

以下に、本発明の半導体集積回路、特に磁気半導体集積回路について添付図面を参照して詳細に説明する。

［第１実施形態］
図３は、本発明の第１実施形態による磁気半導体集積回路の断面構造を示している。トランジスタ、多数の配線などを備える回路（図示せず）が半導体基板３０１に形成されている。そのような基板３０１上に、第１配線層３０２（３０２−１、３０２−２）が形成されている。配線層３０２は絶縁層３０３で埋め込まれている。絶縁層３０３の上には、素子３０５が配置されている。素子３０５が例えば２端子磁気トンネル接合（ＭＴＪ：ｍａｇｎｅｔｉｃｔｕｎｎｅｌｊｕｎｃｔｉｏｎ）素子の場合、素子３０５は、下部磁性層３０６、上部磁性層３０８、及びそれらの間に配置された中間層としての薄い絶縁層３０７を備えている。下部磁性層３０６と上部磁性層３０８は、それぞれ、磁性元素を含む多層膜である。例えば上記のような構成の素子３０５の下部磁性層３０６は、コンタクト３０４を介して第１配線層３０２と接続されている。さらに、第１配線層３０２は、基板上の適当な位置において、基板３０１に形成されたトランジスタ、多数の配線などからなる回路と接続されている。

具体的には、ＭＴＪ素子の下部磁性層３０６は、下層から、５０ｎｍ厚のＴａ層、２０ｎｍ厚のＰｔＭｎ層、３ｎｍ厚のＣｏＦｅ層、１ｎｍ厚のＲｕ層、３ｎｍ厚のＣｏＦｅ層の多層膜として形成されている。強磁性体としてはＣｏＦｅの代わりにＣｏＦｅＢなど、Ｆｅ、Ｃｏ、Ｎｉなどから選択される１種類以上の元素を含む磁性金属、磁性合金を用いることも可能である。また、反強磁性体としては、ＰｔＭｎの代わりに、ＩｒＭｎ、ＦｅＭｎなどの他の反強磁性体を用いることも可能である。ＭＴＪ素子における上部磁性層３０８は、具体的には、下層から、５ｎｍ厚のＮｉＦｅ層、５ｎｍ厚のＴａ層、５０ｎｍ厚のＴｉＮ層などの多層膜として形成される。磁性体としてＮｉＦｅの代わりにＣｏＦｅ、ＣｏＦｅＢなど、Ｆｅ、Ｃｏ、Ｎｉなどから選択される１種類以上の元素を含む磁性金属、磁性合金を用いることも可能である。また、上部磁性層３０８は、複数の磁性層を有する多層膜であっても、本発明において本質的な差異は生じない。また、Ｔａ層は、磁性金属の酸化防止、拡散防止のための層であり、目的に合致するならば、他の材料への置き換えは可能である。ＴｉＮ層は、上部磁性層３０８を加工形成する際の加工マスクとコンタクト３１３を加工形成する際のエッチングストッパ層の役割を担っており、目的に合致するならば、他の材料への置き換えは可能である。

図３に示される断面図では、素子３０５は、さらに、上表面を覆う薄い保護絶縁層３０９を有している。この保護絶縁層３０９は、製造工程においてプラズマダメージ、化学的ダメージから素子３０５を保護するためのもので、例えば３０ｎｍ厚のＳｉＮ層などが用いられる。下部磁性層３０６の平面の内側の領域で保護絶縁層３０９上に絶縁層３１０が形成されている。さらに、同じく保護絶縁層３０９上で、この絶縁層３１０の平面上の周囲を取り囲むように絶縁層３１１が形成されている。絶縁層３１１の上端部は、緩やかな曲部を有している。絶縁層３１０と絶縁層３１１は、下部磁性層３０６を加工する際の加工マスクとして用いられる。すなわち、絶縁層３１０と絶縁層３１１を足し合わせた平面形状が、下部磁性層３０６に対応する平面形状となっている。

図３に示されるように、素子３０５は、さらに例えばＳｉＯ_２からなる絶縁層３１２で埋め込まれている。絶縁層３１２上には配線３１４が形成されている。保護層３０９、絶縁層３１０、絶縁層３１２を貫通して上部磁性層３０８と配線３１４を接続するように、コンタクト３１３が形成されている。

本発明の第１実施形態による磁気半導体集積回路のＭＴＪ素子では、従来例と同様に、下部磁性層３０６は、難エッチング材料であるＰｔを含んでいる。したがって、従来例と同様に、再付着物３１５が、下部磁性層３０６の周囲に堆積している。しかしながら、本発明における、下部磁性層３０６の加工のためのマスクの周辺にあたる絶縁層３１１の上端部には、緩やかな曲部が形成されているので、この部分には、再付着物３１５は成長しない。したがって、従来例より再付着物の高さが低く、絶縁層３１２の厚さを薄くしても、下部磁性層３０６と配線３１４の絶縁性は充分に保たれ、素子歩留まりは低下しない。

図４は、ＳｉＯ_２のエッチング速度の、基板法線に対するＡｒイオンの入射角依存性を示している。物理的なエッチングが主体である場合には、図４に示されるように、平坦面や垂直面よりも傾斜面でのエッチング速度が増大している。この傾斜角は、好ましくは、２０度から７０度の範囲であり、より好ましくは２０度から５０度の範囲である。本発明の第１実施形態における下部磁性層３０６は、難エッチング材料であるＰｔを含んでいるので、加工の際には、物理的なエッチングが支配的となる。したがって、マスクの周辺部に緩やかな曲部が傾斜面として形成され、あるいは、特定の傾斜角を持つ傾斜面が形成されると、その部分でのエッチング速度が増大し、再付着物３１５の成長は阻害され、下部磁性層３０６と配線３１４の間の短絡を防ぐことができる。ここで重要なのは、下部磁性層３０６の加工のためのマスクの周辺部に平坦面や垂直面でない、曲面部が存在していることである。その点では、絶縁層３１１の上端部が特定の角度を持つ傾斜面を有していても効果は同様である。これは、下部磁性層３０６の加のための工マスクの端部に、平面でも垂直でもない特定の角度を設け、相対的なイオンの入射角を変化させることで、パターン端部の加工速度を増大させ、再付着物の成長を阻害するという原理に基づいている。

次に、図５の平面図を用いて本発明の効果を説明する。一般的なフォトリソグラフィーとドライエッチング技術による半導体集積回路の製造工程では、通常、フォトリソグラフィーの解像度に比べて、エッチングの最小加工寸法の方が小さい。ここで、
２×ＬＳＷ＝（リソグラフィー解像度）−（最小加工寸法）（３）
と定義する。本発明の半導体集積回路のように、素子中で下部磁性層３０６、上部磁性層３０８の２つの磁性層を用い、上部磁性層３０８に対して下部磁性層３０６を平面サイズで大きく作る場合には、使用される露光装置のアライメント精度に応じて決定されるオーバーラップ量を用いて上部磁性層３０８に対する下部磁性層３０６の大きさが設計される。これは、従来技術と同様である。しかし、ここでは、式（１）のＬＳＷを用いてオーバーラップ量を、
（オーバーラップ量）＝（アライメント精度）−ＬＳＷ（４）
と決定する。したがって、下部磁性層の大きさは、
（下部磁性層の設計サイズ）＝（上部磁性層の大きさ）＋２×（オーバーラップ量）
＝（上部磁性層の大きさ）＋２×（アライメント精度）
−２×ＬＳＷ（５）
と決定される。フォトマスク上では、下部磁性層３０６は式（５）の大きさで設計され、光学的な制約を受けるのは、式（５）のサイズの下部磁性層３０６のマスクパターンである。したって、メモリセルのアレイの配置時における下部磁性層３０６のピッチは、
（下部磁性層ピッチ）＝（下部磁性層の設計サイズ）＋（露光装置解像度）
＝（上部磁性層の大きさ）＋２×（アライメント精度）
−２×ＬＳＷ＋（露光装置解像度）（６）
で決定される。式（２）の従来例の下部磁性層ピッチと比較して、２×ＬＳＷだけ小さくすることができることが分かる。また、このＬＳＷの大きさは、図３に示される本発明の断面図において、絶縁層３１１の大きさに他ならない。

以上のように、本発明によれば、加工時の再付着物の堆積を抑制し、層間絶縁膜の信頼性の低下を防止し、層間絶縁膜を薄層化することができる。同時に、素子密度を向上させることが可能である。

また、下部磁性層３０６を加工する際には、マスクの端部に、基板表面に平行でも垂直でもない、角度を有する傾斜面が設けられ、相対的なイオンの入射角が変更される。こうして、パターン端部の加工速度を増大させ、再付着物３１５の成長を阻害することが重要であることは、前述の通りである。その点においては、絶縁層３１１を用いずに、絶縁層３１０の周辺部に、緩やかな曲部、あるいは、特定の角度を持つ傾斜面が形成され、その絶縁層３１０をマスクとして用いて下部磁性層３０６を加工しても同様の効果が達成される。この方法は、製造工程数をより少なくすることが可能であるが、前述したＬＳＷを活用する素子の高密度化は不可能である。したがって、下部磁性層３０６のピッチは、従来例と同様に式（２）で規定され、リソグラフィーの解像度とアライメント精度がそのまま反映される。

次に、本発明の第１実施形態によるＭＴＪ素子を用いる磁気半導体集積回路の製造方法を、図６Ａから６Ｈを参照して説明する。図６Ａから６Ｈの各図はＭＴＪ素子の断面図と平面図を示している。平面図には２つのメモリセルが示されている。

まず、図６Ａに示されるように、トランジスタ、多数の配線などからなる回路が形成された基板３０１上に、配線層３０２（３０２−１，３０２−２）が形成され、配線層３０２は絶縁層３０３で埋め込まれている。配線層３０２の上には、絶縁層３０３を貫通するように、コンタクト３０４が形成されている。このコンタクトに接触するように、絶縁層３０３上には、下部磁性層３０６とトンネルバリヤ膜３０７が順番に成膜されている。下部磁性層膜３０６は、下層から、５０ｎｍ厚のＴａ層、２０ｎｍ厚のＰｔＭｎ層、３ｎｍ厚のＣｏＦｅ層、１ｎｍ厚のＲｕ層、３ｎｍ厚のＣｏＦｅ層のような多層膜として形成される。強磁性体としてはＣｏＦｅの代わりに、ＣｏＦｅＢなど、Ｆｅ、Ｃｏ、Ｎｉなどから選択される１種類以上の元素を含む磁性金属、磁性合金を用いることも可能である。また、反強磁性体としては、ＰｔＭｎの代わりに、ＩｒＭｎ、ＦｅＭｎなどの他の反強磁性体を用いることも可能である。トンネルバリヤ膜３０７は、厚さが０.５ｎｍから３ｎｍ程度の膜厚を有し、Ａｌ、Ｍｇ、ＳｉＨｆ、Ｔａ,Ｃａ、Ｚｒなどの酸化物、窒化物、酸窒化物、フッ化物の膜、あるいはそれらの複合膜などで形成されている。さらに、上部磁性層３０８が形成される。上部磁性層３０８は、下層から、５ｎｍ厚のＮｉＦｅ層、５ｎｍ厚のＴａ層、５０ｎｍ厚のＴｉＮ層などの多層膜として形成される。磁性体としてＮｉＦｅの代わりに、ＣｏＦｅ、ＣｏＦｅＢなど、Ｆｅ、Ｃｏ、Ｎｉなどから選択される１種類以上の元素を含む磁性金属、磁性合金を用いることも可能である。また、Ｔａ層は、磁性金属の酸化防止、拡散防止のための層であり、目的に合致するならば、他の材料への置き換えは可能である。ＴｉＮ層は、上部磁性層３０８を加工する際のマスクとコンタクト３１３を形成する際のエッチング停止層の役割を担っている。目的に合致するならば、他の材料への置き換えが可能である。図６Ａでは、上部磁性層膜３０８はすでに、ＭＴＪ素子の上部磁性層の形状にパターニングされている。

次に、図６Ｂに示されるように、ウェハ全面を覆うように、薄い保護絶縁層３０９および絶縁層３１０が成膜される。この保護絶縁層３０９は、製造工程におけるプラズマダメージ、化学的ダメージから素子を保護するためのもので、例えば３０ｎｍ厚の窒化シリコン層などが用いられる。絶縁層３１０は、下部磁性層膜３０６および、トンネルバリヤ膜３０７を所望の素子形状に加工する際の、加工マスクとして用いられる層であり、例えば、１００ｎｍ厚の酸化シリコン層などが用いられる。

図６Ｃに示されるように、下部磁性層膜３０６とトンネルバリヤ膜３０７を所望の素子形状に加工するために、一般的なフォトリソグラフィー工程による、レジストパターン３１６形成の様子を示している。図６Ｃに示されるように、形成されたレジストパターン３１６は、リソグラフィーの解像度の間隔で配置され、大きさは、式（５）で規定されている。また、レジストパターン３１６は、上部磁性層膜３０８に対してアライメントされているが、図６Ｃでは、露光装置のアライメント精度に依存する合わせずれが生じている状態を示している。

次に、図６Ｄに示されるように、絶縁層３１０は、レジストパターン３１６の形状に加工される。加工には、Ｆ系のガスを用いた反応性イオンエッチング法を用いるのが一般的である。薄い保護絶縁層３０９は、この加工でのエッチングストッパとして利用される。この加工の後、レジストパターン３１６は、例えば、酸素プラズマを用いて、除去される。このとき、保護絶縁層３０９は、酸素プラズマのダメージから素子を保護する役目を担っている。

次に、図６Ｅに示されるように、全面に絶縁層３１１として、例えばＣＶＤ法で、窒化シリコンが成膜される。絶縁層３１１は、引き続き、例えばＦ系のガスを用いた反応性イオンエッチング法で全面エッチバックされる。

その結果、絶縁層３１１は、図６Ｆに示されるように、絶縁層３１０の平面の周囲のみに残される。このとき、絶縁層３１０の周囲のみに残される絶縁層３１１の大きさＬＳＷは、式（３）で決められる。したがって、式（３）で決められたＬＳＷになるように、絶縁層３１１の成膜厚さ、エッチバック加工条件などのプロセス条件は予め決められている。窒化シリコン３１１の大きさＬＳＷを得るためには、絶縁層３１０の厚さ調整などが必要な場合もある。図６Ｆにおいて、第２絶縁層３１０とその周囲に形成された絶縁層３１１は、次工程での下部磁性層３０６を加工する際の加工マスクとして使用される。式（３）で決められたＬＳＷ、および式（５）で決められた下部磁性層の設計サイズを用いて、適切なパターン設計をすることで、上部磁性層３０８と、下部磁性層３０６のアライメントずれは、実効的に解消されている。また、この絶縁層３１１のように、エッチバック法で形成されたサイドウォールでは、一般的に上端部にゆるやかな曲率もつ。

次に、図６Ｇに示されるように、絶縁層３１０とその周囲に形成された絶縁層３１１を加工マスクとして用い、例えばＡｒミリング法で保護絶縁層３０９と下部磁性層３０６が加工される。この加工で素子は分離され、図６Ｇでは２つのＭＴＪ素子３０５が形成される。下部磁性層３０６は、Ｐｔ、Ｒｕ、あるいはＩｒなどの難エッチング材料を含むので、素子３０５の周囲には、加工時の再付着物３１５が形成されている。しかしながら、絶縁層３１１の部分では、上端部にゆるやかな曲率を持つため、再付着物が成長しにくい。このメカニズムは前述したとおりである。
次に、図６Ｈに示されるように、素子３０５はさらに例えば酸化シリコンからなる絶縁層３１２で埋め込まれ、上部磁性層３０８上には、保護層３０９、絶縁層３１０、絶縁層３１２を貫通するようにコンタクト３１３が形成される。こうして、配線３１４と上部磁性層３０８は、コンタクト３１３を介して接続される。

本発明の製造方法によれば、下部磁性層３０６の加工マスクの周辺にあたる絶縁層３１１の上端部には、緩やかな曲部を有している。このため、この部分には、再付着物３１５は成長しない。したがって、従来例における再付着物よりも高さが低く、絶縁層３１２の厚さを薄くしたとしても、下部磁性層３０６と配線３１４の絶縁性は充分に保たれ、素子歩留まりは劣化しない。また、絶縁層３１１の大きさＬＳＷを利用して、下部磁性層の設計寸法３１６はあらかじめ小さく設計することが可能となり、従来例と比較して、素子ピッチを２×ＬＳＷ分小さくすることが可能となる。

また、下部磁性層３０６と配線３１４の絶縁性のみに注目した場合、絶縁層３１１の形成は必ずしも必須ではない。絶縁性の向上のメカニズムは第１実施形態で述べた通りである。この場合には、絶縁層３１１を形成する代わりに、絶縁層３１０の周囲領域の上面に傾斜あるいは、曲面を設ける工程を用いることになる。このときでも、下部磁性層３０６と配線３１４の絶縁信頼性は確保される。

図１は、ＭＲＡＭに用いられる従来のＭＴＪ素子の構造を示す断面図である。図２は、従来技術を用いて、２個の素子が配置されたときの状態を示す平面図である。図３は、本発明の第１実施形態による磁気半導体集積回路の断面構造を示す断面図である。図４は、ＳｉＯ_２のエッチング速度の、基板法線に対するＡｒイオンの入射角依存性を示すグラフである。図５は、本発明の効果を示すＭＴＪ素子の平面図である。図６Ａは、本発明の第１実施形態による、ＭＴＪ素子を用いる磁気半導体集積回路の製造方法を示す断面図と平面図である。図６Ｂは、本発明の第１実施形態による、ＭＴＪ素子を用いる磁気半導体集積回路の製造方法を示す断面図と平面図である。図６Ｃは、本発明の第１実施形態による、ＭＴＪ素子を用いる磁気半導体集積回路の製造方法を示す断面図と平面図である。図６Ｄは、本発明の第１実施形態による、ＭＴＪ素子を用いる磁気半導体集積回路の製造方法を示す断面図と平面図である。図６Ｅは、本発明の第１実施形態による、ＭＴＪ素子を用いる磁気半導体集積回路の製造方法を示す断面図と平面図である。図６Ｆは、本発明の第１実施形態による、ＭＴＪ素子を用いる磁気半導体集積回路の製造方法を示す断面図と平面図である。図６Ｇは、本発明の第１実施形態による、ＭＴＪ素子を用いる磁気半導体集積回路の製造方法を示す断面図と平面図である。図６Ｈは、本発明の第１実施形態による、ＭＴＪ素子を用いる磁気半導体集積回路の製造方法を示す断面図と平面図である。

符号の説明

１０１，３０１：基板
１０２：反強磁性層
１０３，１０５：強磁性層
１０４：結合層
１０６：コンタクト
１０７：トンネルバリア層
１０８：磁性層
１０９：絶縁層
３０２、３１４：配線
３０３：絶縁層
３０４，３１３：コンタクト
３０５：素子（ＭＴＪ素子）
３０６：下部磁性層
３０７：絶縁層
３０８：上部磁性層
３０９：保護絶縁膜
３１０，３１１：絶縁膜
３１２：層間絶縁膜

Claims

基板の直接的あるいは間接的に上部に形成された、ＭＴＪ素子の下部層と、
前記下部層より小さい平面形状を有するように前記下部層の上部に形成された前記ＭＴＪ素子の上部層と、
前記下部層と前記上部層との間に形成された前記ＭＴＪ素子の中間層と、
前記上部層を覆うように形成され、上端部に傾斜部を有する絶縁層と
を備え、
前記絶縁層の平面形状と前記下部層と前記中間層の平面形状は同一であり、
前記絶縁層は、前記中間層上で前記上部層を覆う第１絶縁膜と、前記上部層の少なくとも一部に対応する前記第１絶縁膜の上に形成され、前記上端部に傾斜部を有する第２絶縁膜とを備える
半導体集積回路。
請求項１に記載の半導体集積回路において、
前記第２絶縁膜は、
前記上部層の少なくとも一部に対応する前記第１絶縁膜の上に形成された第３絶縁膜と、
前記第１絶縁膜上で前記第３絶縁膜の周囲に形成され、前記上端部に傾斜部を有する第４絶縁膜と
を具備する
半導体集積回路。
請求項２に記載の半導体集積回路において、
前記第４絶縁膜の前記傾斜部の傾斜角は、前記基板法線に関する角度が２０度から７０度の範囲にある
半導体集積回路。
請求項１乃至３のいずれかに記載の半導体集積回路において、
前記下部層は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｍｎの群から選択される１つ以上の元素を含む金属層を具備する
半導体集積回路。
請求項１乃至４のいずれかに記載の半導体集積回路において、
前記中間層はトンネルバリア層であり、
前記下部層は、Ｎｉ、Ｆｅ、Ｃｏの群から選択される１つ以上の元素を含む金属層を用いた多層膜である
半導体集積回路。
請求項５に記載の半導体集積回路において、
前記上部層は、Ｎｉ，Ｆｅ、Ｃｏの群から選択される１つ以上の元素を含む金属層が含まれる
半導体集積回路。
請求項５又は６に記載の半導体集積回路において、
前記トンネルバリア層は、ＡｌまたはＭｇのうちから選択されたものの酸化物層または窒化物層である
半導体集積回路。