JP2001244351A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 情報の書き込み・消去を高速、低電圧で行う
ことができる不揮発性半導体記憶装置を提供すること。 【解決手段】 上面に一方向の複数の溝を有する第１の
導電型半導体基板と、溝の間にある基板凸部の上面に形
成された第１のゲート絶縁膜と、このゲート絶縁膜の上
面に形成された、導電材料からなる浮遊ゲート電極と、
この浮遊ゲート電極の上面に形成された第２のゲート絶
縁膜と、この第２のゲート絶縁膜の上面に形成された、
もう一つの導電材料からなる導電体層とを備え、溝の一
方に隣接する基板凸部が、その肩部近傍に基板突起を有
し、かつこの基板突起の下部とその近傍に第２の導電型
不純物拡散領域を有する不揮発性半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置及びその製造方法に関し、特に絶縁膜のトンネ
リング現象を利用して基板側と浮遊ゲート間で電子を輸
送する不揮発性半導体記憶装置のメモリセル及びその製
造方法に関するものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置のメモリセルサ
イズを縮小するための従来の技術の例として、特開平６
−１９６７１１号公報がある。この技術による記憶装置
の例の断面図を図３に示す。これは、第１の導電型半導
体基板に形成された埋め込み拡散ビットライン21とし
て、隣接する２個のメモリセルのゲートとのオーバーラ
ップ部分のうち、一方を第２の導電型低濃度拡散層22と
し、他方を第２の導電型高濃度拡散層23とする非対称な
拡散ビットラインを持つ構造をもたせることによって、
特定の１ビットの浮遊ゲート24に対して電子の輸送（書
き込み／消去動作）を行うことができる。

【０００３】

【発明が解決しようとする課題】しかしながら上述の従
来の技術では、浮遊ゲート下部全域のゲート絶縁膜をト
ンネル酸化膜として薄膜化する必要があり、その結果、
浮遊ゲートから電子を抜き取る際、高濃度の不純物拡散
領域23の電圧を基板と逆接合になる方向に上昇させる
と、バンド−バンド間トンネリング電流が発生し、これ
によって発生し、高エネルギーを得たホールがトンネル
酸化膜中にトラップされ、不揮発性メモリーの電荷保持
信頼性や電子を抜き取った後のメモリーセルトランジス
タの閾値のバラツキを大きくさせる問題がある。

【０００４】また、上述の従来例では、トンネル領域
を、高濃度不純物領域23と浮遊ゲートがトンネル酸化膜
を経由してオーバーラップする部分全体に設けているた
め、高濃度不純物領域23と浮遊ゲート24との容量結合が
強く、所定のトンネリング電界を得るために必要な該不
純物領域23と制御ゲート25との電圧差を大きくとること
が必要であり、これが周辺回路と供給電源の低電圧化を
妨げていた。また、酸化膜のトンネル現象で電荷を輸送
する方式において、書き込み速度は、トンネル酸化膜に
印加する電界の強さによって決まる。

【０００５】ここで、書き込み動作時の浮遊ゲートポテ
ンシャルVfgは次の通りである。すなわち浮遊ゲートと
ドレイン間容量をCd、浮遊ゲートと制御ゲート間容量を
Ccgｍ、浮遊ゲートとソース間容量をCsとした場合、浮
遊ゲートに接続される容量の総和はCtotで表され、また
ドレイン、ゲート、ソースの角電圧をそれぞれVd、Vc
g、Vs、浮遊ゲートに蓄積されている電荷量をQfgとする
と、浮遊ゲートポテンシャルVfgは、 Vfg=(Cd*Vd+Ccg*Vcg+Cs*Vs)/Ctot-Qfg/Ctot……式（１） で表される。また、トンネル酸化膜に印加される電界Eo
xは、 Eox=(Vfg-Vd)/Tox=(((Cd-Ctot)*Vd+Ccg*Vcg+Cs*Vs))/Ctot-Qfg/Ctot)/Tox……式 （２） で表され、書き込み時にこの電界を上昇させると書き込
みが速くなる。また、この電界を一定にして印加電圧を
低減できれば書き込み動作の低電圧化につながる。

【０００６】従来の技術では、このために、 １）書き込み時に制御ゲートに供給する負電圧の絶対値
を上昇させる、 ２）供給するドレイン電圧を上昇させる、 ３）トンネル酸化膜の膜厚を薄くする、 ４）メモリーセルのゲートカップリングレシオを増加さ
せる 等の最適化が必要である。しかし、１）は周辺回路の耐
圧に依存し、容易に上昇させることができない。２）は
ドレイン電圧を上昇させると、バンド−バンド間トンネ
リング電流が増加し、書き換え信頼性が劣化する。３）
はトンネル酸化膜の製造上の限界により薄膜化が困難で
ある。４）はメモリーセルの面積が増大するため困難で
ある。従って、結果として書き込みの高速化や低電圧化
が困難であった。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、上面に一方向の複数の溝を有する第１の
導電型半導体基板と、前記溝の間にある基板凸部の上面
に形成された第１のゲート絶縁膜と、このゲート絶縁膜
の上面に形成された、導電材料からなる浮遊ゲート電極
と、この浮遊ゲート電極の上面に形成された第２のゲー
ト絶縁膜と、この第２のゲート絶縁膜の上面に形成され
た、もう一つの導電材料からなる導電体層とを備え、前
記溝の一方に隣接する基板凸部が、その肩部近傍に基板
突起を有し、かつこの基板突起の下部とその近傍に第２
の導電型不純物拡散領域を有する不揮発性半導体記憶装
置を提供する。

【０００８】すなわち、本発明は、基板の溝の一方に隣
接する基板凸部の肩部近傍に基板突起を有し、かつこの
基板突起の下部とその近傍に第２の導電型不純物拡散領
域を有しているので、基板突起に対応する絶縁膜のトン
ネル現象を利用して情報の書き込み・消去を高速、低電
圧で行うことができる。更に本発明は、上記不揮発半導
体記憶装置を製造するための次の製造方法を提供する。
すなわち、本発明は、第１の導電型半導体基板の上面
に、絶縁膜及び導電膜を堆積する工程と、次いで得られ
た基板上に一方向に複数の溝を形成する工程と、これら
の溝の底面及び側面を酸化する工程と、続いて前記溝の
間にある基板凸部の一方の肩部とこの肩部に隣接する溝
の側面とを含む領域をレジストで覆い、絶縁膜を除去す
る工程と、前記溝に絶縁膜を埋め込んだ後、平坦化する
工程と、前記基板凸部上の絶縁膜を除去する絶縁膜除去
工程と、基板全体を酸化した後、不活性雰囲気中、1000
℃以上でアニールすることにより、前記溝の一方に隣接
する基板凸部の肩部近傍に基板突起を形成する高温アニ
ール工程と、その後第１のゲート絶縁膜を形成し、次い
で第１の導電体層を形成する工程と、前記溝に埋め込ま
れた絶縁膜を除去する工程と、第２の導電型のイオンを
注入し第２の導電型拡散層を形成する拡散層形成工程
と、再度前記溝に絶縁膜を埋め込み、平坦化し、前記第
１の導電体層と電気的に接合するように第２の導電体層
を堆積し、前記溝の上部で分離するためのエッチング工
程と、第２のゲート絶縁膜及び第３の導電体層を形成
後、前記第１、第２の導電体層、第２のゲート絶縁膜、
第３の導電体層を一括して溝と直交する方向にドライエ
ッチングし、前記第１、第２の導電体層により浮遊ゲー
トを形成する工程とを含むことを特徴とする不揮発性半
導体記憶装置の製造方法を提供する。

【０００９】

【発明の実施の形態】以下、図に示す実施の形態に基づ
いて本発明に係る不揮発性半導体記憶装置及びその製造
方法を詳述する。なお、これによって本発明が限定され
るものではない。

【００１０】本発明に係る不揮発性半導体記憶装置は、
第１の導電型半導体基板上面に形成された一方向の複数
の溝の間にある基板凸部の肩部のうち、曲率が小さい方
の肩部に形成された絶縁膜を経由して、第２導電型の不
純物領域と、導電材料からなる浮遊ゲートとの間で電子
を輸送することによって浮遊ゲート内の電子の数を調整
し、これにより該浮遊ゲートをゲートするメモリセルMO
Sトランジスタの特性差を利用して情報の記憶を行うこ
とを特徴としている。

【００１１】さらに本発明の製造方法は、第１の導電型
の半導体基板上にシリコン酸化膜及び窒化シリコン膜を
堆積する工程と、その後、一方向に溝を形成する工程
と、溝の底面及び側面を酸化する工程と、次に溝の一方
の側面と隣接する半導体基板凸部の一方の肩部を含む領
域をフォトレジストで覆い、酸化膜を除去する工程と、
次いで、基板全体を酸化処理し、酸化膜を除去した側の
肩部の曲率を、酸化膜を除去しなかった側の肩部の曲率
よりも大きくする工程と、その後、前記溝を絶縁膜によ
って埋め込んだ後、平坦化する工程とを含む。そして、
この平坦化の際に、第１層目の窒化シリコン膜の頭頂部
が露出する程度に平坦化を終了させ、該窒化シリコン膜
を除去した後、等方性のエッチングにより酸化シリコン
膜を若干除去し、少なくとも上記曲率が小さい方の肩部
を露出させた後、基板全体を酸化処理し、その後不活性
ガス雰囲気下、1000℃以上の温度にて熱処理すると、上
述の肩部の曲率が小さい方の肩部の平坦部に基板突起と
してのSi突起が形成される。その後、第１のゲート絶縁
膜を形成すると、該Si突起上は他の部分に対して薄膜化
した絶縁膜が形成される。

【００１２】次に、第１の導電体層を堆積させ、さらに
平坦化することによって、窒化シリコンが存在した空隙
に該導電体層が埋め込まれ、平坦化処理によって該空隙
以外の領域の導電体層を除去し、それによって、少なく
とも曲率の小さい半導体基板凸部の肩部の上に第１のゲ
ート絶縁膜を、その上に第１の導電体層をそれぞれ形成
する工程と、その後、前記溝に埋め込まれている酸化膜
を除去する工程と、該溝の半導体基板溝側壁に沿って埋
め込み絶縁膜の側壁を形成する工程と、第２の導電型の
イオン注入によって曲率の小さい側の肩部の下部とこの
部分に隣接する半導体基板側壁部と該溝底部に連続し
た、比較的高濃度の不純物領域を形成する工程と、再
度、該溝を絶縁膜で埋め込み、第１の導電体層の頭頂部
が露出するまで平坦化し、第１の導電体層と電気的に接
合するように第２の導電体層を堆積し、前記上部で分離
するためのエッチング工程と、その後、第２ゲートの絶
縁膜、第３の導電体層を形成後、第１、第２の導電体
層、第２のゲート絶縁膜、第３の導電体層を一括して、
溝と直交する方向にドライエッチングし、第１、第２の
導電体層により浮遊ゲートを形成する工程とを含むこと
を特徴とするものである。

【００１３】本発明によれば、上述の式（２）で与えら
れる書き込み時のトンネル酸化膜電界 Eox=(Vfg-Vd)/Tox=(((Cd-Ctot)*Vd+Ccg*Vcg+Cs*Vs))/Ct
ot-Qfg/Ctot)/Tox において、Si突起状のトンネル酸化膜厚が上記Tox、そ
の他の浮遊ゲート下の絶縁膜厚をTdとすると、Tox<Tdで
あり、Cd、Csが、従来例よりもTox/Td倍小さくなる。ま
た、Ctotも若干小さくなる。したがて、従来例と同一の
電圧印加条件下では、Eoxは、従来例よりも増加する。
これはすなわち、書き込みの高速化を意味する。また、
従来例と同一のEox条件下すなわち同一の書き込み時間
では、印加円圧の低減が可能になる。

【００１４】また、図６〜１０に示す４(a)と４(b)は、
それぞれ、１つの半導体基板凸部の両端の肩部の工程の
違いによって、一方の肩部にのみ基板突起としてのSi突
起を形成する方法を示している。トレンチ溝を形成し絶
縁膜で埋め込み平坦化した後、Si基板凸部に酸化膜があ
る状態で、不活性ガス雰囲気下で1000℃以上の温度にて
熱処理を施す。これによって、Si基板の肩部に、Si肩部
のコーナー径を応じて、凸面の端部にSi突起が形成され
る。この突起の尖度の高さは、Siコーナー部の曲率径に
大きく依存し、曲率径が十分小さいとSi突起は、尖度、
高さともに大きくなり、曲率径が大きいと、尖度、高さ
ともに小さいスムースな形状になる。これによって形成
されるSi突起上に形成されるゲート酸化膜はその周囲よ
りも膜厚が薄く、また高い尖度のために書き換え動作時
にSi突起状の酸化膜に電界が集中してこの部分の酸化膜
のF-N伝導が加速される。

【００１５】図１は本発明に係る不揮発性半導体記憶装
置の実施の形態としてのメモリセルを示す要部断面図で
ある。図１において、不揮発半導体記憶装置は、第１の
導電型の半導体基板１上にビットラインを配設する方向
と同方向の複数の溝２を有し、隣接する溝の間になる基
板凸部の半導体基板１上に第１のゲート絶縁膜３を有
し、該基板凸部と溝２への遷移領域に存在する両方の肩
部のうち、一方の肩部の近傍の領域4aに基板突起として
のSi突起が存在し、また、該Si突起上のゲート絶縁膜３
の膜厚が周辺のほかの領域の絶縁膜の膜厚よりも薄いこ
とを特徴とし、さらにその上に第１層目の導電材料から
なる浮遊ゲート５が上記両方の肩部のうち、少なくとも
Si突起を含む領域4aを包含するように設置されており、
その上に第２のゲート絶縁膜６を有し、さらにその上に
第２の導電材料７を有し、さらに、少なくとも第２の導
電型のビットラインとなる不純物拡散領域８が上述のSi
突起を含む領域4aの下部とその近傍に存在することを特
徴とする。

【００１６】加えて、この不揮発性半導体記憶装置にお
いて、少なくとも、上記基板凸部の肩部の領域4a、4bの
うち、Si突起を含む領域4aの部分に形成された第１のゲ
ート絶縁膜３を経由して、第２の導電型の不純物領域８
と、第１層目の導電材料からなる浮遊ゲート５との間で
電子を輸送することによって浮遊ゲート５内の電子の数
を調整し、これにより該浮遊ゲート５をゲートとするメ
モリセルMOS トランジスタの特性差を利用して情報の記
憶を行うことを特徴としている。

【００１７】図２〜２０は本発明に係る不揮発性半導体
記憶装置の上記実施の形態の製造工程を順に示すメモリ
セルの断面図である。以下、メモリセルの製造方法の実
施例を詳細に説明する。まず、p型シリコン半導体基板
上１にパッド酸化膜２とシリコン窒化膜３を堆積させる
（図２）。

【００１８】次に、メモリセルのビットラインに相当す
る領域Aをリソグラフィーで定義し、この領域の上記パ
ッド酸化膜２とシリコン窒化膜３をドライエッチングに
て除去した上（図３）、p型シリコン半導体基板１をト
レンチ（溝）状にエッチングする（図４）。さらに基板
全体を酸化処理することによって、前述の溝の底面と側
面を酸化する（図５）。

【００１９】次に、リソグラフィーによって溝の一方の
側面からこれに隣接する基板凸部の一方の肩部4aを含む
領域をフォトレジストで覆った後に、酸化膜を除去する
ことによって、他方の基板側面からその側面に隣接する
基板凸部のもう一方の肩部4bの酸化膜のみを除去する工
程（図６）と、さらに基板全体を酸化処理することによ
って、前述の溝の底面と双方の側面とこれらに隣接する
双方の肩部4a、4bを酸化することによって前工程で酸化
膜を除去した側の肩部の曲率を、酸化膜を除去しなかっ
た側の肩部の曲率よりも大きくする（図７）。

【００２０】その後、溝をシリコン酸化膜５によって埋
め込み（図８）、埋め込まれたシリコン酸化膜５を平坦
化するが、その平坦化の際に第１層目のシリコン窒化膜
３の頭頂部が露出する程度に平坦化を終了させ（図
９）、その後、該シリコン窒化膜３を熱リン酸浸液によ
り完全に除去した後、等方性のエッチングによりシリコ
ン酸化膜５を若干除去する。この際のシリコン酸化５の
除去量は、少なくとも上記曲率が小さい方の肩部4aを露
出させる程度が必要であり、パッド酸化膜２の膜厚+肩
部の曲率半径+製造マージン分の除去量が必要である。
例えば、パッド酸化膜の膜厚が10nm、肩部の曲率半径が
2nm、製造マージンが10％の場合、設定する除去量は、
（10nm+2nm）×1.1で算出される量とするのが好まし
い。

【００２１】次に、基板全体を酸化し、その後、不活性
ガス、例えば、Ar雰囲気下で1000℃以上の温度にて熱処
理を施す（アニール工程）。これによって、Si基板の肩
部に、Si肩部のコーナー径に応じて、凸面の端部に基板
突起としてのSi突起が形成される（図１０）。ここでこ
のSi突起の曲率半径が小さいと、尖度、高さともに大き
くなり、曲率半径が大きいと、尖度、高さともに小さい
スムースな形状になる。

【００２２】次に第１の絶縁膜６を形成し（図１１）、
第１の導電体層７を堆積させ（図１２）、さらに平坦化
することによって、窒化シリコンが存在した間隙に該第
１の導電体層７を埋め込み、平坦化処理によって該間隙
以上の領域の導電体層を除去することによって、少なく
とも曲率の小さい半導体基板凸部上部の肩部の上に第１
のゲート絶縁膜６とその上に第１の導電体層７を形成す
る（図１３）。

【００２３】次に、該領域をシリコンに対するシリコン
酸化膜の選択比が10倍以上の異方性のエッチングによ
り、溝を埋め込んでいる酸化膜を除去する（図１４）。
次にイオン注入によって曲率の小さい側の肩部4aの下部
とこの部分に隣接する半導体基板側壁部と該溝底部に連
続した、比較的高濃度の第２の導電型の不純物拡散領域
９を形成する工程を行う（図１５）。このイオン注入
は、イオンの入射角度がウエハーに対する鉛直面に対し
て角度を持った斜め注入か、もしくは、同様な斜め注入
と、鉛直方向の注入との組み合わせによって形成され
る。

【００２４】さらに、上記に相対する側面に比較的低濃
度の第２の導電型の不純物領域10を形成する工程（図１
６）と、その後、溝を絶縁膜11で埋め込み、第１の導電
体層７の頭頂部が露出するまで平坦化し（図１７）、第
１の導電体層７と電気的に接合するように第２の導電体
層12を堆積し（図１８）、埋め込んだ溝の上部で分離さ
れるように、リソグラフィーとドライエッチングによっ
てパターニングする（図１９）。

【００２５】その後、第２のゲート絶縁膜13を形成した
後、第３層目の導電体層14を堆積し、第１層目の導電体
層７、第２層目の導電体層１２、第２のゲート絶縁膜１
３、第３層目の導電体層１４を一括して溝と直交する方
向にドライエチングすることにより、第１層目の導電体
層７と第２層目の導電体層１２とで浮遊ゲートを形成
し、第３層目の導電体層14をワードラインとする不揮発
性半導体記憶装置を得る（図２０）。

【００２６】本発明に係る不揮発半導体記憶装置の実施
の形態は、以上の構成からなる。ここで、具体的に浮遊
ゲートに対する電子の注入（消去）および電子の抜き取
り（書き込み）動作に関して下記に従来例と比較する。

【００２７】

【表１】

【００２８】書き込み、消去動作ともに、選択ビットラ
インと、浮遊ゲート間で、しかも、Si基板の肩部での電
荷輸送が行われる。本発明によれば、Si基板の突起部分
で電界が増加するために、この部分のF-Nトンネリング
電界を得るために必要なゲート酸化膜厚が従来技術に比
較して薄膜化が必要なくなる。例えば、電界がこの肩部
で２倍の集中を起こすとすると、ゲート酸化膜厚は、従
来の膜厚の２倍でよいことになる。この際、ゲートカッ
プリングレシオは、20％程度増加する。この増加分だ
け、ゲートに供給する電圧値を低減できる。

【００２９】また、本発明によれば、書き込み動作の
際、選択セルのワードラインに負電圧の高電圧、選択セ
ルの浮遊ゲートの高濃度の不純物拡散領域が接するビッ
トラインに正の電圧を加える。ここで、従来の技術で
は、高濃度拡散領域と浮遊ゲートがゲート酸化膜を介し
て平面で結合しているため、浮遊ゲート下部前面に渡っ
て、極薄なトンネル酸化膜を形成する必要があり、その
結果、該高濃度拡散領域と基板の接合付近で上記動作時
に大きなバンド−バンド間トンネリング電流が発生し
て、これによる信頼性の劣化が顕著であった。

【００３０】これに対して本発明では、上述のノード間
の電子輸送が平面でなくSi基板の角において集中した電
界によって発生するF-Nトンネリングによってなされる
ため、該浮遊ゲート下に配設するゲート酸化膜は従来例
ほど薄くする必要がなくなる。これによって、上述の該
高濃度拡散領域と基板の接合付近で上記動作時にバンド
−バンド間トンネリング電流を発生させるゲート電界が
緩和されて、該トンネリング電流が従来例よりも低減さ
れ、これによる信頼性の劣化を改善することが可能にな
る。上述の例によれば、従来例において9nmの極薄ゲー
ト酸化膜厚を最大で18 nm程度に厚膜化が可能になり、
この結果、バンド−バンド間トンネル電流は、従来例に
対して3〜5桁低減される。

【００３１】また、従来例では、アノードとなる高濃度
不純物拡散領域と浮遊ゲートとのオーバーラップ部分全
体がトンネル領域になるのに対して、本発明では、Si基
板型のコーナーの領域のみである。これによって、トン
ネリングを行う領域の面積を画期的に削減できる。更
に、一定の欠陥密度のもとでは、欠陥起因の故障率を飛
躍的に減少させることができる。0.25μm加工技術にお
ける例では、従来例に対して、トンネル面積を1/5〜1/1
0までに低減できる。

【００３２】また、本発明では、F-Nトンネリング領域
が微細な一箇所に集中することでトラップの発生による
トンネリング領域の移動が発生せず、書き換え回数が増
加した場合にも初期特性を維持できる上に、トラップの
再配置が容易に行われ、書き換え耐性も大幅に向上す
る。

【００３３】

【発明の効果】本発明によれば、基板の溝の一方に隣接
する基板凸部の肩部近傍に基板突起を有し、かつこの基
板突起の下部とその近傍に第２の導電型不純物拡散領域
を有しているので、基板突起に対応する絶縁膜のトンネ
ル現象を利用して情報の書き込み・消去を高速、低電圧
で行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるメモリセルの断面
図である。

【図２】本発明の実施の形態におけるメモリセルの製造
工程を説明するメモリセルの断面図である。

【図３】図２の次の状態を示す図２相当図である。

【図４】図３の次の状態を示す図２相当図である。

【図５】図４の次の状態を示す図２相当図である。

【図６】図５の次の状態を示す図２相当図である。

【図７】図６の次の状態を示す図２相当図である。

【図８】図７の次の状態を示す図２相当図である。

【図９】図８の次の状態を示す図２相当図である。

【図１０】図９の次の状態を示す図２相当図である。

【図１１】図１０の次の状態を示す図２相当図である。

【図１２】図１１の次の状態を示す図２相当図である。

【図１３】図１２の次の状態を示す図２相当図である。

【図１４】図１３の次の状態を示す図２相当図である。

【図１５】図１４の次の状態を示す図２相当図である。

【図１６】図１５の次の状態を示す図２相当図である。

【図１７】図１６の次の状態を示す図２相当図である。

【図１８】図１７の次の状態を示す図２相当図である。

【図１９】図１８の次の状態を示す図２相当図である。

【図２０】図１９の次の状態を示す図２相当図である。

【図２１】従来例のメモリセルの断面図である。

【符号の説明】

１ シリコン基板 ３ 第１のゲート酸化膜 ４ａ 曲率の小さいSi肩部領域 ４ｂ 曲率の大きいSi肩部領域 ５ 浮遊ゲート ６ 第２のゲート酸化膜 ７ 制御ゲート（ワードライン）

フロントページの続き Ｆターム(参考） 5F001 AA09 AA31 AA61 AB08 AC05 AC20 AD15 AD18 AD19 AD21 AE02 AE08 AG12 AG30 5F083 EP05 EP13 EP23 EP48 EP50 EP62 EP67 ER05 ER06 ER15 ER16 ER30 GA01 GA05 GA22 PR09 PR12 PR33 PR37 PR38 5F101 BA13 BA24 BA34 BB05 BC03 BC06 BD05 BD09 BD10 BD13 BE05 BE07 BH09 BH16

Claims (9)

【特許請求の範囲】
1. 【請求項１】 上面に一方向の複数の溝を有する第１の
   導電型半導体基板と、前記溝の間にある基板凸部の上面
   に形成された第１のゲート絶縁膜と、このゲート絶縁膜
   の上面に形成された、導電材料からなる浮遊ゲート電極
   と、この浮遊ゲート電極の上面に形成された第２のゲー
   ト絶縁膜と、この第２のゲート絶縁膜の上面に形成され
   た、もう一つの導電材料からなる導電体層とを備え、 前記溝の一方に隣接する基板凸部の肩部が、その近傍に
   基板突起を有し、かつこの基板突起の下部とその近傍に
   第２の導電型不純物拡散領域を有することを特徴とする
   不揮発性半導体記憶装置。
2. 【請求項２】 第１のゲート絶縁膜が、その膜厚を基板
   突起の先端部近傍で薄くしてなる請求項１に記載の不揮
   発性半導体記憶装置。
3. 【請求項３】 溝の一方に隣接する基板凸部の肩部が、
   その曲率を前記基板凸部の他方の肩部の曲率より小さく
   してなる請求項１又は２に記載の不揮発性半導体記憶装
   置。
4. 【請求項４】 第１のゲート絶縁膜が、情報の書き込
   み、又は消去時に、基板突起の先端部近傍を介して浮遊
   ゲート電極と第２の導電型不純物拡散領域との間で電子
   のやりとりを行うよう構成された請求項１〜３のいずれ
   か１つに記載の不揮発性半導体記憶装置。
5. 【請求項５】 基板凸部の他方の肩部が、その下部とそ
   の近傍に、第２の導電型不純物拡散領域に連続し、かつ
   この不純物拡散領域より低濃度の不純物で形成されたも
   う一つの不純物拡散領域を有する請求項１〜４のいずれ
   か１つに記載の不揮発性半導体記憶装置。
6. 【請求項６】 第１の導電型半導体基板の上面に、絶縁
   膜及び導電膜を堆積する工程と、次いで得られた基板上
   に一方向に複数の溝を形成する工程と、これらの溝の底
   面及び側面を酸化する工程と、続いて前記溝の間にある
   基板凸部の一方の肩部とこの肩部に隣接する溝の側面と
   を含む領域をレジストで覆い、絶縁膜を除去する工程
   と、前記溝に絶縁膜を埋め込んだ後、平坦化する工程
   と、前記基板凸部上の絶縁膜を除去する絶縁膜除去工程
   と、基板全体を酸化した後、不活性雰囲気中、1000℃以
   上でアニールすることにより、前記溝の一方に隣接する
   基板凸部の肩部近傍に基板突起を形成する高温アニール
   工程と、その後第１のゲート絶縁膜を形成し、次いで第
   １の導電体層を形成する工程と、前記溝に埋め込まれた
   絶縁膜を除去する工程と、第２の導電型のイオンを注入
   し第２の導電型拡散層を形成する拡散層形成工程と、再
   度前記溝に絶縁膜を埋め込み、平坦化し、前記第１の導
   電体層と電気的に接合するように第２の導電体層を堆積
   し、前記溝の上部で分離するためのエッチング工程と、
   第２のゲート絶縁膜及び第３の導電体層を形成後、前記
   第１、第２の導電体層、第２のゲート絶縁膜、第３の導
   電体層を一括して溝と直交する方向にドライエッチング
   し、前記第１、第２の導電体層により浮遊ゲートを形成
   する工程とを含むことを特徴とする不揮発性半導体記憶
   装置の製造方法。
7. 【請求項７】 絶縁膜除去工程と高温アニール工程との
   間に、基板全体を酸化処理し、絶縁膜を除去した側の肩
   部の曲率を、除去しなかった側の肩部の曲率より大きく
   する工程を含む請求項６に記載の不揮発性半導体記憶装
   置の製造方法。
8. 【請求項８】 絶縁膜除去工程が、熱リン酸による導電
   膜の除去後、等方性エッチングで少なくとも曲率の小さ
   い肩部を露出するように絶縁膜の除去を行うことからな
   る請求項７に記載の不揮発性半導体記憶装置の製造方
   法。
9. 【請求項９】 拡散層形成工程が、イオンの注入を、斜
   めイオン注入で２回行うと共に、第１のイオン注入では
   曲率が小さい肩部の下部とその近傍へ高濃度の第２の導
   電型の不純物を注入し、第２のイオン注入では他方の肩
   部の下部とその近傍へ低濃度の第２の導電型の不純物を
   注入することからなる請求項７又は８に記載の不揮発性
   半導体記憶装置の製造方法。